JP3119155B2

JP3119155B2 - バスアクセス方式

Info

Publication number: JP3119155B2
Application number: JP08080779A
Authority: JP
Inventors: 敏昭大野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-03-08
Filing date: 1996-03-08
Publication date: 2000-12-18
Anticipated expiration: 2016-03-08
Also published as: JPH09244989A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に関
し、特にスプリットバスのバスアクセス方式に関する。

【０００２】

【従来の技術】パーソナルコンピュータ、ワークステー
ション等の情報処理システム内にリードアクセスの起動
サイクルと応答データサイクルが分割可能なスプリット
転送をサポートしているスプリットバスの従来技術とし
ては、例えば特開平６−１４９７３０号公報の記載が参
照される。上記特開平６−１４９７３０号公報に記載の
スプリットバスの制御方式は、スプリットバスを介して
構成された装置において、リードトランザクションの応
答サイクル時の応答先をアドレス以外の専用信号線を用
いた識別子で指定することを特徴としたものである。よ
り詳細には、リードサイクル起動時に、起動元モジュー
ルが出力する応答先指定識別子（データを受け取る側の
モジュールＩＤ）を、リード起動モジュール側のバスか
ら取り込んで保持し、応答データを、リード起動時に保
持したリード起動モジュールを示す応答先指定識別子と
共に、リード起動モジュール側のバスに出力手段を有す
ることを特徴としている。

【０００３】図６に、この従来技術の構成を示す。図６
を参照して、システムバス、Ｉ／Ｏバスを構成する信号
線は、多重化されたアドレス／データバス５３、制御信
号バス５４、応答先識別子バス５９からなり、バスには
第１のＣＰＵ５１及び第２のＣＰＵ５２が接続され、且
つ該バスには第１及び第２のＣＰＵ５１、５２で共通に
参照される共有メモリ５５、第１、第２の共有Ｉ／Ｏ装
置５６、５７が接続されている。

【０００４】図７は、この従来のスプリットバスにおけ
るリードサイクルを示すタイムチャートである。

【０００５】第１のＣＰＵ５１が、共有メモリ５５のア
ドレス“Ａ１”番地のリード要求を行なう場合、図７に
示すように、アドレスストローブ信号ＡＤＳを“Ｌｏ
ｗ”レベル（低レベル）にすると共に、アクセス先アド
レス“Ａ１”をアドレス／データバス５３に出力し、同
時に、第１のＣＰＵ５１の応答先識別子“Ｃ１”を、応
答先識別子バス５９に出力する（図７のサイクル６１参
照）。

【０００６】被アクセス装置である共有メモリ５５は、
内部に有する応答先識別子保持手段５５１に、第１のＣ
ＰＵ５１の識別子“Ｃ１”を、応答先識別子バス５９か
ら入力して保持する。

【０００７】共有メモリ５５は、読み出したデータを応
答データ“Ｄ１”として、データストローブ信号ＤＡＴ
Ｓを“Ｌｏｗ”レベルにして、アドレス／データバス５
３上に出力する。同時に応答先識別子保持手段５５１に
保持されている応答先識別子“Ｃ１”を応答先識別子バ
ス５９に出力する（図７のサイクル６３参照）。

【０００８】第１のＣＰＵ５１は、応答データ“Ｄ１”
を取り込むと共に、応答先識別子バス５９から応答先識
別子を取り込む。そして、取り込んだ応答先識別子が、
自装置の識別子“Ｃ１”と一致していれば、応答データ
“Ｄ１”が、期待しているリードデータであると判断す
る。

【０００９】この従来のスプリットバスを用いた装置に
おいて、第１のＣＰＵ５１からのリード要求がペンディ
ング状態にある際に、第２のＣＰＵ５２からリード要求
が生じた場合、応答データサイクルは、応答先識別子
“Ｃ１”と“Ｃ２”をもった２サイクルが発生する。

【００１０】そして、同一の被アクセス装置に対する、
同一のリードアドレスに対しても、同様に２度の応答サ
イクルが必要とされる。すなわち、図７に示すように、
第１のＣＰＵ５１からのリード要求６１、第２のＣＰＵ
５２からのリード要求６２との２つのリード要求が共に
ペンディング状態となり、応答データサイクル６３が第
１のＣＰＵ５１に対する応答サイクル、応答データサイ
クル６４が第２のＣＰＵ５２に対する応答サイクルとな
っている。そして、応答データサイクル６３および６４
における応答データは共にアドレス“Ａ１”から読み出
された“Ｄ１”である。

【００１１】

【発明が解決しようとする課題】このように、上記従来
のスプリットバスの制御方式においては、スプリットバ
ス上に、共有メモリ等の共通リソースを有したマルチプ
ロセッサを構成した場合、複数のプロセッサが同一のリ
ソースをアクセスすると、アドレスサイクル及びデータ
サイクルが、アクセス回数分の組み合わせ分必要とされ
ており、このため参照されるべき共通リソース、および
プロセッサ数の増大に伴い、そのアクセス頻度が増大
し、これに伴い共通リソースのアクセス待ち時間が長く
なり、システム性能に影響を与えるという問題点を有し
ている。

【００１２】従って、本発明は、上記事情に鑑みて為さ
れたものであって、スプリットバスにおける共通リソー
スアクセスの頻度増大によるシステムの性能低下を防ぐ
ことを可能としたバス制御方式を提供することを目的と
する。

【００１３】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、アドレスサイクルとデータサイクルを分
離したスプリットバスに接続されるメモリ及び入出力装
置などの被アクセス装置であって、リードデータのアン
サーパケットに被アクセスアドレスを付加する手段を備
えた被アクセス装置が、リード要求があった際にリード
アドレスを順次保持する手段を有し、一つのバスマスタ
装置からのリード要求のアドレスサイクルを受理してリ
ードデータのデータサイクルまでのリードペンディング
期間中に、他のバスマスタ装置からの他のリード要求の
アドレスサイクルを受理した場合には、該他のリード要
求のリードアドレスと、前記リードアドレスを保持する
手段に保持されている先のリードアドレスと、を比較
し、これらが同一アドレスの場合には、これら複数のリ
ード要求に対して、一つのリード応答を出力する、こと
を特徴とする。

【００１４】本発明においては、同一アドレスに対する
複数のアクセスに対して応答リードデータサイクルを１
回で代表できるように構成している。

【００１５】また、本発明においては、前記スプリット
バスに接続されるＣＰＵ等のバスマスタ装置が、自装置
の発行したリードアドレスを保持する手段を有し、リー
ドデータの待ち状態において、前記スプリットバス上に
流れるリードパケットを監視し、上記保持したリードア
ドレスが該パケット上にあれば、目的のアンサーデータ
であると判断して、自装置内にリードデータを取り込む
手段を備えた構成としてもよい。

【００１６】さらに、本発明においては、スプリットバ
スが、リードデータサイクル時に、リードアドレスを伝
送するための専用のバスを有し、リードアドレスと応答
データとを同一時間に出力するように構成してもよい。

【００１７】本発明によれば、スプリットバスに接続さ
れるメモリ、及びＩ／Ｏ装置などの被アクセス装置内
に、応答データサイクル時に、被アクセスアドレスを応
答データと共に出力する手段を設け、リード要求を発行
するＣＰＵなどのバスマスタ装置には、応答データサイ
クル時に受け付けた被アクセスアドレスと、自装置が発
行したリード要求アドレスと、を比較する手段を設け、
さらに被アクセス装置にリードアクセス中またはリード
待ち状態のアドレスと同一アドレスに対するリード要求
が来た場合には第２のリード要求を無視する手段を備え
たことにより、同一アドレスに対する複数のアクセスに
対して、応答リードデータサイクルが１回で済み、スプ
リットバス上に流れるトラフィックの量を減らすことを
可能としたものである。

【００１８】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて図面を参照して以下に説明する。図１に示すよう
に、本発明の実施の形態においては、アドレスサイクル
と応答データサイクルが時間的に分離可能なスプリット
バス制御方式により、多重化されたアドレス／データバ
ス１３、制御信号バス１４を介して、第１のＣＰＵ１１
〜第ｎのＣＰＵ１２は、共有メモリ１５、複数台の共有
Ｉ／Ｏ装置１６に接続されている。なお、図１には、単
に図面作成の都合により、ｎ台のＣＰＵのうち第１と第
ｎのＣＰＵ１１、１２の２台のみが示されている。

【００１９】本発明の実施の形態においては、共有メモ
リ１５、共有Ｉ／Ｏ装置１６などの被アクセス装置は、
リード要求に対する応答データサイクル時において、被
アクセスアドレス（リードアドレス）を応答データ（読
み出しデータ）と共にバスに出力する手段（例えば共有
メモリ１５のアクセス制御手段１５２）を備えている。

【００２０】共有メモリ１５、及び共有Ｉ／Ｏ装置１６
などの被アクセス装置に対して、リード要求を発行する
ＣＰＵなどのバスマスタ装置、例えば第１のＣＰＵ１１
は、自装置が発行したリードアドレスを保持するリード
アドレス保持手段１１３と、リードアドレス保持手段１
１３に保持された自装置が発行したリード要求アドレス
と応答データサイクル時にバスから受け付けた被アクセ
スアドレスとを比較するリードアドレス比較手段１１４
と、を少なくとも備えている。

【００２１】また、これら被アクセス装置は、いずれ
も、第１のリード要求（先のリード要求）に対するリー
ドアクセス中またはリード待ち状態において第１のリー
ドアドレスと、同一アドレスに対する第２のリード要求
（他のリード要求）と、を入力した場合には、該第２の
リード要求を無視する手段を備えている。すなわち、例
えば共有メモリ１５においては、リードアドレスを先入
れ先出し方式で記憶保持する手段（リードアドレス保持
ＦＩＦＯ手段）１５３と、リードアドレス比較手段１５
４と、を備え、第２のリードアドレスが、リードアドレ
ス保持ＦＩＦＯ手段１５３に保持されている第１のリー
ド要求のアドレス（第１のリードアドレス）と同一アド
レスの場合には、この第２のリードアドレスを廃棄す
る。

【００２２】本発明の実施の形態の動作を以下に説明す
る。

【００２３】ＣＰＵなどのバスマスタ装置、例えば第１
のＣＰＵ１１は、リード要求を行なう際に、アドレス／
データバス１３に出力する目的のアドレス（すなわちリ
ードアドレス）を、自装置内のリードアドレス保持手段
１１３に保持する。

【００２４】そして、共有メモリ１５、共有Ｉ／Ｏ装置
１６等の被アクセス装置は、このリードアクセスを受け
付けると、リードアドレスをリードアドレス保持手段に
順次保持し、要求のあったデータのリードアクセスを開
始する。

【００２５】リードデータが準備できたところで、被ア
クセス装置は、自装置内のリードアクセス保持手段に保
持されていたリードアドレスと共にリードデータをバス
上に出力する。

【００２６】バスマスタ装置、例えば第１のＣＰＵ１１
は、リード要求発行後、バス上の応答データを監視し、
返却されるリードアドレスと、自装置内のリードアドレ
ス保持手段１１３に保持されているリードアドレスと、
をリードアドレス比較手段１１４で比較し、一致してい
れば目的のデータとしてバス上の応答データを取り込
む。

【００２７】スプリットバスの特徴として、リード要求
が受理された後は、バスは開放状態にあり、他のバスマ
スタ装置がバスを使用することが可能となる。

【００２８】第１のリードアクセスを受理した後に、他
のＣＰＵ、例えば第ｎのＣＰＵ１２からの第２のアクセ
スがあった場合、被アクセス装置、例えば共有メモリ１
５は、そのリードアドレス保持ＦＩＦＯ手段１５３に既
に保持されている第１のリードアドレスと、この第２の
リードアドレスと、を比較し、同一アドレスの場合に
は、この他のＣＰＵからバス上に送出された第２のリー
ドアドレスを廃棄する。

【００２９】これにより、同一アドレスに対する複数の
リードアクセスに対して、ただ１つの応答データサイク
ルですむ。

【００３０】本発明の別の実施の形態として、図４に示
すように、スプリットバスが、リード要求に対する応答
データサイクル時において、リードアドレスが伝送する
専用のバスを備えた構成としてもよい。

【００３１】

【実施例】上記した本発明の実施の形態をさらに具体的
に説明すべく、本発明の実施例を図面を参照して以下に
説明する。

【００３２】図１は、本発明に係るバスアクセス方式を
用いた情報処理システムの一例を示す図である。なお、
図１には、複数台（ｎ）のＣＰＵがバスに接続されたマ
ルチプロセッサ構成が示されているが、単に図面作成の
都合により、第１のＣＰＵ１１と第ｎのＣＰＵ１２（他
のＣＰＵともいう）の詳細構成のみが示されている。

【００３３】図１を参照して、第１のＣＰＵ１１は、内
部に処理回路１１１を有し、更に、メモリ、Ｉ／Ｏ装置
等のアクセスを制御するアクセス制御回路１１２と、リ
ードアドレスを保持するリードアドレス保持回路１１３
と、メモリ及びＩ／Ｏ装置等の被アクセス装置から応答
データと共に出力されてくるアクセスアドレスと、リー
ドアドレス保持回路１１３に保持されているアドレス
と、を比較し、一致している場合には、その旨をアクセ
ス制御部１１１に通知するリードアドレス比較回路１１
４と、を備えている。

【００３４】他のＣＰＵ（例えば第ｎのＣＰＵ１２等）
も、第１のＣＰＵ１１と同様に、処理回路１２１と、ア
クセス制御回路１２２と、リードアドレス保持回路１２
３と、リードアドレス比較回路１２４と、を備えてい
る。

【００３５】これらのＣＰＵは、アドレスサイクルと応
答データサイクルとが時間的に分離可能なスプリットバ
スの制御方式を取るアドレス／データバス１３および制
御信号バス１４によって共有メモリ１５、共有Ｉ／Ｏ１
６などに接続される。

【００３６】共有メモリ１５は、記憶装置１５１と、ア
クセス制御回路１５２と、好ましくはＦＩＦＯ（先入れ
先出し）方式のリードアドレス保持ＦＩＦＯ回路１５３
と、リードアドレス比較回路１５４と、を有している。

【００３７】次に、本発明の実施例の動作について説明
する。まず、第１のＣＰＵ１１内の処理回路１１１か
ら、共有メモリ１５内のアドレス“Ａ１”に対するリー
ドアクセスが発行された場合について説明する。

【００３８】アドレス“Ａ１”と、リード要求信号と、
がアクセス制御回路１１２を介してアドレス／データバ
ス１３、制御信号バス１４に出力される。このとき、リ
ードアドレスは、第１のＣＰＵ１１のリードアドレス保
持回路１１３に保持される。

【００３９】制御信号バス１４には、アドレスサイクル
であることを示すＡＤＳ信号、データサイクルであるこ
とを示すＤＡＴＳ信号、およびリード／ライトの切り分
け信号、データサイズを示す信号等、一般的に用いられ
ているバス制御信号が収容される。

【００４０】アドレス／データバス１３、制御信号バス
１４の両バスにそれぞれ出力されたアドレスとリード要
求信号とは、共有メモリ１５において、アクセス制御回
路１５２でアドレスデコードの結果、自装置アクセスと
判断され、リード要求が受理される。このとき、共有メ
モリ１５は、リードアドレスをリードアドレス保持ＦＩ
ＦＯ回路１５３に保持する。

【００４１】アドレスサイクルが終了した時点で、アド
レス／データバス１３と制御信号バス１４は開放され、
他のバスマスタが使用可能な状態となる。

【００４２】共有メモリ１５のアクセス制御回路１５２
に受理されたリード要求は、記憶回路１５１に対して、
実際に要求アドレスの読み出し（リード）を行なう。そ
して、共有メモリ１５は、記憶回路１５１の読み出しの
サイクルが終了し、データが準備できた時点で、データ
をアクセス制御回路１５２に返送する。

【００４３】共有メモリ１５のアクセス制御回路１５２
は、返送されたリードデータが準備できた時点で、リー
ドアドレス保持ＦＩＦＯ回路１５３の先頭に保持されて
いるリードアドレスを、アドレス／データバスに出力す
ると、同時に制御信号バス１４のデータサイクルを示す
信号ＤＡＴＳを出力する。

【００４４】更に、共有メモリ１５のアクセス制御回路
１５２は、このリードアドレスに続けて、読み出しデー
タ（リードデータ）をアドレス／データバス１３上に出
力する。

【００４５】上記したリードアクセスは、図２にタイム
チャートにて示される。

【００４６】図２において、符号２１はアドレスサイク
ルであり、信号ＡＤＳがアクティブとされ、リードアド
レス“Ａ１”が出力されている。また、符号２３は応答
データサイクルであり、ＤＡＴＳ信号がアクティブとさ
れ、リードアドレス“Ａ１”と、これに続く共有メモリ
１５からの読み出しデータ“Ｄ１”と、が出力されてい
る。アドレスサイクル２１と応答データサイクル２３と
の間（期間）は、バス開放状態であり、他のバスマスタ
がバスを使用できる状態にある。

【００４７】図２を参照して、第２のアクセスが、第１
のアクセスと同一アドレスの場合について以下に説明す
る。

【００４８】図２に、符号２１で示すのはＣＰＵ１１か
らのリード要求のアドレスサイクルで、これを「第１の
リード要求」とする。

【００４９】次に、他のＣＰＵ、例えば第ｎのＣＰＵ１
２から、第１のリード要求と同一アドレスである“Ａ
１”に対するリード要求のアドレスサイクル２２が発生
している。これを「第２のリード要求」という。この第
２のリード要求も第１のリード要求と同様に、共有メモ
リ１５内のアクセス制御回路１５２に受理される。

【００５０】第２のリードアドレス“Ａ１”は、共有メ
モリ１５内のリードアドレス比較回路１５４において、
リードアドレス保持ＦＩＦＯ回路１５３の内容と比較さ
れる。

【００５１】この場合、現在アクセス中のアドレス“Ａ
１”と一致し、アドレスが一致した旨がリードアドレス
比較回路１５４からアクセス制御回路１５２に通知さ
れ、この通知を受けて、アクセス制御回路１５２は、最
近に受理した、第２のリード要求を破棄する。

【００５２】この結果、アドレスサイクル２１および２
２の、２つのリード要求に対する応答データサイクル
は、サイクル２３の一回となる。

【００５３】応答データサイクル２３において、出力さ
れたアドレス“Ａ１”は第１のＣＰＵ１１のリードアド
レス比較回路１１４にて、リードアドレス保持回路１１
３に保持されているリードアドレス“Ａ１”と比較さ
れ、一致した旨がアクセス制御回路１１２に通知され
る。リードアドレス比較回路１１４からの一致の通知を
受けたアクセス制御回路１１２は、応答データが自装置
の目的としたものとして処理回路１１１に返送する。

【００５４】他のＣＰＵ１２でも、同様の動作が行なわ
れ、符号２３で示す応答データサイクルでリードデータ
を取り込むことができる。なお、共有メモリ１５のリー
ドアドレス保持ＦＩＦＯ回路１５３に保持されていた第
１のリードアドレス“Ａ１”は例えば応答データサイク
ル時においてクリア（又は廃棄）される。また、第１の
リード要求のペンディング中に、互いに複数の同一アド
レスのリード要求が発生した場合も同様にして、一つの
応答データサイクルが実行される。

【００５５】次に、第２のアクセスが、第１のアクセス
と異なるアドレスの場合について説明する。

【００５６】図３に、符号２５に示すのは第１のＣＰＵ
１１からのリード要求のアドレスサイクルで、これを
「第１のリード要求」とする。

【００５７】次に、他のＣＰＵ、例えば第ｎのＣＰＵ１
２から共有メモリ１５内のリードアドレス“Ａ２”に対
するリード要求のアドレスサイクル７２が発生する（ア
ドレスサイクル２６参照）。この第２のリード要求も、
第１のリード要求と同様に、共有メモリ１５のアクセス
制御回路１５２に受理される。

【００５８】第２のリードアドレス“Ａ２”は，共有メ
モリ１５のリードアドレス比較回路１５４において、リ
ードアドレス保持ＦＩＦＯ回路１５３の内容と比較され
る。

【００５９】この場合、アクセス中の“Ａ１”と一致し
ない。この結果、アクセス制御回路１５２は、最近受理
した第２のリード要求を第１のリード要求の次に実行す
る。

【００６０】結果として、アドレスサイクル７１および
７２の２つのリード要求に対する応答データサイクル
は、符号２７および２８の２回となる。

【００６１】応答データサイクル２７で、出力されたア
ドレス“Ａ１”は、第１のＣＰＵ１１のリードアドレス
比較回路１１４にて、既にリードアドレス保持回路１１
３に保持されているリードアドレス“Ａ１”と比較さ
れ、一致した旨がアクセス制御回路１１２に通知され
る。

【００６２】一致の通知を受けたアクセス制御回路１１
２は、応答データが自装置の目的としたものとして、処
理回路１１１に返送する。

【００６３】応答データサイクル２７で出力されたアド
レス“Ａ１”は、同時に、他のＣＰＵ１２の、リードア
ドレス比較回路１２４にて、既にリードアドレス保持回
路１２３に保持されているリードアドレス“Ａ２”と比
較され、不一致した旨がアクセス制御回路１２２に通知
される。

【００６４】不一致の通知を受けたＣＰＵ１２のアクセ
ス制御回路１２２は、応答データが自装置の目的とした
ものでないとして破棄する。

【００６５】応答データサイクル２８のアドレス“Ａ
２”は、同様に、第ｎのＣＰＵ１２において、目的のデ
ータと判断され取り込まれる。

【００６６】共有Ｉ／Ｏ装置１６などを始め、バスに接
続される他の被アクセス装置も、上記した共有メモリ１
５と同様に、アクセス制御回路、リードアドレス保持回
路、リードアドレス比較回路を備え、同様に作用するこ
とは明らかである。

【００６７】次に、本発明の別の実施例を図４に示す。
本実施例においては、リクエスト要求に対する応答アド
レスを返送するための専用のアクセスアドレスバス３７
を設け、応答アドレスをアクセスアドレスバス３７を介
して返送するようにしたものである。この場合のバスサ
イクルは、図５に示すように、リードアドレスと応答デ
ータとを同一時間に出力することが可能となる。

【００６８】

【発明の効果】以上説明したように、本発明によれば、
スプリットバスを採用した情報処理システムにおいて、
バス上に流れるトラフィックの量を減らすことができる
という効果を有し、このため、バスマスタ数が増大した
場合や、共通リソースへのアクセスが多いシステムに対
して性能の向上が期待できる。

【００６９】これは、本発明が、同一アドレスに対する
複数のアクセスに対して応答リードデータサイクルを１
回で代表できるように構成したことによる。

【００７０】また、本発明によれば、同一リソースに対
する複数のアクセスが、１回のアクセスに代表されるた
め、リードデータが同一時間（サイクル）のものとな
り、このためリアルタイム性の確保が容易となる。

【図面の簡単な説明】

【図１】本発明の一実施形態及び実施例を示すブロック
図である。

【図２】本発明の実施例の動作を説明するためのタイム
チャートである。

【図３】本発明の実施例の動作を説明するためのタイム
チャートである。

【図４】本発明の第２の実施形態のブロック図である。

【図５】本発明の第２の実施例の動作を説明するための
タイムチャートである。

【図６】従来技術の構成を示すブロック図である。

【図７】従来技術の動作を説明するタイムチャートであ
る。

【符号の説明】

１１、１２、３１、３２、５１、５２ＣＰＵ１１１、１２１、３１１処理回路５１１応答先識別子比較手段１１２、１２２、３１２アクセス制御手段１１３、１２３、３１３リードアドレス保持手段１１４、１２４、３１４リードアドレス比較手段１３、３３、５３アドレス／データバス１４、３４、５８制御信号バス１５、３５、５５共有メモリ装置１５１、３５１記憶回路１５２、３５２アクセス制御手段１５３、３５３リードアドレス保持ＦＩＦＯ手段１５４、３５４リードアドレス比較手段１６、３６、５６共有Ｉ／Ｏ装置３７アクセスアドレスバス５９応答先識別子バス２１、２２、４１、４２、６１、６２、７１、７２リ
ード要求アドレスサイクル２３、４３、６３、６４、７３、７４応答リードサイ
クル

Claims

(57)【特許請求の範囲】

【請求項１】アドレスサイクルとデータサイクルを分離
したスプリットバスに接続されるメモリ及び入出力装置
などの被アクセス装置であって、リードデータのアンサ
ーパケットに被アクセスアドレスを付加する手段を備え
た被アクセス装置が、リード要求があった際にリードアドレスを順次保持する
手段を有し、一つのバスマスタ装置からのリード要求のアドレスサイ
クルを受理してリードデータのデータサイクルまでのリ
ードペンディング期間中に、他のバスマスタ装置からの
他のリード要求のアドレスサイクルを受理した場合に
は、該他のリード要求のリードアドレスと、前記リード
アドレスを保持する手段に保持されている先のリードア
ドレスと、を比較し、これらが同一アドレスの場合に
は、これら複数のリード要求に対して、一つのリード応
答を出力する、ことを特徴とするバスアクセス方式。