JP3623097B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一従来例として、特開平６−１８０９９９号公報に開示された不揮発性半導体記憶装置がある。図４は、この不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、フラッシュアレイ４１及びフラッシュアレイ４２と、これらを制御するコントロール／アドレス／データ（Ｃｏｎｔｒｏｌ／Ａｄｄｒｅｓｓ／Ｄａｔａ）バス４３及び入出力（Ｉ／Ｏ）バス４４とで構成されている。
【０００３】
フラッシュアレイ４１及びフラッシュアレイ４２は、それぞれ、フラッシュＥＥＰＲＯＭメモリセルアレイ（Ｍｅｍｏｒｙ−Ｃｅｌｌ Ａｒｒａｙ）４５１及び４５２を含んで構成されており、また、各フラッシュアレイ４１、４２には、それぞれ、固有の行デコーダ（Ｘ−ＤＥＣ）４６１、４６２、列デコーダ（Ｙ−ＤＥＣ）４７１、４７２、センスアンプ（ＳＥＮＳＥ−ＡＭＰ）４８１、４８２及び出力バッファ（ＯＵＴ−ＢＵＦ）４９１、４９２が設けられている。また、各フラッシュアレイ４１及び４２は、フラッシュＥＥＰＲＯＭ内の他の共通周辺回路（図示せず）を共用している。
【０００４】
各フラッシュアレイ４１、４２には、コントロール／アドレス／データ（Ｃｏｎｔｒｏｌ／Ａｄｄｒｅｓｓ／Ｄａｔａ）バス４３を介してＣＰＵ（図示せず）から、それぞれのアレイの動作命令が入力されており、その動作命令に従って、それぞれのアレイが独立して制御される。すなわち、各フラッシュアレイ４１、４２に対する読み出し／書き込み／消去動作が独立して行われる。したがって、ＣＰＵは、フラッシュアレイ４１の書き込み動作中に、フラッシュアレイ４２に記憶されている情報にアクセスする必要があるタスクを実行できる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の不揮発性半導体記憶装置に於いては、フラッシュアレイを書き込み又は消去する時に必要となる書き込み／消去ベリファイ動作（フラッシュセルのデータが正常に書き込み／消去されたことを確認する動作）と、外部へのデータ読み出し動作を、それぞれのフラッシュアレイで独立して同時に行うことを可能とするため、フラッシュアレイ４１、４２それぞれに於いて別々のセンスアンプが必要となり、チップ面積が増大するという欠点があった。
【０００６】
この問題点を解決できる不揮発性半導体記憶装置として、図５に示す構成の不揮発性半導体記憶装置が一般的に知られている。この不揮発性半導体記憶装置は、フラッシュアレイ５１と、フラッシュアレイ５２と、センスアンプ（ＳＥＮＳＥ−ＡＭＰ）５５及び出力バッファ（ＯＵＴ−ＢＵＦ）５６、並びに、コントロール／アドレス／データ（Ｃｏｎｔｒｏｌ／Ａｄｄｒｅｓｓ／Ｄａｔａ）バス５３、及び入出力（Ｉ／Ｏ）バス５４で構成されている。各フラッシュアレイ５１及び５２は、それぞれ、フラッシュＥＥＰＲＯＭメモリセルアレイ（Ｍｅｍｏｒｙ−Ｃｅｌｌ Ａｒｒａｙ）５７１及び５７２を含んで構成されており、また、各フラッシュアレイ５１、５２には、それぞれ、固有の行デコーダ（Ｘ−ＤＥＣ）５８１、５８２、及び、列デコーダ（Ｙ−ＤＥＣ）５９１、５９２が設けられている。フラッシュアレイ５１及び５２からの読み出し動作と、書き込み／消去ベリファイ動作は、それぞれで共有されているセンスアンプ（ＳＥＮＳＥ−ＡＭＰ）５５にて行う。この不揮発性半導体記憶装置では、センスアンプ（ＳＥＮＳＥ−ＡＭＰ）５５を２つのフラッシュアレイ５１及び５２で共有しているため、例えば、フラッシュアレイ５１の書き込み／消去動作中に、フラッシュアレイ５２の内容を読み出す場合、フラッシュアレイ５１の書き込み／消去動作を一時中断してフラッシュアレイ５２の読み出し動作を行う必要がある。
【０００７】
この構成の不揮発性半導体記憶装置では、センスアンプを共有しているためにチップ面積の増大は起こらないが、一方のフラッシュアレイの書き込み／消去動作中に、他方のフラッシュアレイよりの読み出し動作を行う場合、前者の書き込み／消去動作を一時中断する必要が有り、読み出し動作を実行できるまでに時間がかかるという欠点があった。
【０００８】
本発明は、かかる従来技術の問題点を解消するためになされたものであり、チップ面積の増大無しに、書き込み／消去動作と読み出し動作を同時に実行することができる不揮発性半導体記憶装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
請求項１に係る本発明の不揮発性半導体記憶装置は、複数のセンスアンプを有する不揮発性半導体記憶装置であって、書き込み／消去動作が実行されていない時は全てのセンスアンプを使用して読み出し動作を行い、書き込み／消去動作が実行されている時は該複数のセンスアンプのうちの全てではない任意の数のセンスアンプを使用して読み出し動作を行い、読み出し動作に使用していないセンスアンプを使用して書き込み／消去時のベリファイ動作を行うことを特徴とするものである。
【００１０】
上記構成の本発明の不揮発性半導体記憶装置によれば、複数のセンスアンプを有する不揮発性半導体記憶装置であって、書き込み／消去動作が実行されていない時は全てのセンスアンプを使用して読み出し動作を行い、書き込み／消去動作が実行されている時は該複数のセンスアンプのうちの全てではない任意の数のセンスアンプを使用して読み出し動作を行い、読み出し動作に使用していないセンスアンプを使用して書き込み／消去ベリファイ動作を行うことにより、書き込み／消去ベリファイ動作を実行している場合でも同時に読み出し動作を実行することが可能となる。また、複数のフラッシュアレイでセンスアンプを共有できるため、チップサイズの増大を防ぐことができる。
【００１１】
このように、本発明の不揮発性半導体記憶装置によれば、チップサイズを増大させることなく、書き込み／消去動作と同時に読み出し動作を実行することが可能となるものである。
【００１２】
また、請求項２に係る本発明の不揮発性半導体記憶装置は、第１メモリアレイと、第２メモリアレイと、前記第１メモリアレイ及び前記第２メモリアレイのデータをベリファイすると共に、前記第１メモリアレイ及び前記第２メモリアレイのデータ読み出しを行う第１センスアンプと、前記第１メモリアレイ及び前記第２メモリアレイのデータ読み出しを行う第２センスアンプと、前記第１メモリアレイに接続される第１データ線と、前記第２メモリアレイに接続される第２データ線と、前記第１データ線をデコードして前記第１センスアンプ及び前記第２センスアンプにデータを転送する第１選択回路と、前記第２データ線をデコードして前記第１センスアンプ及び前記第２センスアンプにデータを転送する第２選択回路と、データマルチプレクサと、複数のデータラッチ回路と、外部より入力されたアドレスをラッチするアドレスラッチ回路と、該アドレスラッチ回路から出力されるアドレスと外部より入力されたアドレスをマルチプレクスする複数のアドレスマルチプレクサと、データ書き換え回路とを備えたことを特徴とするものである。
【００１３】
更に、請求項３に係る本発明の不揮発性半導体記憶装置は、前記請求項２に係る不揮発性半導体記憶装置に於いて、前記第１メモリアレイのデータ書き換え動作は前記アドレスラッチ回路に記憶したアドレスを使用して行い、ベリファイ動作時に前記第１センスアンプを使用して該第１メモリアレイのデータをベリファイし、該第１メモリアレイのデータ書き換え動作中の前記第２メモリアレイのデータ読み出し動作は外部より入力されたアドレスを使用して行い、該第１メモリアレイのベリファイ動作に使用していない前記第２センスアンプを使用して該第２メモリセルのデータ読み出しを行い、前記第２メモリアレイのデータ書き換え動作は前記アドレスラッチ回路に記憶したアドレスを使用して行い、ベリファイ動作時に前記第１センスアンプを使用して該第２メモリアレイのデータをベリファイし、該第２メモリアレイのデータ書き換え動作中の前記第１メモリアレイのデータ読み出し動作は外部より入力されたアドレスを使用して行い、該第２メモリアレイのベリファイ動作に使用していない前記第２センスアンプを使用して該第１メモリアレイのデータ読み出しを行うことを特徴とするものである。
【００１４】
更に、請求項４に係る不揮発性半導体記憶装置は、請求項２に係る不揮発性半導体記憶装置において、前記第１メモリアレイのデータ書き換え時または前記第２メモリアレイのデータ書き換え時に読み出し動作を実行する他方のメモリアレイの読み出し動作を、前記第２センスアンプを使用して行い、一度に読み出すべきデータを時分割で複数回に分けてセンス増幅し、そのデータを前記複数のデータラッチ回路に前記データマルチプレクサを介して転送することを特徴とするものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づき詳細に説明する。
【００１６】
図１は、本発明に係る不揮発性半導体記憶装置の一実施形態のブロック構成図である。
【００１７】
この不揮発性半導体記憶装置は、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２、アドレスラッチ回路（ａｄｄｒｅｓｓ−ｌａｔｃｈ）１３、アドレスマルチプレクサ（Ｍｕｘ．）１４、１５、及び１６、及び書き込み／読み出し回路（ｓｅｎｓｅ ＆ ｐｒｏｇｒａｍ ｐａｔｈ）１７を備えている。アドレスラッチ回路（ａｄｄｒｅｓｓ−ｌａｔｃｈ）１３は、アドレスラッチ制御信号ＡＬにより、外部から入力された書き込み／消去アドレス（ｏｕｔ−ａｄｄｒｅｓｓ）をラッチする。アドレスマルチプレクサ（Ｍｕｘ．）１４、１５及び１６は、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１及び第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２のアドレスを制御する。具体的には、読み出し動作時は、ラッチアドレス使用信号（ＡＡＳＥＬ）がロウレベルとなり、外部より入力されたアドレス（ｏｕｔ−ａｄｄｒｅｓｓ）を内部アドレス（ｉｎｔａｄｄａ、ｉｎｔａｄｄｂ、ｉｎｔａｄｄｃ）に転送し、書き込み／消去動作時は、ラッチアドレス使用信号（ＡＡＳＥＬ）がハイレベルとなり、アドレスラッチ回路（ａｄｄｒｅｓｓ−ｌａｔｃｈ）１３にラッチされている書き込み／消去アドレス（ｏｕｔ−ａｄｄｒｅｓｓ）を内部アドレス（ｉｎｔａｄｄａ、ｉｎｔａｄｄｂ、ｉｎｔａｄｄｃ）に転送する。また、書き込み／消去動作を実行するブロックは、ブロック選択アドレスであるｉｎｔａｄｄｃによって選択される。図１の実施形態の場合、ｉｎｔａｄｄｃがハイレベルならば、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１が選択され、ｉｎｔａｄｄｃがロウレベルならば、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２が選択される。書き込み／消去動作時に選択されていないフラッシュアレイ及びデコーダには、アドレスマルチプレクサ（Ｍｕｘ．）により、外部より入力されたアドレス（ｏｕｔ−ａｄｄｒｅｓｓ）が転送される。図６に、アドレスマルチプレクサ（Ｍｕｘ．）回路の具体例を示す。
【００１８】
図２に、書き込み／読み出し回路（ｓｅｎｓｅ ＆ ｐｒｏｇｒａｍ ｐａｔｈ）１７の具体的構成例を示す。本実施形態の不揮発性半導体記憶装置の説明においては、簡単化のため８ビットの場合を記述しているが、本発明は８ビットに限定されるものではないことは言うまでもない。この書き込み／読み出し回路（ｓｅｎｓｅ ＆ ｐｒｏｇｒａｍ ｐａｔｈ）１７は、データ書き込み回路（ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ）２１、データセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２、データマルチプレクサ（ＤＭｕｘ．）２３、並びに、２つのデータラッチ回路２４及び２５（ｌａｔｃｈ１、ｌａｔｃｈ２）を備えている。なお、図中には、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１及び第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ｄｅｃｏｄｅｒ２）１２も合わせて図示している。メモリセルアレイのビット線（図示せず）は、デコーダ（図示せず）を介して、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１についてはデータ線ＢＬＡに、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２についてはデータ線ＢＬＢに接続されている。データ書き込み回路（ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ）２１は、ブロック選択アドレスｉｎｔａｄｄｃの状態により、データ線ＢＬＡまたはＢＬＢの何れか一方に書き込み電圧を供給する。データセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２は、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１又は第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２内のメモリセルのデータをデータ線ＢＬＡまたはＢＬＢを介して読み出す。読み出されたデータは複数のセンス出力線（ＳＥＮＡ、ＳＥＮＢ）に分けられて出力される。本実施形態の不揮発性半導体記憶装置の説明では、簡単化のため、４ビットずつ２セットに分割した場合を記述しているが、本発明は４ビットずつ２セットに分割する場合に限定されるものではないことは言うまでもない。書き込み／消去動作中でない読み出し動作時は、センス出力線ＳＥＮＡ及びＳＥＮＢは、それぞれロウ側４ビット及びハイ側４ビットのデータを出力しており、そのデータが外部に出力される。書き込み／消去動作中での読み出し動作時は、センス出力線ＳＥＮＡは、ハイ／ロウ側データ選択信号（ＨＬＫ）がロウの場合はロウ側４ビットを出力し、第１のデータラッチ回路（ｌａｔｃｈ１）２４がロウ側４ビットデータをラッチする。ハイ／ロウ側データ選択信号（ＨＬＫ）がハイの場合はセンス出力線ＳＥＮＡはハイ側４ビットを出力する。ハイ／ロウ側データ選択信号（ＨＬＫ）がハイの場合は、データマルチプレクサ（ＤＭｕｘ．）２３がセンス出力線ＳＥＮＡのデータを第２のデータラッチ回路（ｌａｔｃｈ２）２５に転送する。書き込み／消去動作中、センス出力線ＳＥＮＢは書き込み／消去動作のベリファイデータをＣＰＵ（図示せず）に出力している。
【００１９】
図３に、データセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２の具体的構成例を示す。このデータセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２は、２つのデータ線選択回路３１及び３２（ｓｅｌｅｃｔｏｒ ｃｉｒｃｕｉｔ）、２組のセンスアンプ３３及び３４（ＳＡ１、ＳＡ２）、並びに、センスアンプ・リファレンス電圧発生回路（ｒｅｆｅｒｅｎｃｅ ｃｉｒｃｕｉｔ）３５を備えている。データ線選択回路３１及び３２（ｓｅｌｅｃｔｏｒ ｃｉｒｃｕｉｔ）は、データトランスファゲートを各々４つと、それらトランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６とを備えている。このトランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の真理値表を表１に示す。
【００２０】
【表１】
【００２１】
表１の真理値に基づきデータセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２について説明する。書き込み／消去中でない読み出し動作の時、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１のデータを読み出す場合、ブロック選択アドレスｉｎｔａｄｄｃはハイレベルとなる（表中Ｅが”１”）。書き込み／消去中でないのでラッチアドレス使用信号（ＡＡＳＥＬ）はロウレベルとなる（表中Ｆが”０”）。この場合、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１の選択されたメモリセルのビット線はデータ線ＢＬＡに接続される。トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６により、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ａに連なるトランスファゲートと出力Ｄに連なるトランスファゲートとが開き、データ線ＢＬＡのロウ側４ビットは第１組のセンスアンプ（ＳＡ１）３３に、データ線ＢＬＡのハイ側４ビットは第２組のセンスアンプ（ＳＡ２）３４に接続される。この時、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２に連なるデータ線ＢＬＢ側では、ブロック選択アドレスｉｎｔａｄｄｃがロウレベルとなる（表中Ｅが”０”）。書き込み／消去中でないのでラッチアドレス使用信号（ＡＡＳＥＬ）もロウレベルとなる（表中Ｆが”０”）。この場合、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６により、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ａ、Ｂ、Ｃ、及びＤは全て”０”となるため、データ線ＢＬＢはセンスアンプ３３及び３４（ＳＡ１及びＳＡ２）に接続されない。
【００２２】
書き込み／消去中での読み出し動作の時、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１への書き込みが実行されている場合、ブロック選択アドレスｉｎｔａｄｄｃはハイレベルとなる（表中Ｅが”１”）。書き込み／消去中なのでラッチアドレス使用信号（ＡＡＳＥＬ）はハイレベルとなる（表中Ｆが”１”）。この場合、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１の選択されたメモリセルのビット線はデータ線ＢＬＡに接続される。トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６により、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ｂに連なるトランスファゲート又は出力Ｄに連なるトランスファゲートが開く。トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ｂに連なるトランスファゲートが開くか、出力Ｄに連なるトランスファゲートが開くかは、ハイ／ロウ側データ選択信号（ＨＬＫＡ）に依存する。ハイ／ロウ側データ選択信号（ＨＬＫＡ）は、書き込み／消去が行われているブロックならば書き込み制御回路（図示せず）により制御される。データ線ＢＬＡのデータはロウ側４ビットとハイ側４ビットが別々に時分割で第２組のセンスアンプ３４（ＳＡ２）に接続される。この時、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２に連なるデータ線ＢＬＢ側では、ブロック選択アドレスｉｎｔａｄｄｃがロウレベルとなる（表中Ｅが”０”）。書き込み／消去中なのでラッチアドレス使用信号（ＡＡＳＥＬ）はハイレベルとなる（表中Ｆが”１”）。この場合、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６により、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ａ、又はＣに連なるトランスファゲートが開く。トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ａに連なるトランスファゲートが開くか、出力Ｃに連なるトランスファゲートが開くかは、ハイ／ロウ側データ選択信号（ＨＬＫＢ）に依存する。ハイ／ロウ側データ選択信号（ＨＬＫＢ）は、書き込み／消去が行われているブロックでないならば、ハイ／ロウ側データ選択信号（ＨＬＫ）に同期して制御される。データ線ＢＬＢのデータはロウ側４ビットとハイ側４ビットが別々に時分割で第１組のセンスアンプ３３（ＳＡ１）に接続される。なお、ハイ／ロウ側データ選択信号のＨＬＫＡとＨＬＫＢは、ラッチアドレス使用信号（ＡＡＳＥＬ）と、ハイ／ロウ側データ選択信号（ＨＬＫ）を用いて、図示しない論理回路で生成される信号である。
【００２３】
【発明の効果】
以上、詳細に説明した本発明の不揮発性半導体記憶装置によれば、複数のセンスアンプを有する不揮発性半導体記憶装置で、書き込み／消去動作が実行されていない時は全てのセンスアンプを使用して読み出し動作を行い、書き込み／消去動作が実行されている時は該複数のセンスアンプのうちの全てではない任意の数のセンスアンプを使用して読み出し動作を行い、読み出し動作に使用していないセンスアンプを使用して書き込み／消去ベリファイ動作を行うことにより、チップ面積の増大なしに、書き込み／消去ベリファイ動作を実行している場合でも同時に読み出し動作を実行することが可能となるものである。
【００２４】
なお、特開平５−５４６８２号公報には、メモリセルアレイの異なったブロックに対して、消去動作および読み出し動作を同時に行うことができる構成とした不揮発性半導体メモリが開示されているが、該特開平５−５４６８２の不揮発性半導体メモリに於いては、消去動作の対象とならないブロックに対する読み出し動作にセンスアンプを確保するため、消去動作と消去ベリファイ動作が連続して行われる場合、一連の消去動作（特に、消去ベリファイ動作）を一時中断してデータの読み出しを行い、その後、一連の消去動作を再開するという制御が必要となる。本発明の不揮発性半導体記憶装置によれば、かかる制御を全く必要としないものである。
【図面の簡単な説明】
【図１】本発明の一実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】図１に示す書き込み／読み出し回路の具体的構成例を示すブロック図である。
【図３】図２に示すデータセンス回路の具体的構成例示すブロック図である。
【図４】従来の不揮発性半導体記憶装置の構成例を示すブロック図である。
【図５】従来の他の不揮発性半導体記憶装置の構成例を示すブロック図である。
【図６】図１に示すアドレスマルチプレクサの具体的構成例を示す回路図である。
【符号の説明】
１１ 第１のフラッシュアレイ及びデコーダ
１２ 第２のフラッシュアレイ及びデコーダ
１３ アドレスラッチ回路
１４、１５、１６ アドレスマルチプレクサ
１７ 書き込み／読み出し回路
２１ データ書き込み回路
２２ データセンス回路
２３ データマルチプレクサ
２４ 第１のデータラッチ回路
２５ 第２のデータラッチ回路
３１ 第１のデータ線選択回路
３２ 第２のデータ線選択回路
３３ 第１組のセンスアンプ
３４ 第２組のセンスアンプ
３５ センスアンプ・リファレンス電圧発生回路
３６ トランスファーゲート制御回路
【発明の属する技術分野】
本発明は、フラッシュメモリ等の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一従来例として、特開平６−１８０９９９号公報に開示された不揮発性半導体記憶装置がある。図４は、この不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、フラッシュアレイ４１及びフラッシュアレイ４２と、これらを制御するコントロール／アドレス／データ（Ｃｏｎｔｒｏｌ／Ａｄｄｒｅｓｓ／Ｄａｔａ）バス４３及び入出力（Ｉ／Ｏ）バス４４とで構成されている。
【０００３】
フラッシュアレイ４１及びフラッシュアレイ４２は、それぞれ、フラッシュＥＥＰＲＯＭメモリセルアレイ（Ｍｅｍｏｒｙ−Ｃｅｌｌ Ａｒｒａｙ）４５１及び４５２を含んで構成されており、また、各フラッシュアレイ４１、４２には、それぞれ、固有の行デコーダ（Ｘ−ＤＥＣ）４６１、４６２、列デコーダ（Ｙ−ＤＥＣ）４７１、４７２、センスアンプ（ＳＥＮＳＥ−ＡＭＰ）４８１、４８２及び出力バッファ（ＯＵＴ−ＢＵＦ）４９１、４９２が設けられている。また、各フラッシュアレイ４１及び４２は、フラッシュＥＥＰＲＯＭ内の他の共通周辺回路（図示せず）を共用している。
【０００４】
各フラッシュアレイ４１、４２には、コントロール／アドレス／データ（Ｃｏｎｔｒｏｌ／Ａｄｄｒｅｓｓ／Ｄａｔａ）バス４３を介してＣＰＵ（図示せず）から、それぞれのアレイの動作命令が入力されており、その動作命令に従って、それぞれのアレイが独立して制御される。すなわち、各フラッシュアレイ４１、４２に対する読み出し／書き込み／消去動作が独立して行われる。したがって、ＣＰＵは、フラッシュアレイ４１の書き込み動作中に、フラッシュアレイ４２に記憶されている情報にアクセスする必要があるタスクを実行できる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の不揮発性半導体記憶装置に於いては、フラッシュアレイを書き込み又は消去する時に必要となる書き込み／消去ベリファイ動作（フラッシュセルのデータが正常に書き込み／消去されたことを確認する動作）と、外部へのデータ読み出し動作を、それぞれのフラッシュアレイで独立して同時に行うことを可能とするため、フラッシュアレイ４１、４２それぞれに於いて別々のセンスアンプが必要となり、チップ面積が増大するという欠点があった。
【０００６】
この問題点を解決できる不揮発性半導体記憶装置として、図５に示す構成の不揮発性半導体記憶装置が一般的に知られている。この不揮発性半導体記憶装置は、フラッシュアレイ５１と、フラッシュアレイ５２と、センスアンプ（ＳＥＮＳＥ−ＡＭＰ）５５及び出力バッファ（ＯＵＴ−ＢＵＦ）５６、並びに、コントロール／アドレス／データ（Ｃｏｎｔｒｏｌ／Ａｄｄｒｅｓｓ／Ｄａｔａ）バス５３、及び入出力（Ｉ／Ｏ）バス５４で構成されている。各フラッシュアレイ５１及び５２は、それぞれ、フラッシュＥＥＰＲＯＭメモリセルアレイ（Ｍｅｍｏｒｙ−Ｃｅｌｌ Ａｒｒａｙ）５７１及び５７２を含んで構成されており、また、各フラッシュアレイ５１、５２には、それぞれ、固有の行デコーダ（Ｘ−ＤＥＣ）５８１、５８２、及び、列デコーダ（Ｙ−ＤＥＣ）５９１、５９２が設けられている。フラッシュアレイ５１及び５２からの読み出し動作と、書き込み／消去ベリファイ動作は、それぞれで共有されているセンスアンプ（ＳＥＮＳＥ−ＡＭＰ）５５にて行う。この不揮発性半導体記憶装置では、センスアンプ（ＳＥＮＳＥ−ＡＭＰ）５５を２つのフラッシュアレイ５１及び５２で共有しているため、例えば、フラッシュアレイ５１の書き込み／消去動作中に、フラッシュアレイ５２の内容を読み出す場合、フラッシュアレイ５１の書き込み／消去動作を一時中断してフラッシュアレイ５２の読み出し動作を行う必要がある。
【０００７】
この構成の不揮発性半導体記憶装置では、センスアンプを共有しているためにチップ面積の増大は起こらないが、一方のフラッシュアレイの書き込み／消去動作中に、他方のフラッシュアレイよりの読み出し動作を行う場合、前者の書き込み／消去動作を一時中断する必要が有り、読み出し動作を実行できるまでに時間がかかるという欠点があった。
【０００８】
本発明は、かかる従来技術の問題点を解消するためになされたものであり、チップ面積の増大無しに、書き込み／消去動作と読み出し動作を同時に実行することができる不揮発性半導体記憶装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
請求項１に係る本発明の不揮発性半導体記憶装置は、複数のセンスアンプを有する不揮発性半導体記憶装置であって、書き込み／消去動作が実行されていない時は全てのセンスアンプを使用して読み出し動作を行い、書き込み／消去動作が実行されている時は該複数のセンスアンプのうちの全てではない任意の数のセンスアンプを使用して読み出し動作を行い、読み出し動作に使用していないセンスアンプを使用して書き込み／消去時のベリファイ動作を行うことを特徴とするものである。
【００１０】
上記構成の本発明の不揮発性半導体記憶装置によれば、複数のセンスアンプを有する不揮発性半導体記憶装置であって、書き込み／消去動作が実行されていない時は全てのセンスアンプを使用して読み出し動作を行い、書き込み／消去動作が実行されている時は該複数のセンスアンプのうちの全てではない任意の数のセンスアンプを使用して読み出し動作を行い、読み出し動作に使用していないセンスアンプを使用して書き込み／消去ベリファイ動作を行うことにより、書き込み／消去ベリファイ動作を実行している場合でも同時に読み出し動作を実行することが可能となる。また、複数のフラッシュアレイでセンスアンプを共有できるため、チップサイズの増大を防ぐことができる。
【００１１】
このように、本発明の不揮発性半導体記憶装置によれば、チップサイズを増大させることなく、書き込み／消去動作と同時に読み出し動作を実行することが可能となるものである。
【００１２】
また、請求項２に係る本発明の不揮発性半導体記憶装置は、第１メモリアレイと、第２メモリアレイと、前記第１メモリアレイ及び前記第２メモリアレイのデータをベリファイすると共に、前記第１メモリアレイ及び前記第２メモリアレイのデータ読み出しを行う第１センスアンプと、前記第１メモリアレイ及び前記第２メモリアレイのデータ読み出しを行う第２センスアンプと、前記第１メモリアレイに接続される第１データ線と、前記第２メモリアレイに接続される第２データ線と、前記第１データ線をデコードして前記第１センスアンプ及び前記第２センスアンプにデータを転送する第１選択回路と、前記第２データ線をデコードして前記第１センスアンプ及び前記第２センスアンプにデータを転送する第２選択回路と、データマルチプレクサと、複数のデータラッチ回路と、外部より入力されたアドレスをラッチするアドレスラッチ回路と、該アドレスラッチ回路から出力されるアドレスと外部より入力されたアドレスをマルチプレクスする複数のアドレスマルチプレクサと、データ書き換え回路とを備えたことを特徴とするものである。
【００１３】
更に、請求項３に係る本発明の不揮発性半導体記憶装置は、前記請求項２に係る不揮発性半導体記憶装置に於いて、前記第１メモリアレイのデータ書き換え動作は前記アドレスラッチ回路に記憶したアドレスを使用して行い、ベリファイ動作時に前記第１センスアンプを使用して該第１メモリアレイのデータをベリファイし、該第１メモリアレイのデータ書き換え動作中の前記第２メモリアレイのデータ読み出し動作は外部より入力されたアドレスを使用して行い、該第１メモリアレイのベリファイ動作に使用していない前記第２センスアンプを使用して該第２メモリセルのデータ読み出しを行い、前記第２メモリアレイのデータ書き換え動作は前記アドレスラッチ回路に記憶したアドレスを使用して行い、ベリファイ動作時に前記第１センスアンプを使用して該第２メモリアレイのデータをベリファイし、該第２メモリアレイのデータ書き換え動作中の前記第１メモリアレイのデータ読み出し動作は外部より入力されたアドレスを使用して行い、該第２メモリアレイのベリファイ動作に使用していない前記第２センスアンプを使用して該第１メモリアレイのデータ読み出しを行うことを特徴とするものである。
【００１４】
更に、請求項４に係る不揮発性半導体記憶装置は、請求項２に係る不揮発性半導体記憶装置において、前記第１メモリアレイのデータ書き換え時または前記第２メモリアレイのデータ書き換え時に読み出し動作を実行する他方のメモリアレイの読み出し動作を、前記第２センスアンプを使用して行い、一度に読み出すべきデータを時分割で複数回に分けてセンス増幅し、そのデータを前記複数のデータラッチ回路に前記データマルチプレクサを介して転送することを特徴とするものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づき詳細に説明する。
【００１６】
図１は、本発明に係る不揮発性半導体記憶装置の一実施形態のブロック構成図である。
【００１７】
この不揮発性半導体記憶装置は、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２、アドレスラッチ回路（ａｄｄｒｅｓｓ−ｌａｔｃｈ）１３、アドレスマルチプレクサ（Ｍｕｘ．）１４、１５、及び１６、及び書き込み／読み出し回路（ｓｅｎｓｅ ＆ ｐｒｏｇｒａｍ ｐａｔｈ）１７を備えている。アドレスラッチ回路（ａｄｄｒｅｓｓ−ｌａｔｃｈ）１３は、アドレスラッチ制御信号ＡＬにより、外部から入力された書き込み／消去アドレス（ｏｕｔ−ａｄｄｒｅｓｓ）をラッチする。アドレスマルチプレクサ（Ｍｕｘ．）１４、１５及び１６は、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１及び第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２のアドレスを制御する。具体的には、読み出し動作時は、ラッチアドレス使用信号（ＡＡＳＥＬ）がロウレベルとなり、外部より入力されたアドレス（ｏｕｔ−ａｄｄｒｅｓｓ）を内部アドレス（ｉｎｔａｄｄａ、ｉｎｔａｄｄｂ、ｉｎｔａｄｄｃ）に転送し、書き込み／消去動作時は、ラッチアドレス使用信号（ＡＡＳＥＬ）がハイレベルとなり、アドレスラッチ回路（ａｄｄｒｅｓｓ−ｌａｔｃｈ）１３にラッチされている書き込み／消去アドレス（ｏｕｔ−ａｄｄｒｅｓｓ）を内部アドレス（ｉｎｔａｄｄａ、ｉｎｔａｄｄｂ、ｉｎｔａｄｄｃ）に転送する。また、書き込み／消去動作を実行するブロックは、ブロック選択アドレスであるｉｎｔａｄｄｃによって選択される。図１の実施形態の場合、ｉｎｔａｄｄｃがハイレベルならば、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１が選択され、ｉｎｔａｄｄｃがロウレベルならば、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２が選択される。書き込み／消去動作時に選択されていないフラッシュアレイ及びデコーダには、アドレスマルチプレクサ（Ｍｕｘ．）により、外部より入力されたアドレス（ｏｕｔ−ａｄｄｒｅｓｓ）が転送される。図６に、アドレスマルチプレクサ（Ｍｕｘ．）回路の具体例を示す。
【００１８】
図２に、書き込み／読み出し回路（ｓｅｎｓｅ ＆ ｐｒｏｇｒａｍ ｐａｔｈ）１７の具体的構成例を示す。本実施形態の不揮発性半導体記憶装置の説明においては、簡単化のため８ビットの場合を記述しているが、本発明は８ビットに限定されるものではないことは言うまでもない。この書き込み／読み出し回路（ｓｅｎｓｅ ＆ ｐｒｏｇｒａｍ ｐａｔｈ）１７は、データ書き込み回路（ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ）２１、データセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２、データマルチプレクサ（ＤＭｕｘ．）２３、並びに、２つのデータラッチ回路２４及び２５（ｌａｔｃｈ１、ｌａｔｃｈ２）を備えている。なお、図中には、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１及び第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ｄｅｃｏｄｅｒ２）１２も合わせて図示している。メモリセルアレイのビット線（図示せず）は、デコーダ（図示せず）を介して、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１についてはデータ線ＢＬＡに、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２についてはデータ線ＢＬＢに接続されている。データ書き込み回路（ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ）２１は、ブロック選択アドレスｉｎｔａｄｄｃの状態により、データ線ＢＬＡまたはＢＬＢの何れか一方に書き込み電圧を供給する。データセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２は、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１又は第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２内のメモリセルのデータをデータ線ＢＬＡまたはＢＬＢを介して読み出す。読み出されたデータは複数のセンス出力線（ＳＥＮＡ、ＳＥＮＢ）に分けられて出力される。本実施形態の不揮発性半導体記憶装置の説明では、簡単化のため、４ビットずつ２セットに分割した場合を記述しているが、本発明は４ビットずつ２セットに分割する場合に限定されるものではないことは言うまでもない。書き込み／消去動作中でない読み出し動作時は、センス出力線ＳＥＮＡ及びＳＥＮＢは、それぞれロウ側４ビット及びハイ側４ビットのデータを出力しており、そのデータが外部に出力される。書き込み／消去動作中での読み出し動作時は、センス出力線ＳＥＮＡは、ハイ／ロウ側データ選択信号（ＨＬＫ）がロウの場合はロウ側４ビットを出力し、第１のデータラッチ回路（ｌａｔｃｈ１）２４がロウ側４ビットデータをラッチする。ハイ／ロウ側データ選択信号（ＨＬＫ）がハイの場合はセンス出力線ＳＥＮＡはハイ側４ビットを出力する。ハイ／ロウ側データ選択信号（ＨＬＫ）がハイの場合は、データマルチプレクサ（ＤＭｕｘ．）２３がセンス出力線ＳＥＮＡのデータを第２のデータラッチ回路（ｌａｔｃｈ２）２５に転送する。書き込み／消去動作中、センス出力線ＳＥＮＢは書き込み／消去動作のベリファイデータをＣＰＵ（図示せず）に出力している。
【００１９】
図３に、データセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２の具体的構成例を示す。このデータセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２は、２つのデータ線選択回路３１及び３２（ｓｅｌｅｃｔｏｒ ｃｉｒｃｕｉｔ）、２組のセンスアンプ３３及び３４（ＳＡ１、ＳＡ２）、並びに、センスアンプ・リファレンス電圧発生回路（ｒｅｆｅｒｅｎｃｅ ｃｉｒｃｕｉｔ）３５を備えている。データ線選択回路３１及び３２（ｓｅｌｅｃｔｏｒ ｃｉｒｃｕｉｔ）は、データトランスファゲートを各々４つと、それらトランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６とを備えている。このトランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の真理値表を表１に示す。
【００２０】
【表１】
表１の真理値に基づきデータセンス回路（ｓｅｎｓｅ ｃｉｒｃｕｉｔ）２２について説明する。書き込み／消去中でない読み出し動作の時、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１のデータを読み出す場合、ブロック選択アドレスｉｎｔａｄｄｃはハイレベルとなる（表中Ｅが”１”）。書き込み／消去中でないのでラッチアドレス使用信号（ＡＡＳＥＬ）はロウレベルとなる（表中Ｆが”０”）。この場合、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１の選択されたメモリセルのビット線はデータ線ＢＬＡに接続される。トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６により、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ａに連なるトランスファゲートと出力Ｄに連なるトランスファゲートとが開き、データ線ＢＬＡのロウ側４ビットは第１組のセンスアンプ（ＳＡ１）３３に、データ線ＢＬＡのハイ側４ビットは第２組のセンスアンプ（ＳＡ２）３４に接続される。この時、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２に連なるデータ線ＢＬＢ側では、ブロック選択アドレスｉｎｔａｄｄｃがロウレベルとなる（表中Ｅが”０”）。書き込み／消去中でないのでラッチアドレス使用信号（ＡＡＳＥＬ）もロウレベルとなる（表中Ｆが”０”）。この場合、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６により、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ａ、Ｂ、Ｃ、及びＤは全て”０”となるため、データ線ＢＬＢはセンスアンプ３３及び３４（ＳＡ１及びＳＡ２）に接続されない。
【００２２】
書き込み／消去中での読み出し動作の時、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１への書き込みが実行されている場合、ブロック選択アドレスｉｎｔａｄｄｃはハイレベルとなる（表中Ｅが”１”）。書き込み／消去中なのでラッチアドレス使用信号（ＡＡＳＥＬ）はハイレベルとなる（表中Ｆが”１”）。この場合、第１のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ１）１１の選択されたメモリセルのビット線はデータ線ＢＬＡに接続される。トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６により、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ｂに連なるトランスファゲート又は出力Ｄに連なるトランスファゲートが開く。トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ｂに連なるトランスファゲートが開くか、出力Ｄに連なるトランスファゲートが開くかは、ハイ／ロウ側データ選択信号（ＨＬＫＡ）に依存する。ハイ／ロウ側データ選択信号（ＨＬＫＡ）は、書き込み／消去が行われているブロックならば書き込み制御回路（図示せず）により制御される。データ線ＢＬＡのデータはロウ側４ビットとハイ側４ビットが別々に時分割で第２組のセンスアンプ３４（ＳＡ２）に接続される。この時、第２のフラッシュアレイ及びデコーダ（Ａｒｒａｙ ＆ ｄｅｃｏｄｅｒ２）１２に連なるデータ線ＢＬＢ側では、ブロック選択アドレスｉｎｔａｄｄｃがロウレベルとなる（表中Ｅが”０”）。書き込み／消去中なのでラッチアドレス使用信号（ＡＡＳＥＬ）はハイレベルとなる（表中Ｆが”１”）。この場合、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６により、トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ａ、又はＣに連なるトランスファゲートが開く。トランスファゲートを制御する制御回路（ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３６の出力Ａに連なるトランスファゲートが開くか、出力Ｃに連なるトランスファゲートが開くかは、ハイ／ロウ側データ選択信号（ＨＬＫＢ）に依存する。ハイ／ロウ側データ選択信号（ＨＬＫＢ）は、書き込み／消去が行われているブロックでないならば、ハイ／ロウ側データ選択信号（ＨＬＫ）に同期して制御される。データ線ＢＬＢのデータはロウ側４ビットとハイ側４ビットが別々に時分割で第１組のセンスアンプ３３（ＳＡ１）に接続される。なお、ハイ／ロウ側データ選択信号のＨＬＫＡとＨＬＫＢは、ラッチアドレス使用信号（ＡＡＳＥＬ）と、ハイ／ロウ側データ選択信号（ＨＬＫ）を用いて、図示しない論理回路で生成される信号である。
【００２３】
【発明の効果】
以上、詳細に説明した本発明の不揮発性半導体記憶装置によれば、複数のセンスアンプを有する不揮発性半導体記憶装置で、書き込み／消去動作が実行されていない時は全てのセンスアンプを使用して読み出し動作を行い、書き込み／消去動作が実行されている時は該複数のセンスアンプのうちの全てではない任意の数のセンスアンプを使用して読み出し動作を行い、読み出し動作に使用していないセンスアンプを使用して書き込み／消去ベリファイ動作を行うことにより、チップ面積の増大なしに、書き込み／消去ベリファイ動作を実行している場合でも同時に読み出し動作を実行することが可能となるものである。
【００２４】
なお、特開平５−５４６８２号公報には、メモリセルアレイの異なったブロックに対して、消去動作および読み出し動作を同時に行うことができる構成とした不揮発性半導体メモリが開示されているが、該特開平５−５４６８２の不揮発性半導体メモリに於いては、消去動作の対象とならないブロックに対する読み出し動作にセンスアンプを確保するため、消去動作と消去ベリファイ動作が連続して行われる場合、一連の消去動作（特に、消去ベリファイ動作）を一時中断してデータの読み出しを行い、その後、一連の消去動作を再開するという制御が必要となる。本発明の不揮発性半導体記憶装置によれば、かかる制御を全く必要としないものである。
【図面の簡単な説明】
【図１】本発明の一実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】図１に示す書き込み／読み出し回路の具体的構成例を示すブロック図である。
【図３】図２に示すデータセンス回路の具体的構成例示すブロック図である。
【図４】従来の不揮発性半導体記憶装置の構成例を示すブロック図である。
【図５】従来の他の不揮発性半導体記憶装置の構成例を示すブロック図である。
【図６】図１に示すアドレスマルチプレクサの具体的構成例を示す回路図である。
【符号の説明】
１１ 第１のフラッシュアレイ及びデコーダ
１２ 第２のフラッシュアレイ及びデコーダ
１３ アドレスラッチ回路
１４、１５、１６ アドレスマルチプレクサ
１７ 書き込み／読み出し回路
２１ データ書き込み回路
２２ データセンス回路
２３ データマルチプレクサ
２４ 第１のデータラッチ回路
２５ 第２のデータラッチ回路
３１ 第１のデータ線選択回路
３２ 第２のデータ線選択回路
３３ 第１組のセンスアンプ
３４ 第２組のセンスアンプ
３５ センスアンプ・リファレンス電圧発生回路
３６ トランスファーゲート制御回路
Claims (4)
- 複数のセンスアンプを有する不揮発性半導体記憶装置であって、
書き込み／消去動作が実行されていない時は全てのセンスアンプを使用して読み出し動作を行い、
書き込み／消去動作が実行されている時は該複数のセンスアンプのうちの全てではない任意の数のセンスアンプを使用して読み出し動作を行い、読み出し動作に使用していないセンスアンプを使用して書き込み／消去時のベリファイ動作を行うことを特徴とする不揮発性半導体記憶装置。 - 第１メモリアレイと、
第２メモリアレイと、
前記第１メモリアレイ及び前記第２メモリアレイのデータをベリファイすると共に、前記第１メモリアレイ及び前記第２メモリアレイのデータ読み出しを行う第１センスアンプと、
前記第１メモリアレイ及び前記第２メモリアレイのデータ読み出しを行う第２センスアンプと、
前記第１メモリアレイに接続される第１データ線と、
前記第２メモリアレイに接続される第２データ線と、
前記第１データ線をデコードして前記第１センスアンプ及び前記第２センスアンプにデータを転送する第１選択回路と、
前記第２データ線をデコードして前記第１センスアンプ及び前記第２センスアンプにデータを転送する第２選択回路と、
データマルチプレクサと、
複数のデータラッチ回路と、
外部より入力されたアドレスをラッチするアドレスラッチ回路と、
該アドレスラッチ回路から出力されるアドレスと外部より入力されたアドレスをマルチプレクスする複数のアドレスマルチプレクサと、
データ書き換え回路と
を備えたことを特徴とする不揮発性半導体記憶装置。 - 請求項２に記載の不揮発性半導体記憶装置に於いて、
前記第１メモリアレイのデータ書き換え動作は前記アドレスラッチ回路に記憶したアドレスを使用して行い、ベリファイ動作時に前記第１センスアンプを使用して該第１メモリアレイのデータをベリファイし、該第１メモリアレイのデータ書き換え動作中の前記第２メモリアレイのデータ読み出し動作は外部より入力されたアドレスを使用して行い、該第１メモリアレイのベリファイ動作に使用していない前記第２センスアンプを使用して該第２メモリセルのデータ読み出しを行い、
前記第２メモリアレイのデータ書き換え動作は前記アドレスラッチ回路に記憶したアドレスを使用して行い、ベリファイ動作時に前記第１センスアンプを使用して該第２メモリアレイのデータをベリファイし、該第２メモリアレイのデータ書き換え動作中の前記第１メモリアレイのデータ読み出し動作は外部より入力されたアドレスを使用して行い、該第２メモリアレイのベリファイ動作に使用していない前記第２センスアンプを使用して該第１メモリアレイのデータ読み出しを行うことを特徴とする不揮発性半導体記憶装置。 - 請求項２に記載の不揮発性半導体記憶装置において、
前記第１メモリアレイのデータ書き換え時または前記第２メモリアレイのデータ書き換え時に読み出し動作を実行する他方のメモリアレイの読み出し動作を、前記第２センスアンプを使用して行い、一度に読み出すべきデータを時分割で複数回に分けてセンス増幅し、そのデータを前記複数のデータラッチ回路に前記データマルチプレクサを介して転送することを特徴とする不揮発性半導体記憶装置。
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