CN102171767A - 用于存储装置的基于性能因素调节的软数据生成方法装置 - Google Patents

用于存储装置的基于性能因素调节的软数据生成方法装置 Download PDF

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E·F·哈拉特什
J·延
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Abstract

提供了基于性能因素调节的用于存储装置的软数据生成的方法和装置。通过如下步骤为存储装置产生至少一个软数据值：获得至少一个读取值；以及基于所获得的至少一个读取值和根据所述存储装置的一个或更多个性能因素的调节来产生软数据值。所述读取值可以包括例如数据比特、电压电平、电流等级、或者电阻等级。读取值可以是软数据或者硬数据。可能的性能因素包括耐久性、读取周期数、保持时间、温度、工艺角、单元间干扰影响、存储器阵列内的位置和侵略者单元图案。还可以考虑一个或更多个取决于图案的性能因素和/或特定于位置的性能因素。所产生的软数据值可以是用于产生一个或更多个对数似然比的软读取值，或者可以是对数似然比本身。

Description

用于存储装置的基于性能因素调节的软数据生成方法装置
相关申请的交叉引用
本申请要求2008年9月30日提交的美国临时专利申请序号61/194,751和2009年6月30日提交的国际专利申请序号PCT/US09/49333，题为“Methods and Apparatus for Soft Demapping and Intercell Interference Mitigation in Flash Memories”的优先权，其每一个通过引用并入本文。
本申请涉及题为“Methods and Apparatus for Soft Data Generation for Memory Devices”的国际专利申请、题为“Methods and Apparatus for Soft Data Generation for Memory Devices Using Reference Cells”的国际专利申请和题为“Methods and Apparatus for Soft Data Generation for Memory Devices Using Decoder Performance Feedback”的国际专利申请，上述同时提交的各个专利申请通过引用被并入本文。
技术领域
本发明通常涉及闪存装置，并且更具体地涉及基于提高检测和解码性能的性能因素调节的改进的软数据生成技术。
背景技术
例如闪存装置的许多存储装置使用模拟存储器单元来储存数据。每个存储器单元存储例如电荷或者电压的模拟值，也被称为存储值。存储值代表存储在单元中的信息。例如，在闪存装置中，每个模拟存储器单元通常存储一定的电压。对于每一单元，可能的模拟值的范围通常被分成多个阈值区域，每个区域相应于一个或更多个数据比特值。通过写入与期望的一个或更多个位相对应的标称的模拟值来将数据写入模拟存储器单元。
例如，单级单元(SLC)闪存装置在每个存储器单元存储一个比特(或者两种可能的存储器状态)。另一方面，多级单元(MLC)闪存装置在每个存储器单元存储两个或更多个比特(即，每个单元具有四种或更多种可编程的状态)。对于MLC闪存装置的更详细的讨论，请参见，例如，2009年3月11日提交的国际专利申请序号PCT/US09/36810，题为“Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors，Multi-Page Coding And Per-Page Coding”，其通过引用被并入本文。
存储在存储器单元中的模拟值通常会发生失真。失真通常是由于例如背后图案依赖性(BPD)、噪声和单元间干扰(ICI)造成的。对于闪存装置中的失真的更详细的讨论，请参见例如J.D.Lee等人的“Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation”，IEEE Electron Device Letters，264-266(2002年5月)或者Ki-Tae Park等人的“A Zeroing Cell-to- Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for M
已经提出或者建议了许多技术用于减轻ICI及其他干扰的影响。例如，Ki-Tae Park等人描述了减轻ICI的现有的编程技术，例如奇偶编程、颠倒程序和多阶段编程。此外，2009年6月30日提交的国际专利申请序号PCT/US09/49333，题为“Methods and Apparatus for Soft Demapping and Intercell Interference Mitigation in Flash Memories”公开了在闪存中用于软去映射和减轻干扰的方法和装置。
尽管这些现有的方法有助于提高闪存的解码性能，然而它们遭受了许多限制，而如果能够克服这些限制，则可以进一步提高闪存的可靠性。例如，现有的闪存通常仅仅提供硬数据到闪存控制系统用于解码。然而，为大家所熟知的是软数据可以改善解码处理中的错误率性能。因此，需要使用来自闪存的硬数据的软数据生成技术，从而估算或者增强软数据并且由此提高解码性能。
发明内容
通常，提供了用于存储装置的基于性能因素调节的软数据生成方法和装置。根据本发明的一方面，通过以下步骤来产生用于存储装置的至少一个软数据值：获得至少一个读取值；以及基于所获得的至少一个读取值和根据所述存储装置的一个或更多个性能因素的调节来产生所述软数据值。所述读取值可以是软数据和/或硬数据并且可以包括数据比特、电压电平、电流等级或电阻等级(或其组合)。所产生的软数据值可以包括例如(i)用于产生一个或更多个对数似然比的软读取值或(ii)一个或更多个对数似然比。
在一个示例性实施例中，所述调节基于所获得的至少一个读取值来调节标称值，并且所述调节包括基于所述存储装置的一个或更多个性能因素的偏移值。
所述性能因素例如包括以下各项中的一个或更多个：耐久性、编程/擦除周期数、读取周期数、保持时间、温度、温度的改变、工艺角、单元间干扰影响、存储器阵列内的位置、获得所述读取值的字线位置、获得所述读取值的页位置、读取所述读取值的字线内的页位置和侵略者单元图案。所述一个或更多个性能因素可以对于单元内的一个或多个不同比特、字线内的不同页、不同位线和不同的硬读取数据值而变化。
将通过参考附图和更详细的描述来获得对于本发明以及本发明的进一步特征和有点的更全面的理解。
附图说明
图1示出了现有的闪存系统的示意性框图；
图2示出了图1的示例性闪存的示例性阈值电压分布；
图3示出了多级单元(MLC)闪存装置中的示例性闪存单元阵列的体系结构；
图4示出了用于图2的电压分配方案的示例性两级MLC编程方案；
图5A和5B共同示出了减小相邻单元遭受的ICI的可选的MLC编程方案；
图6示出了多级单元(MLC)闪存装置中的示例性闪存单元阵列的进一步的细节；
图7示出了存在于目标单元的由于多种示例性侵略者单元而导致的干扰，例如单元间干扰、背后图案依赖性、噪声及其他失真；
图8示出了包括了根据本发明的基于控制器的软数据生成技术的示例性闪存系统的示意性框图；
图9示出了包括了根据本发明的可选实施例的基于存储器的软数据生成技术的示例性闪存系统的示意性框图；
图10示出了根据本发明的具有软数据生成的示例性闪存系统；
图11示出了包括本发明特征的示例性软数据生成方法的流程图；
图12示出了包括本发明特征的软数据生成方法的示例性可选实施方式的流程图；以及
图13示出了包括本发明特征的示例性硬数据到软数据映射数据库的样品表。
具体实施方式
本发明的各方面涉及用于改善存储装置中的解码的软数据生成技术，所述存储装置例如是单级单元或者多级单元(MLC)NAND闪存装置。此处使用的，多级单元闪存包括每个存储器单元存储两个或更多个比特的存储器。通常，存储在一个闪存单元中的多个比特属于不同的页。尽管此处本发明示出了利用存储模拟值的电压的存储器单元，然而对于本领域普通技术人员来说，很清楚地，本发明可以使用用于存储装置的任何存储机制，例如使用电压、电流或者电阻来表示存储数据。
图1示出了现有的闪存系统100的示意性框图。如图1所示，示例性闪存系统100包括闪存控制系统110和闪存块160。示例性闪存控制系统110包括闪存控制器120、编码/解码器块140和一个或更多个缓存器145。在可选实施例中，编码/解码器块140和一些缓存器145可以被实现在闪存控制器120的内部。例如，可以利用公知的可商业获得的技术和/或产品来实现编码/解码器块140和缓存器145。
示例性闪存块160包括存储器阵列170和一个或更多个缓存器180，其都可以利用公知的可商业获得的技术和/或产品来实现。存储器阵列170可以被实现为单级或者多级单元闪存，例如NAND闪存、相变存储器(PCM)、MRAM存储器、NOR闪存或者其他非易失性闪存。尽管本发明主要地在上下文中被示出为多级单元NAND闪存，然而本发明也可以应用于单级单元闪存及其他非易失性存储器，这对于本领域普通技术人员来说是清楚的。
多级单元闪存
在多级单元NAND闪存中，阈值检测器通常被用于将与特定单元相关联的电压值转化为预定的存储器状态。图2示出了基于美国专利No.6,522,580(通过引用被并入本文)的教导的图1的示例性多级单元闪存170的示例性阈值电压分布。通常，单元的阈值电压是需要被施加到该单元以使得该单元传导一定量电流的电压。阈值电压是存储在单元中的数据的度量。
在图2所示的示例性实施例中，每个存储元件使用四个可能的数据状态以在每个存储器单元中存储两个比特的数据。图2示出了四个峰值210-213，每个峰值相应于1状态。在多级单元闪存装置中，阈值电压分布曲线200的不同峰值210-213被用于在单元中存储两个比特。
阈值电压分布曲线200的峰值210-213被标出了对应的二进制值。因此，当单元处于第一状态210时，其代表低位的“1”(也被称为最低有效位，LSB)以及高位的“1”(也被称为最高有效位，MSB)。状态210通常是单元的初始的未编程状态或者擦除状态。类似的，当单元处于第二状态211时，其代表低位的“0”和高位的“1”。当单元处于第三状态212时，其代表低位的“0”和高位的“0”。最后，当单元处于第四状态213时，其代表低位的“1”和高位的“0”。
阈值电压分布210代表了阵列内处于擦除状态(“11”数据状态)的单元的阈值电压Vt的分布，其中负阈值电压电平低于0伏。分别存储“10”和“00”用户数据的存储器单元的阈值电压分布211和212被示出为分别处于0伏和1伏之间以及1伏和2伏之间。阈值电压分布213示出了已经被编程为“01”数据状态的单元的分布，其中阈值电压电平被设置在读取传递电压的2和4.5伏之间。
因此，在图2的示例性实施例中，0伏、1伏和2伏可以被用作每个电平或者状态之间的电压电平阈值。闪存160使用电压电平阈值(例如闪存160中的传感电路)以确定给定单元的电压电平或者状态。闪存160基于测量电压与电压电平阈值的比较向每个单元分配一个或更多个比特，其随后作为硬判决被传输到闪存控制系统110。另外或者可选地，在利用软信息的实施方式中，闪存160可以将测量的电压或者测量电压的量化版本传输到闪存控制系统110作为软信息，其中大量比特被用于表示测量电压而不是存储在存储器单元中的比特数目。
进一步注意，通常利用公知的编程/验证技术来对单元进行编程。通常，在编程/验证周期期间，闪存160逐渐应用增加的电压以将电荷存储在单元晶体管中直至超过了最小目标阈值电压。例如，当在图2的实例中编程‘10’数据状态时，闪存160可以逐渐应用增加的电压以将电荷存储在单元晶体管中直至超过了0.4V的最小目标阈值电压。
如以下将进一步讨论的，存储在单个存储器单元中的两个比特中的每一个都来自于不同的页。换言之，存储在每个存储器单元中的两个比特中的每一个比特都携带了不同的页面地址。在输入低页面地址时访问图2所示的右侧的比特。当输入高页面地址时访问左侧比特。
图3示出了多级单元(MLC)闪存装置160中的示例性闪存单元阵列300的体系结构，其中每个示例性单元通常对应于存储两个比特的浮栅晶体管。在图3中，每个单元与两个比特所属于的两页的两个编号相关联。示例性的单元阵列部分300示出了字线n至n+2和四个位线。示例性的闪存单元阵列300被分区为偶数页和奇数页，例如具有偶数编号的单元(例如编号0和2的单元)对应于偶数页，以及具有奇数编号(例如具有编号1和3的单元)对应于奇数页。字线n存储例如偶数位线中的偶数页0和2，以及奇数位线中的奇数页1和3。
此外，图3表明示例性的编程顺序，其中选择偶数或者奇数的位线单元并且按照指明的顺序顺序地编程(颠倒)。编号表明对页编程的顺序。例如，在页1之前对页0编程。对于偶数和奇数页的编程的进一步的讨论，请参见例如K.-T.Park等人的“A Zeroing Cell-to-Cell Interference Page Architecture with Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories”，IEEE Journal of Solid-State Circuits，Vol.43，No.4919-928(2008年4月)，其通过引用被并入本文。
图4示出了用于图2的电压分配方案的示例性的两级MLC编程方案400。如图4所示，在LSB编程阶段期间，如果LSB为零，则处于擦除状态410的被选单元状态变为最低编程状态411。因此，在LSB编程阶段，存储器单元从擦除状态‘11’被编程到‘10’。接下来，在MSB编程阶段期间，取决于先前的LSB数据，顺序地形成两种状态，状态‘00’(412)和状态‘01’(413)。通常，在MSB编程阶段期间，‘10’状态被编程到‘00’，以及状态′11’被编程到“01”。
应当注意，图4的编程方案400示出了与从状态410到状态413的状态变化相关联的最大电压漂移。已经建议或者提出了多种编程方案用于减小与状态变化相关联的最大电压漂移，并且由此减小由电压漂移所引起的ICI。
图5A和5B共同地示出了减小相邻单元遭受的ICI的可选的MLC编程方案500。如图5A所示，在LSB编程阶段期间，以类似于SLC编程的方式，存储器单元从状态‘11’被编程到状态‘x0’作为临时(或者中间)状态。在相同字线中的相邻单元也被LSB编程之后，由于ICI，如图5A中峰值510所示，分布可能被加宽。此后，在MSB编程阶段，如图5B所示的，‘x0’状态被编程为‘00’和‘10’作为与输入数据相对应的最终状态或者‘11’状态被编程为最终的‘01’状态。通常，在MSB编程阶段，除了‘11’单元之外的全部存储器单元从用于LSB数据的临时编程状态被再次编程到其最终状态，以使得可以大大减小由相邻单元所引起的ICI。由于已经被再次编程到最终状态，因此处于最终状态的单元不会遭受其处于中间状态时所经受的ICI。处于最终状态的单元将仅仅遭受由于处于最终状态所经受的ICI。如上所述，图5A和5B的利用中间编程状态的多步编程顺序减小了最大电压变化，且因此减小了由这些电压改变所引起的ICI。在图5B中可以看出，例如在MSB编程阶段期间的最大电压漂移分别与从状态‘11’到‘01’的变化以及从状态‘x0’到状态‘10’的变化相关联。这些电压漂移显著地小于图4中从状态‘11’到‘01’的最大电压漂移。
图6示出了多级单元(MLC)闪存装置130中的示例性闪存单元阵列600的进一步的细节。如图6所示，闪存单元阵列600在每个闪存单元ci存储三个比特。图6示出了对于一个块的闪存单元阵列的体系结构，其中每个示例性单元通常对应于存储三个比特的浮栅晶体管。示例性单元阵列600由m个字线和n个位线构成。通常，在当前的多页单元闪存中，单个单元内的各比特属于不同的页。在图6的实例中，每个单元的三个比特对应于三个不同的页，并且每个字线存储三页。在下文的讨论中，页0、1和2被称为字线内的低、中和高页等级。
如上所述，闪存单元阵列可以被进一步分区为偶数和奇数页，例如具有偶数编号的单元(例如图6中的单元2和4)对应于偶数页，以及具有奇数编号(例如图6中的单元1和3)对应于奇数页。在这种情况下，页(例如页0)将包含偶数单元中的偶数页(偶数页0)和奇数单元中的奇数页(奇数页0)。
单元间干扰及其他干扰
图7示出了由于多种示例性侵略者单元720导致的对于目标单元710存在的干扰，例如单元间干扰、背后图案依赖性、噪声及其他失真。在图7中使用了以下附图标记：
WL：字线；
BL：位线；
BLo：奇数位线；
BLe：偶数位线；以及
C：电容。
例如，ICI是由侵略者单元720所引起的，在已经对目标单元710编程之后对该侵略者单元720进行编程。ICI改变目标单元710的电压Vt。在示例性实施例中，假设了“颠倒”编程方案，并且字线i和i+1中的相邻侵略者单元导致了对于目标单元710的ICI。如图7所示，利用块的颠倒编程，去除了来自低字线i-1的ICI，并且最多五个相邻单元作为侵略者单元720对ICI有所贡献。然而，值得注意的是，如本领域技术人员将清楚地理解的，此处公开的技术可以被概括为来自其他字线(例如字线i-1)的侵略者单元也对ICI有所贡献的情况。如果来自字线i-1、i和i+1的侵略者单元对ICI有所贡献，则需要考虑高达八个的最接近的相邻单元。如果更远离目标单元的其他单元对于ICI的贡献是可以忽略的，则可以忽略这些单元。通常，通过分析编程顺序方案(例如颠倒或者偶数/奇数技术)以便识别在给定目标单元710之后编程的侵略者单元720，由此来识别出侵略者单元720。
通常，Vt是表示在读取操作期间获得和存储在单元上的数据的电压。例如，通过读取操作获得作为软电压值的Vt，其具有比每单元存储的比特数目更高的精度，或者作为具有量化为硬电压电平的值，该值具有与每单元存储的比特数目相同的分辨率(例如，对于3比特/单元闪存的3个比特)。
对于ICI减轻技术的更详细的讨论，请参见，例如，国际专利申请序号PCT/US09/49326，题为“Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash Memories”；或者国际专利申请序号PCT/US09/49327，题为“Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories”，均通过引用被并入本文。
图8示出了包括了根据本发明的基于控制器的软数据生成技术的示例性闪存系统800的示意性框图。如图8所示，示例性的闪存系统800包括闪存控制系统810和闪存块860，二者通过接口850连接。示例性的闪存控制系统810包括闪存控制器820和读取通道825，其通常位于一个或更多个集成电路上。
示例性的读取通道825包括信号处理单元830、编码/解码器块840和一个或更多个缓存器845。应当注意，术语“读取通道”也可以包含写入通道。在可选实施例中，编码/解码器块840和一些缓存器845可以被实现在闪存控制器820内部。例如，可以利用公知的可商业获得的技术和/或产品并在此加以改变以提供本发明的特征与功能，由此实现编码/解码器块840和缓存器845。
例如，如以下分别结合图12A和12B进一步讨论的，示例性信号处理单元830包括一个或更多个处理器，其实现一个或更多个软去映射器和/或软数据生成方法835。示例性闪存块860包括存储器阵列870和一个或更多个缓存器880，其都可以利用公知的可商业获得的技术和/或产品来实现。
在公开的软数据生成技术的各种实施例中，示例性接口850可能需要传送相对于现有闪存系统的附加信息(例如表示与侵略者单元相关联的信息的值)。因此，与现有闪存系统中的接口相比，接口850可能需要具有更大的容量或者更快的速率。例如，可以可选地根据2009年6月30日提交的国际PCT专利申请序号PCT/US09/49328，题为“Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array”(代理人编号No.08-0769)来实现接口850，其例如利用双数据速率(DDR)技术增加了接口850的信息承载能力，上述文献通过引用被并入本文。在写入操作期间，接口850通常利用页或者字线电平存取技术传送将被存储在目标单元中的编程值。对于示例性页或者字线电平存取技术的更详细的讨论，请参见例如，2009年3月11日提交的国际专利申请序号PCT/US09/36810，题为“Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors，Multi-Page Coding and Per-Page Coding”，其通过引用被并入本文。
在读取操作期间，接口850传送已经从存储器阵列870中获得对于目标单元和侵略者单元的硬和/或软读取值。例如，除了对于目标单元的页的读取值之外，还在接口总线上传送高/低字线中的一个或更多个相邻页的读取值或者相邻偶数或者奇数位线中的一个或更多个相邻页的读取值。在图8的实施例中，公开的软数据生成技术在闪存外部实现，通常以对于逻辑电路优化的处理技术实现最小面积。然而，其代价是可以在接口850上传送的额外的侵略者单元数据。
图9示出了包括了根据本发明的可选实施例的基于存储器的软数据生成技术的示例性闪存系统900的示意性框图。如图9所示，示例性的闪存系统900包括闪存控制系统910和闪存块960，二者通过接口950连接。
示例性的闪存控制系统910包括闪存控制器920和可选的读取通道925，通常位于一个或更多个集成电路上。在可选实施例中，编码/解码器块940和一些缓存器945可以被实现在闪存控制器920内部。例如，可以利用公知的可商业获得的技术和/或产品并在此加以改变以支持本发明的特征与功能，由此实现示例性闪存控制器920。示例性的读取通道925包括编码/解码器块940和一个或更多个缓存器945。可以利用公知的可商业获得的技术和/或产品来实现编码/解码器块940和缓存器945。
示例性闪存块960包括存储器阵列970和一个或更多个缓存器980，其都可以利用公知的可商业获得的技术和/或产品来实现。此外，示例性闪存块960包括示例性信号处理单元985，其包括一个或更多个处理器，所述处理器实现一个或更多个软去映射和/或软数据生成方法990，例如，如以下分别结合图12A和12B进一步讨论的。
在公开的软数据生成技术的各种实施例中，示例性接口950可能需要传送相对于现有闪存系统的附加信息(例如表示与侵略者单元相关联的信息的值)。因此，与现有闪存系统中的接口相比，接口950可能需要具有更大的容量或者更快的速率。例如，可以可选地根据2009年6月30日提交的国际PCT专利申请序号PCT/US09/49328，题为“Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array”(代理人编号No.08-0769)来实现接口950，其例如利用双数据速率(DDR)技术增加了接口950的信息承载能力，上述文献通过引用被并入本文。
在写入操作期间，接口950传送将被存储在目标和侵略者单元中的编程数据。在读取操作期间，接口950传送用于目标单元(多个)和可选的侵略者单元的新的硬或者软读取值或者数据。通常，单个读取访问传送的信息是页或者字线的数据。应当注意，仅仅传送用于目标单元的数据减小了接口950的带宽要求，而代价是利用用于制造闪存的存储器工艺技术来在存储器内部实现软数据生成方法，这通常是为了优化存储器而非优化逻辑电路。
基于性能调节的软数据生成
如前所述，当前的闪存860、960通常仅仅向闪存控制系统810、910提供硬数据用于解码。然而，为大家所熟知的是软数据可以改善解码处理中的错误率性能。因此，本发明提供使用来自闪存860、960的硬数据的软数据生成技术，以便估算或者增强软数据并且由此提高解码性能。
根据本发明的一个方面，基于硬数据和根据一个或更多个性能因素的调节对于存储装置(例如闪存装置860、960)产生软数据。此处使用的，软数据包括软值，其中大量比特被用于表示测量的电压而不是存储在闪存装置860、960的存储器单元中的比特数目，或者大量比特被用于表示表明存储在存储器单元中的比特的可靠性的对数似然比。硬数据是指所检测的数据比特(没有软信息)或者存储在存储器单元中的电平(例如电压电平)，其是从闪存870、970读出的并且被提供到现有的闪存装置中的闪存控制系统。
在一个示例性实施例中，软数据值是基于闪存块810、910分配的硬数据值的标称值和补偿影响闪存块810、910的性能的一个或更多个因素的偏移值(或者Δ值)的和。该软数据值是随后被用于计算对数似然比的软读取值(例如软电压值)，或者是表明存储比特的可靠性的对数似然比。对于产生和使用对数似然比的更详细的讨论，请参见，例如，2009年6月30日提交的国际专利申请序号PCT/US09/49333，题为“Methods and Apparatus for Soft Demapping and Intercell Interference Mitigation in Flash Memories″；以及同时提交的国际专利申请题为“Methods and Apparatus for Soft Data Generation in Flash Memories″，均通过引用被并入本文。软数据生成器835、990产生的对数似然比被提供给解码器(例如低奇偶密度校验(LPDC)解码器)。
图10示出了示例性闪存系统1000的示意性框图。图10示出了本发明的软数据生成技术的进一步的细节。如图10所示，闪存系统1000包括闪存块1010和闪存控制系统1020，二者通过接口总线1050连接。
闪存块1010包括存储器阵列1015。闪存块1010读取存储器阵列1015并且确定存储在所读取的每个单元中的硬数据值(即，硬数据比特或者硬电平，例如硬电压电平)。如下所示，硬数据值通常由闪存块1020分配并且通过接1050传送到闪存控制器1020用于进一步解码和处理。
示例性闪存控制器1020包括如以下结合图11和12进一步讨论的软数据生成器1100、1200和解码器1060。通常，软数据生成器1100、1200利用闪存块1020分配的硬数据值和一个或更多个性能因素调节来产生软数据。可以利用例如LDPC算法来实现解码器1060，所述LDPC算法例如是Belief Propagation、Message Passing、Sum-Product或者Min-Sum算法。应当注意，可以在闪存控制器820、读取通道825、信号处理单元830和解码器840(例如，参见图8)的一个或更多个中实现此处描述的软数据生成器1100、1200的功能。
如上文所述，本发明的一个方面将软数据计算为硬数据和附加的性能因素的函数。在一个示例性实施例中，软数据值是基于闪存块1010分配的硬数据电平的标称值与补偿影响闪存块1010的性能的一个或更多个性能因素的偏移值(或者Δ值)的和。
在一个示例性实施例中，影响闪存块1010性能的性能因素包括以下的一个或更多个：耐久性(例如，编程/擦除周期的数目)、读取周期数、保持时间、闪存的温度或者温度的改变、用于制造闪存的工艺角、单元间干扰影响或者由于其他干扰机制而导致的影响、存储器阵列内的位置(例如字线中的页等级、偶数或者奇数位线等等)和存储在侵略者单元中的数据类型。如以下结合图13进一步讨论的，在一个示例性实施例中，可以对于每一个编程电平为每一个性能因素分配偏移值。例如，可以在生产测试期间提前测量性能因素，或者可以间歇性或者周期性地测量性能因素，从而获得补偿性能降低的偏移值。这些性能因素可以被编程或者被存储在闪存860、960或者闪存控制系统810、910的寄存器中。
例如，软数据值可以被计算如下：
Figure BDA0000052770250000151
在软数据值表明例如对数似然比的情况下和在软数据值的符号表示硬数据值以及软数据值的幅值表示可靠性的情况下，nominal value0是表明对于比特0的可能的最大可靠性的正数，而nominal value1是表明对于比特1的可能的最大可靠性的负数，offset是对影响闪存块1010的性能的所考虑性能因素进行补偿的偏移值的总和。例如，对于等于0的硬数据值来说，nominal value0等于+2，而对于等于1的硬数据值来说，nominal value1等于-2。基于所考虑的性能因素，当偏移大于0时标称值的幅值被减小。换言之，基于减小硬数据值的可靠性的性能因素而减小了与软数据值相关联的可靠性。
通常，软数据值的幅值表明对应的硬数据值的可靠性，而软数据值的符号表明对应的硬数据值是二进制0还是1。在示例性实施方式中，软数据值可以在-2和+2之间变化，2对应于具有最大可靠性的二进制值0，而-2对应于具有最大可靠性的二进制值1。上述公式中使用的偏移值表征了将影响闪存装置的可靠性的干扰。通常，偏移值与预期的干扰成比例地变化(例如，干扰越大，偏移值越大)。
在一个示例性实施例中，偏移可以可选地饱和至预定值。例如，偏移可以饱和以确保所述偏移不会改变软数据值的符号，其对应于闪存装置分配的比特。
图11示出了包括本发明特征的示例性软数据生成方法1100的流程图。通常，软数据生成方法1100通过直接将硬数据值映射至软数据值来产生软数据值，例如，利用应对不同的考虑性能因素的硬至软数据映射数据库1300。
如图11所示，在步骤1110期间，软数据生成方法1100起初从闪存1010获得一个或更多个硬数据值。此后，在步骤1120期间，软数据生成方法1100基于一个或更多个硬数据值和一个或更多个调节获得一个或更多个软数据值，其中所述一个或更多个调节基于闪存1010的一个或更多个预定性能因素。例如，如图13，软数据生成方法1100可以使用硬数据进行硬至软数据映射数据库1300中的查找。软数据值表示随后被用于计算对数似然比的软读取值(例如软电压值)，或者表示表明存储比特的可靠性的对数似然比。
图12示出了包括本发明特征的软数据生成方法1200的示例性可选实施方式的流程图。通常，软数据生成方法1200通过对标称值和偏移值求和来产生软数据值，其中标称值基于闪存块1010分配的硬数据值，偏移值补偿影响闪存块1010性能的一个或更多个性能因素。软数据值表示随后被用于计算对数似然比的软读取值(例如软电压值)，或者表示表明存储比特的可靠性的对数似然比。
如图12所示，在步骤1210期间，软数据生成方法1200起初从闪存1010获得一个或更多个硬数据值。此后，在步骤1220期间，软数据生成方法1200基于一个或更多个硬数据值获得相应的一个或更多个标称值，以及在步骤1230期间，软数据生成方法1200基于一个或更多个考虑的性能因素获得相应的一个或更多个偏移值。最后，在步骤1240期间，软数据生成方法1200基于所获得的一个或更多个标称值和偏移值的和来获得一个或更多个期望的软数据值。
图13示出了包括本发明特征的示例性硬数据到软数据映射数据库1300的样品表，用于在闪存单元中存储最低有效位(LSB)和最高有效位(MSB)的示例性两比特/单元MLC闪存。由于不同的性能因素不同地影响MLC闪存中的不同的页等级(例如MSB和LSB页)，因此可以利用对于不同页等级的独立的偏移来改善闪存系统的错误率性能。基于记录1310中表明的硬数据值(例如，二进制1或者二进制0)和记录1320中表明的编程/擦除周期数，示例性硬数据至软数据映射数据库1300分别记录用于记录1320和1340中的LSB和MSB的软数据。在该示例性数据库1300中，对于二进制1和0使用独立的偏移以改善错误率性能。对于二进制1和0以及也对于不同页等级(例如MSB和LSB页)利用相同的偏移可以以错误率性能为代价减小数据库的复杂性。
硬数据至软数据映射数据库1300还可以表明附加的特定于位置的性能因素偏移，例如用于偶数/奇数位线的偏移和/或用于存储器阵列内不同字线位置的偏移。
应当注意，硬数据至软数据映射数据库1300假定了如上所述的示例性实施方式，其中二进制值0可以被映射至+2而二进制值1可以被映射至-2。应当注意，示例性表1300可以可选地被实现为多维表以考虑图案依赖性和/或附加的性能因素，例如读取周期数、工艺角和温度的改变。
对于取决于图案的和特定于位置的性能因素的更细节的讨论，请参见例如同时提交的国际专利申请题为“Methods and Apparatus for Soft Data Generation in Flash Memories”，其通过引用被并入本文。
考虑用于图4所示的电压分布的示例性实施方式，其考虑了编程/擦除周期和耐久性并且对于不同电压电平使用了不同的偏移。此外，在这些实施方式中，对于多个不同的工艺角规定了性能因素偏移，例如典型-典型(TT)，快-快(FF)和慢-慢(SS)。例如，该示例性实施方式中的以下性能因素可以基于表征在与以下相应性能因素相关联的状况下的闪存的偏移的测量或者其他生产测试：
(1)耐久性因素：对于每500次擦除/编程周期，偏移对于电平0(410)为0.125，比特标签‘11’；偏移对于电平1(411)(比特标签‘10′)以及电平3(413)(比特标签‘01’)为0.375；对于电平2(412)(比特标签‘00′)为0.25。
(2)工艺角因素：偏移被用于不同的工艺角，按照SS：0.25；TT：0；FF：0.375来制造闪存。
因此，对于电平1，在500次擦除/编程周期和SS工艺角之后，对于LSB(硬数据比特＝0)软数据将为：2-0.375-0.25＝1.375。对于MSB比特(硬数据比特＝1)软数据将为：-2+0.375+0.25＝-1.375。在该示例性实施例中，相同的性能因素偏移用于单元中的LSB和MSB二者。如上所述，可以对于LSB和MSB使用不同的性能因素偏移以进一步改善错误率性能。
根据本发明的另一方面，根据最初由闪存装置分配的软数据值产生增强的软数据值。基于一个或更多个考虑的性能因素调节初始的软数据值以产生增强的软数据值。这些增强的软数据值表示被用于计算对数似然比或者可靠性的软读取值(例如软读取电压)，或者其表示对数似然比或者可靠性。
在一个示例性实施方式中，从闪存中获得一个或更多个软读取值，以及基于所述软读取值获得例如对数似然比的软信息。随后，基于闪存的一个或更多个性能因素调节软信息(例如对数似然比)以获得增强的软信息，其是增强的软数据值，该增强的软数据值随后被传送至解码器以改善错误率性能。
在另一示例性实施方式中，从闪存中获得一个或更多个软读取值。随后基于软读取值确定对应的标称值，并且基于一个或更多个考虑的性能因素获得对应的偏移值。随后基于所述标称值和偏移值获得期望的软信息，即软数据值(例如对数似然比)。
方法、系统和制品细节
尽管此处多个流程图描述了步骤的示例性顺序，然而本发明的实施例的步骤顺序可以变化。设想了不同的算法改变作为本发明的可选实施例。尽管已经就软件程序中的处理步骤描述了本发明的示例性实施例，然而本领域技术人员将理解，可以在数字域中实现各种功能作为软件程序中的处理步骤，通过电路元件或者状态机以硬件实现各种功能、或者可以以软件和硬件二者的组合实现各种功能。例如，可以在数字信号处理器、专用集成电路、微控制器或者通用计算机中实现上述软件。可以在集成电路内实现的电路内实施上述硬件和软件。
因此，可以以用于实现那些方法的装置和方法的形式来实现本发明的功能。本发明的一个或更多个方面可以以程序代码的形式实现，例如，无论其是否存储在存储介质中，由机器载入和/或执行、或者在某些传输介质上传输，其中当程序代码通过机器(例如计算机)被载入和执行时，该机器就变为了用于实践本发明的装置。当在通用处理器上实现时，程序代码段与处理器结合以提供与特定逻辑电路类似地操作的装置。还可以以集成电路、数字信号处理器、微处理器和微控制器中的一个或更多个来实现本发明。
如在现有技术中已知的，此处讨论的方法和装置可以被分布为一件制品，其自身包括计算机可读介质，该计算机可读介质具有在其上实现的计算机可读代码装置。计算机可读程序代码装置可与计算机系统结合操作用于执行全部或者一部分步骤，以执行此处讨论的方法或者形成此处讨论的装置。计算机可读介质可以是可记录的介质(例如，软盘、硬盘驱动器、高密度磁盘、存储卡、半导体器件、芯片专用集成电路(ASICs))或者可以是传输介质(例如，包括光导纤维、万维网、电缆或者利用时分多路访问、码分多路访问或者其他射频信道的网络)。可以使用已知的或者开发的能够存储适用于与计算机系统一起使用的信息的任何介质。计算机可读代码装置可以是允许计算机读取指令和数据(例如磁介质上的磁性变化或者高密度磁盘表面上的高度变化)的任何装置。
此处描述的计算机系统和服务器均包含存储器，其将配置相关的处理器以实现此处公开的方法、步骤和功能。存储器可以是分布式的或者是本地的，而处理器可以是分布式的或者是单一的。存储器可以被实现为电存储器、磁存储器或者光存储器或者任意这些或者其他类型的存储设备的组合。此外，术语“存储器”应当被视为足够宽泛，以包含能够从关联处理器访问的可寻址的空间中的地址读取的或者向其进行写入的任何信息。由该定义，网络上的信息仍然落入存储器的范围内，这是因为关联的处理器可以从网络取回所述信息。
将要理解，此处描述的和示出了的实施例和变化仅仅说明了本发明的原理，而在不背离本发明的保护范围和精神的情况下本领域技术人员可以实现各种改型。

Claims (20)

1.一种产生用于存储装置的至少一个软数据值的方法，包括：
获得至少一个读取值；以及
基于所获得的至少一个读取值和根据所述存储装置的一个或更多个性能因素的调节来产生所述软数据值。
2.如权利要求1所述的方法，其中所述调节基于所获得的至少一个读取值来调节标称值，并且其中所述调节包括基于所述存储装置的一个或更多个性能因素的偏移值。
3.如权利要求2所述的方法，其中所述性能因素包括以下各项中的一个或更多个：耐久性、编程/擦除周期数、读取周期数、保持时间、温度、温度的改变、工艺角、单元间干扰影响、存储器阵列内的位置、获得所述读取值的字线位置、获得所述读取值的页位置、读取所述读取值的字线内的页位置和侵略者单元图案。
4.如权利要求2所述的方法，其中所述调节基于用于以下各项中的一个或更多个的独立的性能因素：单元内的不同比特、字线内的不同页、不同位线和不同的硬读取数据值。
5.如权利要求1所述的方法，其中所述读取值包括数据比特、电压电平、电流等级和电阻等级中的一个或更多个。
6.如权利要求1所述的方法，其中所述读取值包括软数据和硬数据中的一个或更多个。
7.如权利要求1所述的方法，其中所述软数据值包括以下各项的中一个或更多个：(i)用于产生一个或更多个对数似然比的软读取值和(ii)一个或更多个对数似然比。
8.如权利要求1所述的方法，其中所述软数据值表明所述至少一个读取值的可靠性。
9.如权利要求1所述的方法，其中所述步骤中的一个或更多个通过控制器、读取通道、信号处理单元和解码器的一个或更多个来实现。
10.如权利要求1所述的方法，其中预先获得所述调节并将其存储在存储器中。
11.如权利要求1所述的方法，进一步包括测量所述调节的步骤。
12.如权利要求1所述的方法，其中所述性能因素包括一个或更多个取决于图案的性能因素。
13.如权利要求1所述的方法，其中所述性能因素包括一个或更多个特定于位置的性能因素。
14.如权利要求1所述的方法，其中所述存储装置是闪存装置。
15.如权利要求1所述的方法，其中所述调节减小所述读取值的可靠性值。
16.如权利要求2所述的方法，其中所述调节将所述标称值的可靠性值减小等于所述偏移值的量。
17.一种产生用于存储装置的至少一个软数据值的系统，包括：
存储器；以及
至少一个处理器，耦合到所述存储器，用于：
获得至少一个读取值；以及
基于所获得的至少一个读取值和根据所述存储装置的一个或更多个性能因素的调节来产生所述软数据值。
18.如权利要求17所述的系统，其中所述调节基于所获得的至少一个读取值来调节标称值，并且其中所述调节包括基于所述存储装置的一个或更多个性能因素的偏移值。
19.如权利要求18所述的系统，其中所述性能因素包括以下各项中的一个或更多个：耐久性、编程/擦除周期数、读取周期数、保持时间、温度、温度的改变、工艺角、单元间干扰影响、存储器阵列内的位置、获得所述读取值的字线位置、获得所述读取值的页位置、读取所述读取值的字线内的页位置和侵略者单元图案。
20.如权利要求17所述的系统，其中所述软数据值包括以下各项的中一个或更多个：(i)用于产生一个或更多个对数似然比的软读取值，和(ii)一个或更多个对数似然比。
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