TWI517162B - 用於記憶體裝置之軟性資料產生的設備及方法 - Google Patents

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Description

用於記憶體裝置之軟性資料產生的設備及方法
一般而言，本發明係關於快閃記憶體裝置，且更特定而言係關於用於減輕此等快閃記憶體裝置中之單元間干擾、向後型樣相依性、雜訊及其他失真之影響之經改良軟性解映射及軟性資料產生技術。
本申請案主張2008年9月30日提出申請之序列號為61/194,751之美國臨時專利申請案及2009年6月30日提出申請之標題為「Methods and Apparatus for Soft Demapping and Intercell Interference Mitigation in Flash Memories」之序列號為PCT/US09/49333之國際專利申請案之優先權，每一申請案皆係以引用方式併入本文中。
本申請案與標題為「Methods and Apparatus for Soft Data Generation for Memory Devices Based on Performance Factor Adjustment」之國際專利申請案、標題為「Methods and Apparatus for Soft Data Generation for Memory Devices Using Reference Cells」之國際專利申請案及標題為「Methods and Apparatus for Soft Data Generation for Memory Devices Using Decoder Performance Feedback」之國際專利申請案相關，每一申請案皆係與本文同時提出申請且以引用方式併入本文中。
例如快閃記憶體裝置之若干記憶體裝置使用類比記憶體單元來儲存資料。每一記憶體單元儲存亦稱為一儲存值之一類比值，例如一電荷或電壓。該儲存值表示儲存於該單元中之資訊。舉例而言，在快閃記憶體裝置中，每一類比記憶體單元通常儲存某一電壓。每一單元之可能類比值之範圍通常劃分為若干臨限值區，其中每一區對應於一個或多個資料位元值。藉由寫入對應於所需之一個或多個位元之一標稱類比值來將資料寫入至一類比記憶體單元中。
舉例而言，單位階單元(SLC)快閃記憶體裝置每記憶體單元儲存一個位元(或兩個可能之記憶體狀態)。另一方面，多位階單元(MLC)快閃記憶體裝置每記憶體單元儲存兩個或更多個位元(亦即，每一單元具有四個或更多個可程式化狀態)。關於MLC快閃記憶體裝置之一更詳細論述，參見(例如)2009年3月11日提出申請之標題為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding And Per-Page Coding」之序列號為PCT/US09/36810之國際專利申請案，其以引用方式併入本文中。
舉例而言，在多位階NAND快閃記憶體裝置中，浮動閘極裝置與劃分為多個區間之一範圍中之可程式化臨限電壓一起使用，其中每一區間對應於一不同之多位元值。為將一既定多位元值程式化至一記憶體單元中，將該記憶體單元中之浮動閘極裝置之臨限電壓程式化至對應於該值之臨限電壓區間中。
儲存於記憶體單元中之類比值經常發生失真。該等失真通常係由於(例如)向後型樣相依性(BPD)、雜訊及單元間干擾(ICI)所致。關於快閃記憶體裝置中之失真之一更詳細論述，參見(例如)J.D. Lee等人之「Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation」(IEEE Electron Device Letters,264-266(2002年5月))或Ki-Tae Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」(IEEE J. of Solid State Circuits，43卷，第4,919-928號(2008年4月))，其每一者皆以引用方式併入本文中。
已提議或建議用於減輕ICI及其他擾亂之影響之若干技術。舉例而言，Ki-Tae Park等人闡述現有之程式化技術，例如減輕ICI之偶/奇程式化、自下而上程式化及多階段程式化。2009年6月30日提出申請之標題為「Methods and Apparatus for Soft Demapping and Intercell Interference Mitigation in Flash Memories」之序列號為PCT/US09/49333之國際專利申請案揭示用於快閃記憶體中之軟性解映射及擾亂減輕之方法及設備。
儘管此等現有方法已幫助改良快閃記憶體之解碼效能，但其仍受到若干限制，若克服此等限制則可進一步改良快閃記憶體之可靠性。舉例而言，當前之快閃記憶體通常僅將硬性資料提供至快閃控制系統以供解碼。然而，眾所周知軟性資料可改良解碼過程中之錯誤率效能。因此，需要使用來自快閃記憶體之硬性資料之軟性資料產生技術以估計或增強該軟性資料且藉此改良解碼效能。
一般而言，提供用於記憶體裝置之軟性資料產生之方法及設備。根據本發明之一個態樣，藉由以下步驟為一記憶體裝置產生至少一個軟性資料值：獲得至少一個硬性讀取值；及基於用於讀取該硬性讀取值之統計產生與該至少一個硬性讀取值相關聯之軟性資料值。
該硬性讀取值可係資料位元、電壓位準、電流位準及電阻位準中之一者或多者。所產生之軟性資料值可係用於產生一個或多個對數似然比之一軟性讀取值及一個或多個對數似然比中之一者或多者。該等統計包括基於位元之統計及基於單元之統計中之一者或多者。該等統計亦可視情況包括至少一個侵擾單元對目標單元之型樣相依擾亂以及位置特有統計。
根據本發明之一個態樣，藉由以下步驟為一記憶體裝置產生至少一個軟性資料值：獲得一軟性讀取值；及基於用於讀取該軟性讀取值之統計產生與該軟性讀取值相關聯之軟性資料值，其中該統計包括位置特有統計及型樣相依之統計中之一者或多者。
藉由參照以下詳細闡述及圖式將獲得對本發明及本發明之另外特徵及優點之一更完整理解。
本發明之各種態樣係針對用於記憶體裝置(例如單位階單元或多位階單元(MLC)NAND快閃記憶體裝置)中之經改良解碼之軟性資料產生技術。如本文中所使用，一多位階單元快閃記憶體包括其中每一記憶體單元儲存兩個或更多個位元之一記憶體。通常，儲存於一個快閃單元中之多個位元屬於不同頁。儘管本文中使用將一類比值儲存為一電壓之記憶體單元來圖解說明本發明，但本發明可與用於記憶體裝置之任一儲存機制一起使用，例如使用電壓或電流來表示所儲存之資料，如熟習此項技術者將明瞭。
圖1係一習用快閃記憶體系統100之一示意性方塊圖。如圖1中所示，例示性快閃記憶體系統100包括一快閃控制系統110及一快閃記憶體區塊160。例示性快閃控制系統110包括一快閃控制器120、一編碼器/解碼器區塊140及一個或多個緩衝器145。在一替代實施例中，可在快閃控制器120內部實施編碼器/解碼器區塊140及某些緩衝器145舉例而言，可使用熟知的市售技術及/或產品來實施編碼器/解碼器區塊140及緩衝器145。
例示性快閃記憶體區塊160包括一記憶體陣列170及一個或多個緩衝器180，其每一者均可使用熟知的市售技術及/或產品來實施。記憶體陣列170可體現為一單位階或多位階單元快閃記憶體，例如一NAND快閃記憶體、一相變記憶體(PCM)、一MRAM記憶體、一NOR快閃記憶體或另一非揮發性快閃記憶體。儘管主要係在一多位階單元NAND快閃記憶體之上下文中來圖解說明本發明，但本發明亦可應用於單位階單元快閃記憶體及其他非揮發性記憶體，如熟習此項技術者將明瞭。
多位階單元快閃記憶體
在一多位階單元NAND快閃記憶體中，通常採用一臨限值偵測器來將與一特定單元相關聯之電壓值轉譯至一預界定記憶體狀態。圖2圖解說明基於以引用方式併入本文中之美國專利第6,522,580號之教示內容針對圖1之例示性多位階單元快閃記憶體170之一例示性臨限電壓分佈。一般而言，一單元之臨限電壓係需要施加至該單元以使得該單元傳導某一量之電流之電壓。該臨限電壓係對儲存於一單元中之資料之一量測。
在圖2中所示之例示性實施例中，每一儲存元件採用四個可能之資料狀態以在每一記憶體單元中儲存兩個資料位元。圖2圖解說明四個峰值210至213，其中每一峰值對應於一個狀態。在一多位階單元快閃裝置中，臨限電壓分佈圖形200之不同峰值210至213用於將兩個位元儲存於該單元中。
用對應二進制值標記臨限電壓分佈圖形200之峰值210至213。因此，當一單元處於一第一狀態210中時，其表示下部位元(亦稱為最低有效位元LSB)之一「1」及上部位元(亦稱為最高有效位元MSB)之一「1」，狀態210一般係該單元之初始末程式化或已擦除狀態。同樣地，當一單元處於第二狀態211中時，其表示下部位元之一「0」及上部位元之一「1」。當一單元處於第三狀態212中時，其表示下部位元之一「0」及上部位元之一「0」。最終，當一單元處於第四狀態213中時，其表示下部位元之一「1」及上部位元之一「0」。
臨限電壓分佈210表示陣列內處於一已擦除狀態(「11」資料狀態)中、具有低於0伏之負臨限電壓位準之單元之臨限電壓Vt之一分佈。圖中顯示分別儲存「10」及「00」使用者資料之記憶體單元之臨限電壓分佈211及212分別介於0伏與1伏之間及1伏與2伏之間。臨限電壓分佈213顯示已程式化至「01」資料狀態、具有設定於讀取通過電壓之2伏與4.5伏之間的一臨限電壓位準之單元之分佈。
因此，在圖2之例示性實施例中，0伏、1伏及2伏可用作每一位階或狀態之間的電壓位準臨限值。該等電壓位準臨限值由快閃記憶體160(例如，快閃記憶體160中之感測電路)用來確定一既定單元之電壓位準或狀態。快閃記憶體160將基於所量測之電壓與該等電壓位準臨限值之一比較而將一個或多個位元指派給每一單元，該等電壓位準臨限值隨後將作為硬性決策傳輸至快閃控制系統110。另外或另一選擇為，在使用軟性資訊之一實施方案中，快閃記憶體160可將所量測之電壓或該所量測電壓之一經量化形式作為軟性資訊傳輸至快閃控制系統110，其中使用比儲存於該記憶體單元中之位元數目大之位元數目來表示該所量測之電壓。
應進一步注意，通常使用熟知的程式化/驗證技術來程式化單元。一般而言，在一程式化/驗證循環期間，快閃記憶體160逐漸施加一遞增之電壓以將一電荷儲存於單元電晶體中，直至超過一最小目標臨限電壓。舉例而言，當程式化圖2之實例中之一「10」資料狀態時，快閃記憶體160可逐漸施加一遞增之電壓以將一電荷儲存於單元電晶體中，直至超過一最小目標臨限電壓0.4V。
如下文所進一步論述，儲存於一單個記憶體單元中之兩個位元中之每一者係來自一不同頁。換言之，儲存於每一記憶體單元中之兩個位元中之每一位元皆攜載一不同頁位址。當輸入一下部頁位址時，存取圖2中所示之右側位元。當輸入一上部頁位址時，存取左側位元。
圖3圖解說明一多位階單元(MLC)快閃記憶體裝置160中之一例示性快閃單元陣列300之架構，其中每一例示性單元通常對應於儲存兩個位元之一浮動閘極電晶體。在圖3中，每一單元皆與用於該兩個位元所屬於的兩個頁之兩個編號相關聯。例示性單元陣列區段300顯示字線n至n+2及四個位元線。例示性快閃單元陣列300被分割為偶數頁及奇數頁，舉例而言，其中具有偶數編號之單元(例如具有編號0及2之單元)對應於偶數頁，且具有奇數編號之單元(例如具有編號1及3之單元)對應於奇數頁。舉例而言，字線n將偶數頁0及2儲存於偶數位元線中，且將奇數頁1及3儲存於奇數位元線中。
另外，圖3指示其中選擇一偶數或奇數位元線單元且按所指示之次序依序(自下而上)程式化其之一例示性程式化序列。該等編號指示程式化該等頁所按之次序。舉例而言，在頁1之前程式化頁0。關於偶數頁及奇數頁之程式化之一進一步論述，參見(例如)K.-T. Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture with Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」(IEEE Journal of Solid-State Circuits，43卷，第4,919-928號(2008年4月))，其以引用方式併入本文中。
圖4圖解說明用於圖2之電壓指派方案之一例示性兩階段MLC程式化方案400。如圖4中所示，在一LSB程式化階段期間，若LSB為0，則處於一已擦除狀態410中之選定單元之狀態移至最低經程式化狀態411。因此，在LSB程式化階段，將一記憶體單元自已擦除狀態「11」程式化至「10」。接下來，在MSB程式化階段期間，相依於先前之LSB資料依序形成兩個狀態：狀態「00」(412)及狀態「01」(413)。一般而言，在MSB程式化階段期間，將「10」狀態程式化至「00」，且將狀態「11」程式化至「01」。
應注意，圖4之程式化方案400圖解說明與自狀態410至狀態413之狀態改變相關聯之一最大電壓移位。已提議或建議若干程式化方案來減小與一狀態改變相關聯之最大電壓移位，且藉此減少由電壓移位導致之ICI。
圖5A及5B共同圖解說明減少相鄰單元上所造成之ICI之一替代MLC程式化方案500。如圖5A中所示，在LSB程式化階段期間，以類似於SLC程式化之一方式將一記憶體單元自一狀態「11」程式化至作為一臨時(或中間)狀態之一狀態「x0」。在相同字線中之相鄰單元亦經LSB程式化之後，由於ICI，分佈可能如圖5A中之峰值510所示加寬。此後，在圖5B中所示之MSB程式化階段，將「x0」狀態程式化至作為對應於輸入資料之最終狀態之「00」及「10」中之任一者，否則將「11」狀態程式化至最終之「01」狀態。一般而言，在MSB程式化階段將除「11」單元之外的所有記憶體單元自用於LSB資料之臨時已程式化狀態重新程式化至其最終狀態，以使得可大大減少由相鄰單元導致之ICI。處於最終狀態中之一單元將不再受到其在處於中間狀態中時所經歷之ICI，此乃因已將其重新程式化至最終狀態。處於最終狀態中之一單元將僅受到其自處於該最終狀態中以來所經歷之ICI。如上文所述，圖5A及5B之多步驟程式化序列使用中間程式化狀態減少了最大電壓改變且因此減少了由此等電壓改變導致之ICI。在圖5B中可看出，(例如)MSB程式化階段期間之最大電壓移位分別與自狀態「11」至「01」及狀態「x0」至狀態「10」之轉變相關聯。此等電壓移位顯著小於圖4中自狀態「11」至「01」之最大電壓移位。
圖6進一步詳細地圖解說明一多位階單元(MLC)快閃記憶體裝置130中之一例示性快閃單元陣列600。如圖6中所示，快閃單元陣列600每快閃單元c i 儲存三個位元。圖6圖解說明一個區塊之快閃單元陣列架構，其中每一例示性單元通常對應於儲存三個位元之一浮動閘極電晶體。例示性單元陣列600由m個字線及n個位元線組成。通常，在當前之多頁單元快閃記憶體中，一單個單元內之位元屬於不同頁。在圖6之實例中，每一單元之三個位元對應於三個不同頁，且每一字線儲存三個頁。在以下論述中，頁0、1及2稱為一字線內之下部、中部及上部頁層級。
如上文所指示，一快閃單元陣列可進一步被分割為偶數頁及奇數頁，其中(例如)具有偶數編號之單元(例如圖6中之單元2及4)對應於偶數頁，且具有奇數編號之單元(例如圖6中之單元1及3)對應於奇數頁。在此情形中，一頁(例如頁0)將含有偶數單元中之一偶數頁(偶數頁0)及奇數單元中之一奇數頁(奇數頁0)。
單元間干擾及其他擾亂
圖7圖解說明由於若干例示性侵擾單元720而存在之對一目標單元710之擾亂，例如單元間干擾、向後型樣相依性、雜訊及其他失真。圖7中採用以下表示法：
WL：字線；
BL：位元線；
Blo：奇數位元線；
Ble：偶數位元線；及
C：電容。
舉例而言，ICI係由侵擾單元720所導致，該等侵擾單元在已程式化目標單元710之後被程式化。ICI改變目標單元710之電壓V t 。在例示性實施例中，假定一「自下而上」程式化方案且字線i及i+1中之毗鄰侵擾單元對目標單元710造成ICI。在一區塊之此自下而上程式化之情形下，移除來自下部字線i-1之ICI，且多達五個相鄰單元作為侵擾單元720促成ICI，如圖7中所示。然而，應注意，可將本文中所揭示之技術推廣至其中來自其他字線(例如字線i-1)之侵擾單元亦促成ICI之情形，如熟習此項技術者將明瞭。若來自字線i-1、i及i+1之侵擾單元促成ICI，則需考量多達八個最近之相鄰單元。若距該目標單元較遠之其他單元對ICI之貢獻微不足道，則可忽略該等單元。一般而言，藉由以下方式識別侵擾單元720：分析程式化序列方案(例如自下而上技術或偶/奇技術)以識別在一既定目標單元710之後被程式化之侵擾單元720。
一般而言，V t 係表示儲存於一單元上且在一讀取作業期間獲得之資料之電壓。可藉由一讀取作業獲得V t ，例如，作為具有比每單元所儲存之位元之數目高之精確度之一軟性電壓值，或作為量化至具有與每單元所儲存之位元之數目(例如，對於3位元/單元快閃，係3個位元)相同之解析度之一硬性電壓位準之一值。
關於ICI減輕技術之一更詳細論述，參見(例如)標題為「Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash Memories」之序列號為PCT/US09/49326之國際專利申請案或標題為「Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories」之序列號為PCT/US09/49327之國際專利申請案，每一申請案皆以引用方式併入本文中。
軟性資料產生
本發明提供用於快閃記憶體之軟性解映射及軟性資料產生技術。在下文結合圖12A所進一步論述之一個例示性實施例中，使用概率統計(例如，概率密度函數、其近似值、基於位元之概率或基於單元之概率)自快閃記憶體所指派之軟性資料產生增強之軟性資料。在下文結合圖12B所進一步論述之另一例示性實施例中，使用概率統計(例如，概率密度函數、其近似值、基於位元之概率或基於單元之概率)自該快閃記憶體所指派之硬性資料產生軟性資料。一般而言，首先獲得該快閃記憶體所指派之資料。然後，本發明基於來自該快閃記憶體之資料產生或增強該軟性資訊(例如概率或可靠性資訊)。所產生之軟性資訊可視情況用於軟性決策解碼。如本文中所使用，術語「概率密度函數」將包含概率密度函數及其近似值，例如直方圖及高斯近似。
圖8係根據本發明併入有基於控制器之軟性資料產生技術之一例示性快閃記憶體系統800之一示意性方塊圖。如圖8中所示，例示性快閃記憶體系統800包括由一介面850連接之一快閃控制系統810及一快閃記憶體區塊860。例示性快閃控制系統810包括通常位於一個或多個積體電路上之一快閃控制器820及一讀取通道825。
例示性讀取通道825包括一信號處理組件830、一編碼器/解碼器區塊840及一個或多個緩衝器845。應注意，術語「讀取通道」亦可囊括寫入通道。在一替代實施例中，可在快閃控制器820內部實施編碼器/解碼器區塊840及某些緩衝器845。舉例而言，可使用熟知的市售技術及/或產品按照本文中所修改來實施編碼器/解碼器區塊840及緩衝器845以提供本發明之特徵及功能。
例示性信號處理組件830包括一個或多個處理器，其等實施一個或多個軟性解映射器及/或軟性資料產生處理程序835，例如下文分別結合圖12A及12B所進一步論述。例示性快閃記憶體區塊860包括一記憶體陣列870及一個或多個緩衝器880，其每一者均可使用熟知的市售技術及/或產品來實施。
在所揭示之軟性資料產生技術之各種實施例中，例示性介面850相對於一習用快閃記憶體系統可需要傳達額外資訊，例如表示與侵擾單元相關聯之資訊之值。因此，介面850可需要具有比習用快閃記憶體系統中之一介面高之一容量或比其快之一速率。可根據2009年6月30日提出申請且以引用方式併入本文中之標題為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」(代理檔案第08-0769號)之序列號為PCT/US09/49328之國際PCT專利申請案之教示內容視情況實施介面850，其使用(例如)雙倍資料速率(DDR)技術增加介面850之資訊攜載容量。在一寫入作業期間，介面850通常使用頁或字線層級存取技術傳送欲儲存於目標單元中之程式值。關於例示性頁或字線層級存取技術之一更詳細論述，參見(例如)2009年3月11日提出申請之標題為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding」之序列號為PCT/US09/36810之國際專利申請案，其以引用方式併入本文中。
在一讀取作業期間，介面850傳送已自記憶體陣列870獲得之關於目標單元及侵擾單元之硬性及/或軟性讀取值。舉例而言，除了關於具有目標單元之頁之讀取值之外，亦經由介面匯流排傳送關於上部/下部字線或相鄰偶數或奇數位元線中之一個或多個毗鄰頁之讀取值。在圖8之實施例中，通常以針對邏輯電路最佳化以達成最小面積之一製程技術在快閃記憶體外部實施所揭示之軟性資料產生技術。然而，其係以可在介面850上傳送之額外侵擾單元資料為代價。
圖9係根據本發明之一替代實施例併入有基於記憶體之軟性資料產生技術之一例示性快閃記憶體系統900之一示意性方塊圖。如圖9中所示，例示性快閃記憶體系統900包括由一介面950連接之一快閃控制系統910及一快閃記憶體區塊960。
例示性快閃控制系統910包括通常位於一個或多個積體電路上之一快閃控制器920及一可選讀取通道925。在一替代實施例中，可在快閃控制器920內部實施編碼器/解碼器區塊940及某些緩衝器945。舉例而言，可使用熟知的市售技術及/或產品按照本文中所修改來實施例示性快閃控制器920以支援本發明之特徵及功能。例示性讀取通道925包括一編碼器/解碼器區塊940及一個或多個緩衝器945。可使用熟知的市售技術及/或產品實施編碼器/解碼器區塊940及緩衝器945。
例示性快閃記憶體區塊960包括一記憶體陣列970及一個或多個緩衝器980，其每一者均可使用熟知的市售技術及/或產品來實施。另外，例示性快閃記憶體區塊960包括一例示性信號處理組件985，該組件包括一個或多個處理器，其等實施一個或多個軟性解映射及/或軟性資料產生處理程序990，例如下文分別結合圖12A及12B所進一步論述。
在所揭示之軟性資料產生技術之各種實施例中，例示性介面950相對於一習用快閃記憶體系統可需要傳達額外資訊，例如，表示與侵擾單元相關聯之資訊之值。因此，介面950可需要具有比習用快閃記憶體系統中之一介面高之一容量或比其快之一速率。可根據2009年6月30日提出申請且以引用方式併入本文中之標題為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」(代理檔案第08-0769號)之序列號為PCT/US09/49328之國際PCT專利申請案之教示內容視情況實施介面950，其使用(例如)雙倍資料速率(DDR)技術增加介面950之資訊攜載容量。
在一寫入作業期間，介面950傳送欲儲存於目標單元及侵擾單元中之程式資料。在一讀取作業期間，介面950傳送關於(一個或多個)目標單元及(視情況)侵擾單元之新的硬性或軟性讀取值或資料。通常，針對一單個讀取存取傳達之資訊係一頁資料或一字線資料。應注意，僅發送關於目標單元之資料減少介面950之頻寬需求，此以使用用以製造快閃記憶體之記憶體製程技術在記憶體內部實施軟性資料產生處理程序為代價，該處理技術通常係針對記憶體而非邏輯電路最佳化。
圖10圖解說明具有根據以下申請案之教示內容之反覆解映射及解碼以及可選交錯之一例示性快閃讀取通道架構1000：2009年6月30日提出申請之標題為「Methods and Apparatus for Soft Demapping and Intercell Interference Mitigation in Flash Memories」之序列號為PCT/US09/49333之國際專利申請案，其以引用方式併入本文中。如圖10中所示，例示性寫入路徑包括一編碼器1010、一可選交錯器1020、一串列至並行轉換器1030及一映射器1040。以一已知方式將資料寫入至記憶體1050且自記憶體1050讀取資料。例示性讀取路徑包括一軟性解映射器1060、一並行至串列轉換器1070、一解交錯器1080、一解碼器1090及一交錯器1095。一般而言，如下文所進一步論述，軟性解映射器1060產生軟性資訊，該軟性資訊由解碼器1090處理以產生新的軟性資訊且以一反覆方式回饋至該軟性解映射器，直至該反覆處理程序趨同於一最終決策。
下文在標題為「使用讀取統計對軟性資料(LLR)之計算」之章節中論述根據本發明由軟性解映射器1060用來產生軟性資訊(LLR)之方程式。如圖10中所示，由解映射器1060產生之軟性資訊可在回饋路徑中用於軟性解映射器1060、解交錯器1080、解碼器1090與一交錯器1095之間的反覆解映射及解碼。
基於來自快閃之資料之軟性資料產生
本發明認識到當前之快閃記憶體860、960通常僅將硬性資料提供至快閃控制系統810、910。然而，眾所周知軟性資料可改良解碼過程中之錯誤率效能。因此，根據本發明之一個態樣，來自快閃記憶體860、960之硬性資料用於估計軟性資料且藉此改良快閃控制系統810、910中之解碼效能。舉例而言，如下文所論述，硬性資料之統計性質可用於估計或增強該軟性資料。然後，所產生之軟性資料可用於解碼(例如LDPC程式碼之信念傳播解碼)以改良錯誤率效能。
根據本發明之另一態樣，快閃記憶體860、960將軟性資料或軟性資訊提供至快閃控制系統810、910。自快閃記憶體860、960所提供之軟性資料產生增強之軟性資料以藉此改良快閃控制系統810、910中之解碼效能。在使用軟性資訊之一實施方案中，快閃記憶體系統860、960將所量測之電壓或該所量測電壓之一量化形式作為軟性資訊傳輸至快閃控制系統810、910，其中使用比儲存於記憶體單元中之位元數目大之位元數目來表示該所量測之電壓。
圖11圖解說明根據本發明之一個實施例具有基於控制器之軟性資料產生之一例示性快閃記憶體系統1100。如圖11中所示，例示性快閃記憶體系統1100包括由一介面1115連接之一快閃記憶體區塊1110及一快閃控制系統1120。如下文所論述，軟性或硬性資料值(或兩者)可由快閃記憶體區塊1110指派且經由介面1115傳送至快閃控制系統1120以供進一步解碼及處理。例示性快閃控制系統1120包括一軟性解映射器/軟性資料產生器1200(下文結合圖12A及12B進一步論述)及一解碼器1400(下文結合圖13至14進一步論述)。舉例而言，可使用一LDPC解碼演算法(例如一信念傳播、訊息傳遞、和-積或最小和演算法)來體現解碼器1400。
如圖11中所示，由軟性解映射器/軟性資料產生器1200產生之軟性資訊可視情況用於軟性解映射器/軟性資料產生器1200與解碼器1400之間的反覆解映射及解碼。一般而言，如圖11中所示，軟性解映射器/軟性資料產生器1200產生呈LLR形式之軟性資訊L e ，如下文在標題為「使用讀取統計對軟性資料(LLR)之計算」之章節中所論述。首先，由軟性解映射器/軟性資料產生器1200計算之LLR L e 係基於來自快閃記憶體1110之軟性或硬性讀出(或兩者)及對應統計。LLR L e 由解碼器1400處理以產生新的軟性資訊L a ，該新的軟性資訊L a 以一反覆方式回饋至軟性解映射器/軟性資料產生器1200，直至該反覆處理程序趨同於一最終決策。
軟性解映射器/軟性資料產生器1200
圖12A係闡述併入有本發明之特徵以自快閃記憶體810、910所提供之軟性資料產生增強之軟性資料之一例示性軟性解映射處理程序1200之一流程圖。如圖12A中所示，例示性軟性解映射處理程序1200首先在步驟1210期間自快閃記憶體810、910獲得關於目標單元之軟性資料r及(視情況)表示儲存於與該目標單元相關聯之(一個或多個)侵擾單元中之資料之一個或多個值h。
然後，軟性解映射處理程序1200在步驟1220期間基於r及視情況h(例如一個或多個概率密度函數)獲得統計(或概率)。下文在標題為「統計集合」之章節中進一步論述該等統計。
然後在步驟1230期間使用所獲得之統計來計算該(一個或多個)LLR。下文在標題為「使用讀取統計對軟性資料(LLR)之計算」之章節中論述該(一個或多個)LLR。然後在步驟1240期間將所計算之LLR提供至解碼器1400或視情況提供至一解交錯器。所計算之LLR可視情況用於(例如)基於LLR之符號做出關於該讀取資料之一最終決策。
圖12B係闡述併入有本發明之特徵以自快閃記憶體810、910所提供之硬性資料產生軟性資料之一例示性軟性資料產生處理程序1250之一流程圖。如圖12B中所示，例示性軟性資料產生處理程序1250首先在步驟1260期間自快閃記憶體810、910獲得關於目標單元之硬性資料及(視情況)表示儲存於與該目標單元相關聯之(一個或多個)侵擾單元中之資料之一個或多個值。舉例而言，硬性資料可係由快閃記憶體810、910指派給每一單元之二進制位元或電壓位準。
然後，軟性資料產生處理程序1250在步驟1270期間基於及視情況(例如一個或多個概率密度函數)獲得統計(或概率)。該等統計亦可係基於位元或基於單元之概率，如下文在標題為「統計集合」之章節中所進一步論述。
然後在步驟1280期間使用所獲得之統計來計算該(一個或多個)LLR。下文在標題為「使用讀取統計對軟性資料(LLR)之計算」之章節中論述該(一個或多個)LLR。然後在步驟1290期間將所計算之LLR提供至解碼器1400或視情況提供至一解交錯器。所計算之LLR可視情況用於(例如)基於LLR之符號做出關於該讀取資料之一最終決策。
解碼器1400-LDPC實施方案
下文對LDPC程式碼及LDPC解碼之背景技術論述係基於A. J. Blanksby與C. J. Howland之「A 690-mW 1-Gb/s 1024-b,Rate-1/2 Low-Density Parity-Check Decoder」(IEEE J. Solid-State Circuits，37卷，404-412(2002年3月))中之一論述，其以引用方式併入本文中。關於一更詳細之論述，讀者應參考完整之Blanksby與Howland論文。
LDPC程式碼之圖形表示
亦可使用一偶圖來表示LDPC程式碼，其中一個節點組表示同位檢查約束且另一組表示資料位元。圖13係一LDPC程式碼之一例示性偶圖表示1300。同位檢查矩陣係該圖形之關聯矩陣，其中若設定了H中之條目h ji (亦即，非0)，則將對應於H中之行i之一位元節點i連接至對應於H中之列j之檢查節點j。
用於解碼LDPC程式碼之一個演算法稱為和-積演算法。為藉助此演算法達成良好之解碼效能，LDPC之圖形表示中循環之長度係盡可能地長頗為重要。在圖13之例示性表示中，已圖解說明長度為四之一例示性短循環。例如圖13中所圖解說明之長度-4循環之短循環使和-積演算法之效能降級。用於解碼LDPC程式碼之另一熟知的演算法係最小和演算法。
和-積演算法
和-積演算法係用於解碼LDPC程式碼之一反覆演算法。該和-積演算法亦稱為訊息傳遞演算法或信念傳播。關於該和-積演算法之一更詳細論述，參見(例如)A. J. Blanksby與C. J. Howland之「A 690-mW 1-Gb/s 1024-b,Rate-1/2 Low-Density Parity-Check Decoder」(IEEE J. Solid-State Circuits，37卷，404-412(2002年3月))、D.E. Hocevar之「LDPC Code Construction With Flexible Hardware Implementation」(IEEE Int'1 Conf. on Comm.(ICC),Anchorage,AK,2708-2712(2003年5月))及R. N. S. Ratnayake、E. F. Haratsch與Gu-Yeon Wei之「A Bit-node centric architecture for low-density parity check decoders」(IEEE Global Telecommunications Conference(Globecom),Washington,D.C.,265-270(2007年11月))，其每一者皆以引用方式併入本文中。
自位元節點i至檢查節點j之訊息Q i,j 可由下式給出：
其中L e,i 係由軟性解映射器/軟性資料產生器針對位元i提供之外在LLR。自檢查節點j至位元節點i之訊息R j,i 由下式給出：
針對位元i之a-後驗資訊值(其亦稱為a-後驗對數似然比(LLR))Λi由下式給出：
提供至軟性解映射器/軟性資料產生器以供反覆解映射及解碼之針對位元i之LLR L a , i 如下式給出
其中B i 係連接至位元節點i之檢查節點組；且C j 係連接至檢查節點j之位元節點組。
LDPC解碼器-硬體共享解碼器架構
當實施用於解碼LDPC程式碼之和-積演算法時，一重大挑戰係管理訊息之傳遞。由於檢查節點及位元節點兩者之功能性相對簡單，因此其各別之實現僅涉及少量閘極。主要問題係在功能節點之間傳遞訊息所需之頻寬之實施方案。
圖14係一例示性硬體共享LDPC解碼器架構1400之一方塊圖。如圖14中所示，一般化之LDPC解碼器架構1400包括：若干功能單元1410、1420，其分別實施檢查節點功能性或位元節點功能性；及一記憶織物1450，其用以儲存訊息並實現圖形連接性。控制邏輯1430控制記憶織物1450之組態。關於一硬體共享LDPC解碼器架構1400之一實施方案之一詳細論述，參見(例如)E. Yeo等人之「VLSI Architectures for Iterative Decoders in Magnetic Recording Channels」(IEEE Trans On Magnetics，37卷，第2,748-755號(2001年3月))。
已認識到此一硬體共享架構減小解碼器之面積。
圖15圖解說明根據本發明一個實施例具有軟性資料產生之一例示性快閃記憶體系統1500。如圖15中所示，例示性快閃記憶體系統1500包括一快閃記憶體區塊1510。如下文所論述，硬性或軟性資料值(或兩者)通常由快閃記憶體區塊1510指派且經由介面1515傳送至快閃控制系統1520以供進一步解碼及處理。例示性快閃控制系統1520包括一LLR產生器1550(下文結合圖16進一步論述)、一(或多個)統計產生器1570(下文在標題為「統計集合」之一章節中進一步論述)及一解碼器1530。由統計產生器1570產生之統計係視情況記錄於一個或多個統計表1560(例如下文結合圖17A至圖17C及圖18所進一步論述)中；或另一選擇為，可即時產生。
由統計產生器1570產生之統計由LLR產生器1550用來產生(例如)呈LLR形式之軟性資料L e 。首先，LLR L e 係基於來自快閃記憶體1510之軟性或硬性讀出(或兩者)及對應統計。由解碼器1530處理LLR L e 以產生新的軟性資訊L a ，該新的軟性資訊L a 以一反覆方式回饋至LLR產生器1550，直至該反覆處理程序趨同於一最終決策。
可再次(例如)使用一LDPC解碼演算法(例如，一信念傳播、訊息傳遞、和-積或最小和演算法)體現解碼器1530。應注意，可在快閃控制系統1520、解碼器1530及讀取通道825(例如，參見圖8)中之一者或多者中實施本文中所闡述之統計產生器1570及LLR產生器1550之功能。
使用讀取統計對軟性資料(LLR)之計算針對一位元c之a先驗對數似然比(LLR)L a 可界定如下：
其中P(...)係一概率。
同樣地，以快閃輸出r為條件之位元c之LLR計算如下：
其中L e (c)係傳遞至一後續解碼器之外在LLR或軟性資訊，且p(...)係一概率密度函數(PDF)。
圖16係圖解說明針對一例示性二進制通道之錯誤概率p及q之一交織結構1600。應注意，在二進制通道之上下文中，p表示一錯誤概率，而p(...)則表示一概率密度函數。當p≠q時，此二進制通道不對稱。當p=q時，此二進制通道對稱。如圖16中所示，p係針對一二進制0之錯誤概率(亦即，當寫入一0時讀取一1之概率)。同樣地，q係針對一二進制1之錯誤概率(亦即，當寫入一1時讀取一0之概率)。恰當地讀取一二進制0之概率(亦即，當寫入一0時讀取一0之概率)可表達為1-p。類似地，恰當地讀取一二進制1之概率(亦即，當寫入一1時讀取一1之概率)可表達為1-q。
針 對二進制不對稱通道之外在LLR
針對由交織結構1600界定之二進制不對稱通道之位元c之外在LLR L e (c)可表達如下：
針對一讀取位元=0之外在LLR L e (c)係計算為：
針對一讀取位元=1之外在LLR L e (c)係計算為：
針對二進制對稱通道之外在LLR(其中p=q=p 0 )
針對一讀取位元=0之外在LLR L e (c)係計算為：
針對一讀取位元=1之外在LLR L e (c)，此LLR係計算為：
針對來自快閃記憶體之軟性輸出之外在LLR：
對於一2位元/單元快閃記憶體，針對自快閃記憶體810、910接收之一軟性值r之外在LLR可計算如下：
一般而言，對於每單元之任一數目之位元，針對位元C i 之外在LLR可表達為
其中：
r：所接收之信號
s：由所儲存之位元(c 0 ,c 1 ,...c m )給出之原始所儲存狀態或位準
c i ：經編碼之位元
每單元m個位元
：a先驗LLR
L e (C i )：外在LLR
：其位元標記具有位置i中之值C i =c i 之狀態或位準子集其中L a (C i )係(例如)由一解碼器(例如LDPC解碼器1090或1400)提供。在第一反覆中，可將L a (C i )初始化為0。
使用以下等式：
針對外在LLR之表達式亦可寫為如下：
此表達式可進一步簡化為：
若所有狀態或位準係同等可能，則此表達式在數學上等效於以上表達式。
針對來自快閃記憶體之軟性輸出之型樣相依之外在LLR
對於自快閃記憶體810、910接收之針對目標單元之一個或多個軟性值r及針對(一個或多個)侵擾單元之一個或多個值，其可顯示為：
其中係儲存於(一個或多個)周圍單元中或對目標單元造成擾亂之其他單元中之資料型樣。舉例而言：表示毗鄰於正在針對其計算LLR之位置(k，l)處之目標單元之所有侵擾單元。
舉例而言，可藉由自該等侵擾單元讀出硬性資料來獲得型樣。
針對外在LLR之表達式亦可寫為如下：
此表達式可進一步簡化為：
若所有狀態係同等可能，則此表達式在數學上等效於以上表達式。
針對來自快閃記憶體之硬性輸出之外在LLR
當無法自快閃記憶體得到軟性輸出且該快閃記憶體僅提供硬性資料(其係由該快閃記憶體指派給所儲存之資料之狀態或位準)時，外在LLR可計算如下：
其中係假定硬性值時針對軟性值r(例如電壓)之期望值或針對軟性值r之某一其他估計值。係假定最初寫入儲存狀態或位準s時讀取硬性值(例如狀態或位準)之概率。
外在LLR可替代地計算為：
其中係假定讀取硬性值(例如狀態或位準)時最初寫入或儲存狀態或位準s之概率。
針對來自快閃記憶體之硬性輸出之型樣相依之外在LLR
當無法自快閃記憶體得到軟性輸出且該快閃記憶體僅提供硬性資料(其係由該快閃記憶體指派給所儲存之資料之狀態或位準)時，可基於儲存於侵擾單元中之型樣計算外在LLR：
其中係假定最初寫入儲存狀態或位準s時讀取硬性值(例如狀態或位準)且侵擾單元中之型樣係之概率。係儲存於(一個或多個)周圍單元中或對目標單元造成擾亂之其他單元中之資料型樣。舉例而言：表示毗鄰於正在針對其計算LLR之位置(k,l)處之目標單元之所有侵擾單元。
舉例而言，可藉由自該等侵擾單元讀出硬性資料來獲得型樣。
型樣相依之LLR可替代地計算為：
其中係假定硬性值(例如狀態或位準)且侵擾單元中之型樣係時最初寫入或儲存狀態或位準s之概率。
在無針對來自快閃之軟性輸出之軟性解碼器回饋之情形下的外在LLR
當軟性解映射器/軟性資料產生器中未使用來自解碼器之軟性輸出(換言之，L a (C i )=0)時，該軟性解映射器/軟性資料產生器中之外在LLR可計算如下：
然後，如圖10及圖11中所示將此等外在LLR傳遞至解碼器。然後，一LDPC可在該解碼器內部應用(例如)用於局部反覆之一訊息傳遞解碼演算法，直至資料位元被解碼。在此情形中，未在軟性解映射器/軟性資料產生器之間執行全域偵測/解碼反覆以減少總計算複雜性。
在此情形中，型樣相依之LLR可計算如下：
在無針對來自快閃之硬性輸出之軟性解碼器回饋之情形下的外在LLR
若無法自快閃記憶體得到軟性資料，且未使用來自解碼器之軟性輸出以減少計算複雜性，則外在LLR可計算如下：
其中係假定硬性值時針對軟性值r(例如電壓)之期望值或針對軟性值r之某一其他估計值。係假定最初寫入儲存狀態或位準s時讀取硬性值(例如狀態或位準)之概率。
在一替代實施方案中，LLR可計算如下：
其中係假定讀取硬性值(例如狀態或位準)時最初寫入或儲存狀態或位準s之概率。
在此情形中，型樣相依之LLR可計算如下：
針對來自快閃之軟性輸出之外在LLR之高斯近似
若來自快閃記憶體之軟性輸出(例如讀取臨限電壓)經建模而具有高斯分佈，則假定最初儲存或寫入位準s，針對軟性輸出p(r)之條件PDF p(r|s)可表達為：
其中σ(s)係標準偏差且E{r|s}係針對狀態s之軟性輸出(例如臨限電壓)之平均值或期望值。
然後，外在LLR可計算為：
若針對所有狀態之電壓分佈具有相同之標準偏差σ(s)=σ，則此方程式可簡化為以下表達式：
此方程式可進一步簡化為：
針對來自快閃之硬性輸出之外在LLR之高斯近似
當無法得到來自快閃記憶體之軟性輸出時，則假定該等軟性輸出係高斯分佈，LLR可計算如下：
其中E{r|s}係針對狀態s之軟性輸出r(例如臨限電壓)之平均值或期望值，且係針對硬性輸出之軟性輸出r(例如臨限電壓)之平均值或期望值，該硬性輸出係由該快閃記憶體指派並提供之狀態或位準。
若針對所有狀態之電壓分佈具有相同之標準偏差σ(s)=σ，則此方程式可簡化為以下表達式：
此方程式可進一步簡化為：
針對來自快閃記憶體之硬性輸出之型樣相依之外在LLR之高斯近似
若針對軟性輸出之分佈被建模為高斯，則針對硬性輸出之型樣相依之LLR可計算如下：
其中係儲存於如上文所界定之侵擾單元中之型樣，且係針對狀態s及型樣之軟性輸出之分佈之標準偏差。
若針對所有狀態及型樣之電壓分佈具有相同之標準偏差，則此方程式可簡化為以下表達式：
此方程式可進一步簡化為：
在無針對來自快閃記憶體之軟性輸出之軟性解碼器回饋之情形下的外在LLR之高斯近似
當未使用軟性解碼器回饋時，可在可自快閃記憶體得到軟性輸出時使用軟性輸出分佈之高斯近似如下計算外在LLR：
若針對所有狀態之電壓分佈具有相同之標準偏差σ(s)=σ，則此方程式可簡化為以下表達式：
此表達式可進一步簡化為：
在無針對來自快閃記憶體之硬性輸出之軟性解碼器回饋之情形下的外在LLR之高斯近似
當未使用軟性解碼器回饋時，可在僅可自快閃記憶體得到硬性輸出時使用軟性輸出分佈之高斯近似如下計算外在LLR：
若針對所有狀態之電壓分佈具有相同之標準偏差σ(s)=σ，則此方程式可簡化為以下表達式：
此方程式可進一步簡化為：
對應之型樣相依之LLR計算如下：
若針對所有狀態及型樣之電壓分佈具有相同之標準偏差，則此方程式可簡化為以下表達式：
此可進一步簡化為：
讀取統計表
圖17A至17C係記錄用於自快閃記憶體讀出資料之統計之例示性基於單元之統計表。圖17A係一例示性基於單元之統計計數表1700，其針對一對既定(寫入(s)及讀取())位準指示當寫入寫入位準(s)時讀取位準()被讀取之次數。舉例而言，當寫入位準(s)亦等於00時，讀取位準()被讀取10617次。另外，當寫入位準(s)等於01時，讀取位準()被錯誤地讀取148次。計數表1700亦指示每一列及每一行之一總和。計數表1700中之值由下文結合圖21、23、25及28論述之若干基於單元之統計過程使用。
圖17B係一例示性基於單元之統計表，其針對一對既定(寫入(s)及讀取())位準指示在讀取讀取位準()之條件下寫入位準(s)被寫入之概率。圖17C係一例示性基於單元之統計表1740，其針對一對既定(寫入(s)及讀取())位準指示在寫入寫入位準(s)之條件下讀取位準()被讀取之概率。
圖18係一例示性型樣相依之基於單元之統計表1800，其記錄用於在存在一既定型樣時自快閃記憶體讀出資料之型樣相依之統計。例示性表1800針對一對既定(寫入(s)及讀取())位準指示當存在一既定型樣時，在寫入寫入位準(s)之條件下於存在型樣時讀取位準()被讀取之概率。
統計集合
使用參考單元之統計集合
圖19進一步詳細地圖解說明圖3之例示性快閃單元陣列。如圖19中所示，例示性快閃單元陣列1900包括複數個參考單元1920-ref1至1920-refN(本文中統稱為參考單元1920)以在所有運作條件中提供可靠之通道估計值或統計。
圖19中以一雜湊背景顯示例示性參考單元1920。可使用一已知型樣(例如一已知位元型樣或一已知符號型樣)來週期性地或間歇地程式化參考單元1920。應注意，參考單元1920可以任一所需方式(例如，在每一字線中使用一致數目或可變數目之單元)散佈在快閃單元陣列1900中。參考單元1920之位置可固定或隨時間變化(例如)以避免耗盡之單元或損壞之單元。在一個實施方案中，參考單元1920之位置固定且可隨時間觀察相同參考單元1920之效能。在此固定位置之實施方案中，參考單元1920可視情況僅被寫入一次，或被寫入及讀取與快閃記憶體陣列中之其他單元相當之次數。
在一另一變化形式中，參考單元1920之位置隨時間變化以使參考單元1920之效能反映整個陣列1900之效能。在又一變化形式中，可自若干不同陣列1900中之參考單元1920獲得統計且隨後對結果求平均。
如下文所進一步論述，讀取參考單元1920且將其與已知型樣進行比較。舉例而言，可如下獲得偵測一錯誤之概率p 0 之一估計值：
參考單元之程式化及讀取可視情況以一已知方式與跨越記憶體散佈開耗損之平均損耗演算法組合。
如下文所論述，本發明之各種實施例集合並採用基於位元之統計、基於單元或型樣相依之統計。對於採用基於位元之統計之實施例，量測位元錯誤效能。對於採用基於單元之統計之實施例，在一單元基礎上量測讀取統計。對於型樣相依之統計，讀取統計亦計及儲存於侵擾單元中之資料型樣。
1.使用參考單元之基於位元之統計
圖20係闡述用於本發明之一參考單元實施例之一基於位元之統計產生處理程序2000之一例示性實施方案之一流程圖。一般而言，基於位元之統計產生處理程序2000計算偵測一位元錯誤之概率p 0 。然後，偵測一錯誤之概率p 0 可由LLR產生器1550(圖15)用來計算所需之軟性資料。首先，統計產生處理程序2000在步驟2010期間將一已知型樣寫入至一個或多個參考單元1920。如先前所指示，該已知型樣可係(例如)一已知位元型樣或一已知符號型樣。
此後，在步驟2020期間讀取參考單元。然後，統計產生處理程序2000在步驟2030期間確定一錯誤度量(例如參考單元1920中之錯誤位元之數目)。如先前所指示，在步驟2020期間讀取之參考單元1920可與該已知型樣進行比較。
統計產生處理程序2000在步驟2040期間如下計算錯誤概率統計：
2.使用參考單元之基於單元之統計
圖21係闡述用於本發明之一參考單元實施例之一基於單元之統計產生處理程序2100之一例示性實施方案之一流程圖。如圖21中所示，基於單元之統計產生處理程序2100首先在步驟2110期間將一個或多個已知電壓位準寫入至參考單元1920。
此後，基於單元之統計產生處理程序2100在步驟2120期間自參考單元1920讀取電壓位準。針對每一可能之寫入位準s或LVLwrit，基於單元之統計產生處理程序2100在步驟2130期間計數在寫入此寫入位準s或LVLwrit時每一位準或LVLread被讀取之次數。
在步驟2140期間，如下計算錯誤概率統計：
其中#表示數目。
另一選擇為，可在步驟2140期間如下計算錯誤概率統計(相反情形)：
應注意，替代正規化術語可用於在步驟2140期間計算之方程式之分母中。
使用經解碼之碼字之統計集合
在本發明之經解碼之碼字實施例中，使用自作為參考單元之經解碼之碼字獲得之資料為一記憶體裝置(例如，一快閃記憶體裝置810、910)產生軟性資料。一般而言，解碼來自一記憶體裝置(例如，一快閃記憶體裝置)之硬性資料，且獲得一錯誤度量(例如錯誤之經解碼位元之一數目)。舉例而言，可藉由將該等經解碼之位元與自記憶體裝置獲得之硬性資料進行比較來獲得錯誤之經解碼位元之數目。以此方式，可假定該等經解碼之碼字正確且可用作上文所論述之參考單元。
1.使用經解碼之碼字之基於位元之統計
圖22係闡述用於本發明之一經解碼碼字實施例之一基於位元之統計產生處理程序2200之一例示性實施方案之一流程圖。一般而言，基於位元之統計產生處理程序2200使用經解碼之碼字計算偵測一錯誤之概率p 0 。然後，偵測一錯誤之概率p 0 可由LLR產生器1550(圖15)用來計算所需之軟性資料。首先，統計產生處理程序2200在步驟2210期間自快閃記憶體獲得硬性資料。
此後，基於位元之統計產生處理程序(經解碼之碼字)2200在步驟2220期間解碼該硬性資料。在步驟2230期間，確定一錯誤度量，例如來自快閃記憶體之錯誤位元之數目。舉例而言，可藉由將該等經解碼之位元(假定其正確)與來自該快閃記憶體之硬性資料進行比較來確定錯誤位元之數目。
統計產生處理程序2200在步驟2240期間如下計算錯誤概率統計：
2.使用經解碼之碼字之基於單元之統計
圖23係闡述併入有本發明之特徵之基於單元之統計產生處理程序(經解碼之碼字)2300之一例示性實施方案之一流程圖。一般而言，統計產生處理程序2300使用經解碼之碼字計算基於單元之錯誤概率。首先，基於單元之統計產生處理程序2300在步驟2310期間自快閃記憶體獲得硬性資料。
此後，基於單元之統計產生處理程序(經解碼之碼字)2300在步驟2320期間解碼該硬性資料。然後，在步驟2325期間，將該等經解碼之位元映射至對應電壓位準。
針對每一可能之經解碼電壓位準s或LVLdecod，基於單元之統計產生處理程序(經解碼之碼字)2300隨後在步驟2330期間計數在解碼此經解碼位準s或LVLdecod時每一電壓位準或LVLread被讀取之次數。
在步驟2340期間，如下計算錯誤概率統計：
另一選擇為，可在步驟2340期間如下計算錯誤概率統計(相反情形)：
條件特有錯誤概率
如先前所指示，可針對不同條件視情況獲得錯誤概率統計，例如針對記憶體陣列之不同位置、針對侵擾單元之不同型樣、針對不同溫度、針對程式化/擦除或讀取循環之不同數目等等。此後，當觀察到相同條件時，可使用恰當之條件相依統計或概率來獲得軟性資料。
如下文結合圖24及圖25所論述，例示性位置特有統計產生處理程序2400、2500分別使用基於位元之統計及基於單元之統計獲得針對記憶體陣列之不同位置之錯誤概率統計。
基於位元之位置特有統計
圖24係闡述一例示性基於位元之位置特有統計產生處理程序2400之一流程圖，該處理程序估計針對記憶體陣列中之若干不同位置偵測位元錯誤之概率。舉例而言，可針對不同頁位置、字線位置、位元線位置(例如偶數位元線及奇數位元線)、一多位階單元內之不同位元(例如最高有效位元(MSB)及最低有效位元(LSB))中之一者或多者獲得偵測一錯誤之概率p 0,LOC 。如圖24中所示，例示性基於位元之位置特有統計產生處理程序2400首先在步驟2430期間基於所需之位置特有統計確定參考單元或經解碼碼字之所需位置中之錯誤位元之數目。舉例而言，若位置特有統計係針對MSB，則在步驟2430期間評估錯誤MSB位元之數目。應注意，舉例而言，當正在獲得MSB統計時，可視情況忽略每一單元中之任何其他位元(例如LSB位元)。
然後，位置特有統計產生處理程序2400在步驟2440期間計算位置特有錯誤概率統計，如下：
基於單元之位置特有統計
對於一基於單元之位置特有實施方案，記憶體陣列中所關注之不同位置可包括(例如)不同字線位置或位元線位置(例如偶數位元線及奇數位元線)中之一者或多者。
圖25係闡述一例示性基於單元之位置特有統計產生處理程序2500之一流程圖，該處理程序獲得針對記憶體陣列1900中之若干不同位置(例如不同字線位置或位元線位置(例如偶數位元線及奇數位元線)中之一者或多者)之錯誤概率統計。如圖25中所示，針對每一可能之參考電壓位準s或LVLref，例示性基於單元之位置特有統計產生處理程序2500首先在步驟2530期間計數在解碼或寫入此參考位準s或LVLref時在一所需位置中之每一電壓位準 LVLread被讀取之次數。
然後，基於單元之位置特有統計產生處理程序2500在步驟2540期間計算位置特有錯誤概率統計，如下：
另一選擇為，可如上文所論述計算。
型樣相依之統計
如先前所指示，本發明之各種實施例計算針對一目標單元之一個或多個軟性值r及針對侵擾單元之一個或多個值之外在LLR L e ，其中係儲存於侵擾單元(例如(一個或多個)周圍單元)中之資料型樣。
圖26圖解說明針對一例示性多位階單元快閃記憶體600之一既定目標單元710之基於每一侵擾單元720之所有可能值之概率密度函數2610之一例示性集合2600。該例示性多位階單元快閃記憶體每單元(兩個位元)具有四個位階，且針對資料相依之pdf考量一個侵擾單元720。可用於一既定目標單元710之每一可能位階之概率密度函數之數目係升高至影響一既定目標單元710之侵擾單元720之數目之每一侵擾單元720之可能位階之數目。如先前所指示，在例示性實施例中，每一單元可具有四個可能值中之一者，每目標單元710存在一個侵擾單元720且每一侵擾單元720可具有四個可能位階中之一者。因此，為進行圖解說明，概率密度函數之集合2600包括針對可歸因於侵擾單元之一型樣之資料或電壓位準0之四個概率密度函數2610-1至2610-4。亦存在針對其他資料位階1、2及3中之每一者之四個概率密度函數。本發明可擴展至每單元具有任意數目之位階及任意數目之侵擾單元720之多位階單元快閃記憶體600，如熟習此項技術者將明瞭。
一般而言，圖26中之每一概率密度函數表達，除雜訊及擾亂效應以外，針對一對應侵擾單元720之一既定值對一既定目標單元710之ICI效應。在本發明之一另一實施例中，資料相依之概率密度函數可表達替代ICI或除ICI之外的其他資料相依之失真。如下文所論述，在各種實施例中，概率密度函數可係預界定且靜態的、基於即時觀察調適的，或表達為針對侵擾單元720之所量測或所偵測之值h之一函數(例如一高斯函數)。
根據本發明之一個態樣，可藉由獲得表達一個或多個侵擾單元對至少一個目標單元之型樣相依之擾亂之一個或多個概率密度函數來表徵一快閃記憶體裝置中之擾亂。舉例而言，該擾亂可包括向後型樣相依性、單元間干擾、程式化擾亂、讀取擾亂及/或額外雜訊。可基於一個或多個資料決策更新概率密度函數。該概率密度函數可表示為一所儲存之表及/或一表達式。
應進一步注意，概率密度函數之表條目或函數參數可視情況(例如)基於所接收之資料決策以自適應方式更新。舉例而言，基於一所接收之侵擾型樣選擇一概率密度函數。然後，使用已知技術基於所接收之目標單元值r以最新發生更新選定概率密度函數(例如，藉由增加一對應計數器)。
如先前所指示，可基於若干因素減少或忽略影響一既定目標單元710之侵擾單元720之數目。以此方式，可減少需要考量之概率密度函數之數目。舉例而言，在減輕ICI之一例示性實施方案中，若對角線耦合係數k xy 遠小於其他耦合係數(情況經常如此)，則可忽略來自以對角線定位之單元之ICI。另外，程式化序列影響需要考量之侵擾單元720之數目。舉例而言，若字線始終係以一固定次序(例如一自下而上方法)寫入，則可能不存在來自一下部字線中之單元之擾亂ICI貢獻。另外，若該擾亂ICI相對於一目標單元710之左鄰及右鄰對稱，則需要表徵之概率密度函數之數目減少一半。
如先前所指示，在一個例示性實施方案中，可使用高斯概率密度函數來近似該等概率密度函數。在另一變化形式中，若概率密度函數係基於(例如)直方圖，則可以額外複雜性為代價獲得經改良之效能。當使用直方圖實施該等概率密度函數時，可使用成功地解碼之字線以自適應方式更新該等概率密度函數以訓練該等直方圖。
在一另一實施例中，該等概率密度函數及其近似值可由基於交織結構之偵測演算法(例如、維特比演算法、軟性輸出維特比(SOVA)演算法及BCJR演算法)用來偵測讀取資料。
1.基於位元之型樣相依之統計
圖27係闡述一例示性基於位元之型樣相依之統計產生處理程序2700之一流程圖，該處理程序估計針對與至少一個目標單元710(圖7)相關聯之一個或多個侵擾單元720之一既定型樣或PATT偵測一位元錯誤之概率p 0,PATT 。首先，基於位元之型樣相依之統計產生處理程序2700在步驟2720期間讀取參考目標單元710及(可能地)相關聯之(一個或多個)侵擾單元720。另外，針對每一讀取目標位元，在步驟2725期間識別相關聯之侵擾單元720之型樣PATT。在步驟2725期間，可(例如)藉由評估所寫入之已知型樣或基於參考單元或經解碼之碼字之一實際讀取運作來識別該型樣。
針對一個或多個經識別之型樣，在步驟2730期間確定具有對應型樣之錯誤目標位元之數目。然後在步驟2740期間計算錯誤概率統計，如下：
應注意，可視情況整合上述技術以獲得位置特有統計、型樣相依之統計，如熟習此項技術者將明瞭。另外，在進一步之變化形式中，錯誤概率統計亦可或替代地作為記憶體裝置之耐久性、保持性、溫度或其他參數之一函數而獲得。
2.基於單元之型樣相依之統計
圖28係闡述一例示性基於單元之型樣相依之統計產生處理程序2800之一流程圖，該處理程序估計針對與至少一個目標單元相關聯之一個或多個侵擾單元之一既定型樣偵測錯誤之概率。如圖28中所示，基於單元之型樣相依之統計產生處理程序2800首先在步驟2820期間讀取一個或多個目標單元。此後，在步驟2825期間識別相關聯之(一個或多個)侵擾單元之型樣或PATT。
此後，針對一個或多個經識別之型樣，且針對每一可能之參考電壓位準s或LVLref，基於單元之型樣相依之統計產生處理程序2800在步驟2830期間計數在解碼或寫入此參考位準s或LVLref時每一電壓位準或LVLread被讀取之次數。
在步驟2840期間，計算型樣相依之錯誤概率統計，如下：
不對稱錯誤概率統計
如先前所指示，在某些通道(例如NAND快閃記憶體通道)中，針對不同之可能二進制值(例如二進制0及二進制1)偵測一錯誤之概率可顯著不同。因此，本發明視情況提供針對不對稱通道偵測一錯誤之概率。圖29及圖30提供例示性不對稱統計產生處理程序2900、3000，該等處理程序針對兩個可能之二進制值(例如二進制1及二進制0)估計錯誤概率p及q。如下文所進一步論述，圖29使用參考單元估計不對稱統計，而圖30使用經解碼之碼字估計不對稱統計。
因此，本發明基於來自快閃記憶體之硬性資料提供針對每一可能之二進制值之不對稱LLR。
不對稱錯誤概率-參考單元
如先前所指示，在某些通道(例如NAND快閃記憶體通道)中，針對不同之可能二進制值(例如二進制0及二進制1)偵測一錯誤之概率可顯著不同。因此，本發明視情況提供針對不對稱通道偵測一錯誤之概率。圖29係闡述一例示性不對稱統計產生處理程序2900之一流程圖，該處理程序估計針對本發明之一參考單元實施例之兩個可能之二進制值之錯誤概率。
如圖29中所示，不對稱統計產生處理程序2900首先在步驟2910期間將一已知型樣寫入至參考單元1920且隨後在步驟2020期間讀取參考單元1920。不對稱統計產生處理程序2900在步驟2930期間確定參考資料中具有一二進制0之錯誤位元之數目，且隨後在步驟2940期間計算針對二進制0之錯誤概率統計，如下：
此後，不對稱統計產生處理程序2900在步驟2950期間確定該參考資料中具有一二進制1之錯誤位元之數目，且隨後在步驟2960期間計算針對二進制1之錯誤概率統計，如下：
不對稱錯誤概率-經解碼之碼字
圖30係闡述一例示性不對稱統計產生處理程序3000之一流程圖，該處理程序估計針對本發明之一經解碼碼字實施例之兩個可能之二進制值之錯誤概率。如圖30中所示，不對稱統計產生處理程序3000首先在步驟3010期間自快閃記憶體獲得硬性資料且在步驟3020期間解碼該硬性資料。
然後，不對稱統計產生處理程序3000在步驟3030期間確定經解碼資料中具有一二進制0之來自該快閃記憶體之錯誤位元之數目。然後，在步驟3040期間計算針對二進制0之錯誤概率統計，如下：
類似地，然後在步驟3050期間確定經解碼資料中具有一二進制0之來自該快閃記憶體之錯誤位元之數目。然後在步驟3060期間計算針對二進制1之錯誤概率統計，如下：
基於未滿足之同位檢查之錯誤效能
本發明之態樣認識到未滿足之同位檢查亦可用作一效能度量以獲得軟性資料。考量一(N、K、J、L)LDPC程式碼，其中N係碼字長度、K係未編碼之碼字長度(一碼字中之使用者資料長度)且J及L分別係同位檢查矩陣之行權重及列權重。當該(N、K、J、L)LDPC與一錯誤概率p0一起傳輸或儲存時，一檢查總和在第一反覆中失敗之概率可表達如下：
此概率可估計如下：
因此，錯誤概率p 0 可估計如下：
在以上程序中，可在執行反覆解碼之前估計通道及初始LLR值。通道估計複雜性及延時小於具有優於LDPC程式碼之硬性決策解碼之一顯著效能增益之軟性決策解碼之一個反覆之複雜性及延時。與軟性決策解碼之一標準實施方案相似之額外硬體係一區塊，其執行以下計算：
圖31係闡述根據本發明之一個態樣使用未滿足之同位檢查之一統計產生處理程序3100之一例示性實施方案之一流程圖。在一個實施例中，採用第一反覆之後的未滿足之同位檢查。一般而言，統計產生處理程序3100使用未滿足之同位檢查計算偵測一錯誤之概率p 0 。然後，偵測一錯誤之概率p 0 可由LLR產生器1550(圖15)用來計算所需之軟性資料。
首先，統計產生處理程序3100在步驟3110期間獲得未滿足之同位檢查之數目。然後，統計產生處理程序3100在步驟3120期間計算錯誤概率統計，如下：
位置特有統計-未滿足之同位檢查
圖32係闡述一例示性位置特有統計產生處理程序3200之一流程圖，該處理程序使用未滿足之同位檢查獲得針對記憶體陣列1900中之若干不同位置之錯誤概率統計。舉例而言，可針對不同頁位置、字線位置、位元線位置(例如偶數位元線及奇數位元線)、一多位階單元內之不同位元(例如最高有效位元(MSB)及最低有效位元(LSB))中之一者或多者獲得錯誤概率統計。一般而言，藉由使用將位元定位於所需位置中之碼字來使用未滿足之同位檢查獲得位置特有統計(步驟3210)。
如圖32中所示，然後，例示性位置特有統計產生處理程序3200在步驟3220期間獲得針對一碼字之未滿足之同位檢查之數目。此後，在步驟3230期間，計算位置特有錯誤概率統計，如下：
基於未滿足之同位檢查之不對稱統計
圖33係闡述一例示性不對稱統計產生處理程序3300之一流程圖，該處理程序使用未滿足之同位檢查估計針對兩個可能之二進制值偵測一錯誤之概率。本發明之此態樣認識到可基於未滿足之同位檢查計算平均錯誤概率(其中)。可基於平均錯誤概率概率及錯誤概率p與q之一比k計算p及q之值。
可使用資料分析(例如上文所述之經解碼碼字技術)來獲得錯誤概率p與q之比k。另一選擇為，可(例如)使用標題為「Methods and Apparatus for Soft Data Generation for memory devices Using Reference Cells」之國際專利申請案中所闡述之參考單元技術來獲得錯誤概率p與q之比k，該國際專利申請案與本文同時提出申請且以引用方式併入本文中。錯誤概率p與q之比k通常將係離線計算且儲存於(例如)一表中。如圖33中所示，例示性不對稱統計產生處理程序(未滿足之同位檢查)3300首先在步驟3310期間獲得錯誤概率p與q之比k。
可在步驟3320期間使用上文結合圖16闡述之技術獲得平均錯誤概率概率。特定而言，平均錯誤概率概率可估計如下：
此後，在步驟3330期間計算針對二進制0之錯誤概率統計p，如下：
此後，在步驟3340期間計算針對二進制1之錯誤概率統計q，如下：
應注意，藉由不對稱統計產生處理程序(未滿足之同位檢查)3300計算之錯誤概率統計p及q可視情況為位置特有統計及/或型樣相依之統計。
過程、系統及製品細節
儘管本文中之若干流程圖闡述一例示性步驟序列，但其亦係可變化序列之本發明之一實施例。演算法之各種排列係涵蓋為本發明之替代實施例。儘管已相對於一軟體程式化中之處理步驟闡述本發明之例示性實施例，但如熟習此項技術者將明瞭，各種功能可在數位域中實施為軟體程式化中之處理步驟，在硬體中由電路元件或狀態機實施，或在軟體與硬體兩者之一組合中實施。舉例而言，此軟體可用於一數位信號處理器、專用積體電路、微控制器或通用電腦中。此硬體及軟體可體現於一積體電路內所實施之電路內。
因此，可以方法以及實踐彼等方法之設備之形式體現本發明之功能。本發明之一個或多個態樣可以程式碼之形式體現，(例如)無論儲存於一儲存媒體中、載入至一機器中及/或由一機器執行抑或經由某些傳輸媒體傳輸，其中當該程式碼係載入至一機器(例如一電腦)中且由其執行時，該機器變為用於實踐本發明之一設備。當實施於一通用處理器上時，程式碼段與該處理器組合以提供類似於特定邏輯電路運作之一裝置。本發明亦可實施於一積體電路、一數位信號處理器、一微處理器及一微控制器中之一者或多者中。
如此項技術中所已知，本文中所論述之方法及設備可作為一製品來分配，其自身包括具有體現於其上之電腦可讀程式碼構件之一電腦可讀媒體。該電腦可讀程式碼構件可結合一電腦系統運作以實施本文中所論述之執行方法或形成設備之步驟中之所有步驟或某些步驟。該電腦可讀媒體可為一可記錄媒體(例如，軟磁碟、硬驅動器、光碟、記憶體卡、半導體裝置、晶片、專用積體電路(ASIC))或可為一傳輸媒體(例如，包括光纖之一網路、全球資訊網、電纜或使用分時多重存取、分碼多重存取之一無線通道或其他射頻通道)。可使用已知或已開發之可儲存適於與一電腦系統一起使用之資訊之任一媒體。該電腦可讀程式碼構件係用於允許一電腦讀取指令及資料(例如一磁性媒體上之磁變化或一光碟表面上之高度變化)之任一機構。
本文中所闡述之電腦系統及伺服器各自含有一記憶體，該等記憶體將組態相關聯之處理器以實施本文中所揭示之方法、步驟及功能。該等記憶體可為分佈式或本端記憶體且該等處理器可為分佈式或一個體。該等記憶體可實施為一電性、磁性或光學記憶體、或此等或其他類型儲存裝置之任一組合。而且，術語「記憶體」應廣義地解釋為足以囊括能夠自由一相關聯之處理器存取之可定址空間中之一位址讀取或寫入至該位址之任一資訊。藉助此定義，一網路上之資訊仍處於一記憶體內，此乃因該相關聯之處理器可自該網路擷取資訊。
應理解，本文中所顯示及闡述之實施例及變化形式僅圖解說明本發明之原理，且熟習此項技術者可在不背離本發明之範疇及精神之前提下實施各種修改。
100．．．快閃記憶體系統
110．．．快閃控制系統
120．．．快閃控制器
140．．．編碼器/解碼器區塊
145．．．緩衝器
160．．．快閃記憶體區塊
170．．．記憶體陣列
180．．．緩衝器
300．．．快閃單元陣列
600．．．快閃單元陣列
710．．．目標單元
720．．．侵擾單元
800．．．快閃記憶體系統
810．．．快閃控制系統
820．．．快閃控制器
825．．．讀取通道
830．．．信號處理組件
835．．．軟性解映射器及/或軟性資料產生處理程序
840．．．編碼器/解碼器區塊
845．．．緩衝器
850．．．介面
860．．．快閃記憶體
870．．．記憶體陣列
880．．．緩衝器
900．．．快閃記憶體系統
910．．．快閃控制系統
920．．．快閃控制器
925．．．可選讀取通道
940．．．編碼器/解碼器區塊
945．．．緩衝器
950．．．介面
960．．．快閃記憶體區塊
970．．．記憶體陣列
980．．．緩衝器
985．．．信號處理組件
990．．．軟性解映射及/或軟性資料產生處理程序
1000．．．快閃讀取通道架構
1010．．．編碼器
1020．．．可選交錯器
1030．．．串列至並行轉換器
1040．．．映射器
1050．．．記憶體
1060．．．軟性解映射器
1070．．．並行至串列轉換器
1080．．．解交錯器
1090．．．解碼器
1095．．．交錯器
1100．．．快閃記憶體系統
1110．．．快閃記憶體區塊
1115．．．介面
1120．．．快閃控制系統
1200．．．軟性解映射器/軟性資料產生器
1400．．．解碼器
1410．．．功能單元
1420．．．功能單元
1430．．．控制邏輯
1450．．．記憶織物
1500．．．快閃記憶體系統
1510．．．快閃記憶體區塊
1515．．．介面
1520．．．快閃控制系統
1530．．．解碼器
1550．．．LLR產生器
1570．．．統計產生器
1900．．．快閃單元陣列
1920-ref1．．．參考單元
1920-ref2．．．參考單元
1920-ref3．．．參考單元
1920-ref4．．．參考單元
1920-refN．．．參考單元
1920-refN-1．．．參考單元
圖1係一習用快閃記憶體系統之一示意性方塊圖；
圖2圖解說明針對圖1之例示性快閃記憶體之一例示性臨限電壓分佈；
圖3圖解說明一多位階單元(MLC)快閃記憶體裝置中之一例示性快閃單元陣列之架構；
圖4圖解說明用於圖2之電壓指派方案之一例示性兩階段MLC程式化方案；
圖5A及5B共同圖解說明減少相鄰單元上所造成之ICI之一替代MLC程式化方案；
圖6進一步詳細地圖解說明一多位階單元(MLC)快閃記憶體裝置中之一例示性快閃單元陣列；
圖7圖解說明由於若干例示性侵擾單元而存在之對一目標單元之擾亂，例如單元間干擾、向後型樣相依性、雜訊及其他失真；
圖8係根據本發明併入有基於控制器之軟性解映射/軟性資料產生技術之一例示性快閃記憶體系統之一示意性方塊圖；
圖9係根據本發明之一替代實施例併入有基於記憶體之軟性解映射/軟性資料產生技術之一例示性快閃記憶體系統之一示意性方塊圖；
圖10圖解說明具有反覆解映射及解碼以及可選交錯之一例示性快閃讀取通道架構；
圖11圖解說明根據本發明之具有軟性資料產生之一例示性快閃記憶體系統；
圖12A及12B分別係闡述例示性軟性解映射及軟性資料產生處理程序之流程圖；
圖13係一低密度同位檢查(LDPC)程式碼之一例示性偶圖表示；
圖14係一例示性LDPC解碼器架構之一方塊圖；
圖15圖解說明根據本發明一個實施例之具有軟性資料產生之一例示性快閃記憶體系統；
圖16係圖解說明針對一例示性二進制通道之錯誤概率p及q之一交織結構；
圖17A至17C係記錄用於自快閃記憶體讀出資料之統計之例示性基於單元之統計表；
圖18係記錄用於自快閃記憶體讀出資料之型樣相依統計之一例示性型樣相依之基於單元之統計表；
圖19進一步詳細地圖解說明用於本發明之一參考單元實施例之圖3之例示性快閃單元陣列；
圖20係闡述用於本發明之一參考單元實施例之一基於位元之統計產生處理程序之一例示性實施方案之一流程圖；
圖21係闡述用於本發明之一參考單元實施例之一基於單元之統計產生處理程序之一例示性實施方案之一流程圖；
圖22係闡述用於本發明之一經解碼碼字實施例之一基於位元之統計產生處理程序之一例示性實施方案之一流程圖；
圖23係闡述用於本發明之一經解碼碼字實施例之一基於單元之統計產生處理程序之一例示性實施方案之一流程圖；
圖24係闡述計算針對記憶體陣列中之若干不同位置之錯誤概率統計之一例示性基於位元之位置特有統計產生處理程序之一流程圖；
圖25係闡述計算針對記憶體陣列中之若干不同位置之錯誤概率統計之一例示性基於單元之位置特有統計產生處理程序之一流程圖；
圖26圖解說明指示基於每一侵擾單元之所有可能值對一既定目標單元之型樣相依之擾亂效應之概率密度函數之一集合；
圖27係闡述一例示性基於位元之型樣相依之統計產生處理程序之一流程圖，該處理程序估計相依於與至少一個目標單元相關聯之一個或多個侵擾單元中之一既定資料型樣之錯誤概率統計；
圖28係闡述一例示性基於單元之型樣相依之統計產生處理程序之一流程圖，該處理程序估計相依於與至少一個目標單元相關聯之一個或多個侵擾單元中之一既定資料型樣之錯誤概率統計；
圖29係闡述一例示性不對稱統計產生處理程序之一流程圖，該處理程序估計針對本發明之一參考單元實施例之兩個可能二進制值之錯誤概率統計；
圖30係闡述一例示性不對稱統計產生處理程序之一流程圖，該處理程序估計針對本發明之一經解碼碼字實施例之兩個可能二進制值之錯誤概率統計；
圖31係闡述使用未滿足之同位檢查之一統計產生處理程序之一例示性實施方案之一流程圖；
圖32係闡述一例示性位置特有統計產生處理程序之一流程圖，該處理程序使用未滿足之同位檢查估計針對記憶體陣列中之若干不同位置之錯誤概率統計；及
圖33係闡述一例示性不對稱統計產生處理程序之一流程圖，該處理程序使用未滿足之同位檢查估計針對兩個可能二進制值之錯誤概率統計。
800．．．快閃記憶體系統
810．．．快閃控制系統
820．．．快閃控制器
825．．．讀取通道
830．．．信號處理組件
835．．．軟性解映射器及/或軟性資料產生處理程序
840．．．編碼器/解碼器區塊
845．．．緩衝器
850．．．介面
860．．．快閃記憶體
870．．．記憶體陣列
880．．．緩衝器

Claims (46)

  1. 一種用於為一記憶體裝置產生一可靠性值及一對數似然比(likelihood ratio)中之一或多者中之至少一者之方法，該方法包括下列步驟：獲得至少一個讀取值；及產生與該至少一個讀取值相關聯之一可靠性值及一對數似然比中之一或多者中之至少一者以作為該經獲得之至少一讀取值與用於自該記憶體裝置讀取值之統計(statistics)之一函數。
  2. 如請求項1之方法，其中該讀取值包括資料位元、電壓位準、電流位準及電阻位準中之一者或多者。
  3. 如請求項1之方法，其中該讀取值包括硬性資料及軟性資料中之一或多者。
  4. 如請求項1之方法，其中該軟性資料值包括用於產生一個或多個對數似然比之一軟性讀取值。
  5. 如請求項1之方法，其中該軟性資料值包括一或多個對數似然比。
  6. 如請求項1之方法，其中該等步驟中之一或多者係由一控制器、一讀取通道、一信號處理單元及一解碼器中之一或多者執行。
  7. 如請求項1之方法，其中該等統計包括至少一概率密度函數。
  8. 如請求項1之方法，其中跨複數個字線對該等統計取平均且其中該等經平均統計係用於產生該軟性資料值。
  9. 如請求項1之方法，其中該等統計包括基於位元之統計、基於單元且型樣相依之統計中之一者或多者。
  10. 如請求項9之方法，其中針對該記憶體裝置中之複數個字線維持分開之基於單元之統計。
  11. 如請求項9之方法，其中針對一個或多個可能之位準LVLwrit之該等基於單元之統計係基於寫入或解碼該寫入位準LVLwrit時一位準LVLread被讀取之一概率。
  12. 如請求項9之方法，其中針對一個或多個可能之位準LVLread之該等基於單元之統計係基於讀取該讀取位準LVLread時一位準LVLwrit被寫入或解碼之一概率。
  13. 如請求項1之方法，其進一步包括獲得一值之步驟，該值表示針對該記憶體裝置中之至少一侵擾(aggressor)單元所儲存之資料。
  14. 如請求項13之方法，其中該值包括軟性資料及硬性資料中之一或多者。
  15. 如請求項13之方法，其中該獲得步驟進一步包括讀取該至少一侵擾單元之步驟。
  16. 如請求項13之方法，其中該獲得步驟進一步包括讀取該至少一侵擾單元所在之一或多個頁或字線之步驟。
  17. 如請求項1之方法，其中該等統計包括對一目標單元之擾亂之一指示。
  18. 如請求項17之方法，其中該擾亂包括向後型樣相依性、單元間干擾、程式化擾亂、讀取擾亂及額外雜訊中之一或多者。
  19. 如請求項1之方法，其中該等統計包括至少一個侵擾單元對一目標單元之型樣相依統計。
  20. 如請求項19之方法，其中針對一個或多個經識別之型樣且針對一個或多個可能之參考位準LVLref之該等型樣相依之統計係基於解碼或寫入該參考位準LVLref時一位準LVLread被讀取之一概率。
  21. 如請求項19之方法，其中針對一個或多個經識別之型樣且針對一個或多個可能之讀取位準LVLread之該等型樣相依之統計係基於讀取該讀取位準LVLread時一參考位準LVLref被解碼或寫入之一概率。
  22. 如請求項1之方法，其中該等統計包括位置特有統計且其中該軟性資料值係為該記憶體裝置之一所需位置而產生。
  23. 如請求項22之方法，其中針對至少一所需位置且針對一個或多個可能之參考位準LVLref之該等位置特有統計係基於解碼或寫入該參考位準LVLref時在該所需位置中之一位準LVLread被讀取之一概率。
  24. 如請求項22之方法，其中針對至少一所需位置且針對一個或多個可能之讀取位準LVLread之該等位置特有統計係基於在該所需位置中讀取該讀取位準LVLread時一參考位準LVLref被解碼或寫入之一概率。
  25. 如請求項1之方法，其中該等統計係使用一經儲存表及一表達式(expression)中之一或多者來代表。
  26. 如請求項1之方法，其中該等統計係使用一高斯近似來 表示。
  27. 如請求項1之方法，其進一步包括將該軟性資料值提供至一解碼器之步驟。
  28. 如請求項27之方法，其中該軟性資料值係經反覆地(iteratively)提供至該解碼器。
  29. 如請求項28之方法，其中該軟性資料值提供至該解碼器，且其中該解碼器計算新軟性資料值，且其中使用一反覆處理程序處理該等新軟性資料值直至該反覆處理程序收斂(converges)為至。
  30. 如請求項1之方法，其中該記憶體裝置係一快閃記憶體裝置。
  31. 如請求項1之方法，其中該記憶體裝置中每單元能儲存至少兩資料位準s。
  32. 如請求項1之方法，其中該獲得步驟進一步包括讀取一單元內之多個位元之步驟。
  33. 如請求項1之方法，其中該獲得步驟進一步包括讀取一字線內之一或多頁之步驟。
  34. 如請求項1之方法，其中該等統計包括概率及概率分佈之一平均值或變異數(variance)中之一或多者。
  35. 如請求項1之方法，其中該軟性資料值包括一或多個依下式計算之對數似然比： 其中L e (C i )係位元C i 之一外在(extrinsic)對數似然比， L a (C j )係經編碼位元C j 之對數似然比，且P(|s)係在一位準s經寫入至該記憶體裝置之條件下該讀取值被讀取之概率。
  36. 如請求項1之方法，其中該軟性資料值包括一或多個依下式計算之對數似然比： 其中L e (C i )係位元C i 之一外在對數似然比，L a (C j )係經編碼位元C j 之對數似然比，且P(|s)係在該讀取值被讀取之條件下一位準s經寫入至該記憶體裝置之概率。
  37. 如請求項1之方法，其中該軟性資料值包括一或多個依下式計算之對數似然比： 其中L e (C i )係位元C i 之一外在對數似然比，L a (C j )係經編碼位元C j 之對數似然比，且P(,|s)係在一位準s經寫入至該記憶體裝置之條件下該讀取值被讀取且一型樣係經儲存於一或多個侵擾單元中之概率。
  38. 如請求項1之方法，其中該軟性資料值包括一或多個依下式計算之對數似然比： 其中L e (C i )係位元C i 之一外在對數似然比，L a (C j )係經編 碼位元C j 之對數似然比，且P(s|,)係在該讀取值被讀取且一或多個侵擾單元中之一型樣係之條件下一位準s經寫入至該記憶體裝置之概率。
  39. 如請求項1之方法，其中該軟性資料值包括一或多個依下式計算之對數似然比： 其中L e (C i )係位元C i 之一外在對數似然比，且L a (C j )係經編碼位元C j 之對數似然比。
  40. 如請求項1之方法，其中該軟性資料值包括一或多個依下式計算之對數似然比： 其中L e (C i )係位元C i 之一外在對數似然比，L a (C j )係經編碼位元C j 之對數似然比，且其中複數個狀態之電壓分布具有一實質相同之標準偏差s(s)=s。
  41. 如請求項1之方法，其中該軟性資料值包括一或多個依下式計算之對數似然比： 其中L e (C i )係位元C i 之一外在對數似然比，L a (C j )係經編 碼位元C j 之對數似然比，且其中複數個狀態之電壓分布具有一實質相同之標準偏差s(s)=s。
  42. 如請求項1之方法，其中該軟性資料值包括一或多個依下式計算之對數似然比： 其中L e (C i )係位元C i 之一外在對數似然比，且L a (C j )係經編碼位元C j 之對數似然比。
  43. 一種用於為一記憶體裝置產生一可靠性值及一對數似然比中之一或多者中之至少一者之方法，該方法包括下列步驟：獲得一軟性讀取值；及產生與該軟性讀取值相關聯之一可靠性值及一對數似然比中之一或多者中之至少一者以作為該經獲得之至少一軟性讀取值與用於自該記憶體裝置讀取值之統計之一函數，其中該等統計包括位置特有統計及型樣相依之統計中之一者或多者。
  44. 如請求項43之方法，其中該軟性讀取值係自一解碼器獲得。
  45. 一種用於為一記憶體裝置產生一可靠性值及一對數似然比中之一或多者中之至少一者之系統，該系統包括：一記憶體；及至少一處理器，其係耦接至該記憶體並可操作以： 獲得至少一讀取值；及產生與該至少一讀取值相關聯之一可靠性值及一對數似然比中之一或多者中之至少一者以作為該經獲得之至少一讀取值與用於自該記憶體裝置讀取值之統計之一函數。
  46. 一種用於為一記憶體裝置產生一可靠性值及一對數似然比中之一或多者中之至少一者之系統，該系統包括：一記憶體；及至少一處理器，其係耦接至該記憶體並可操作以：獲得一軟性讀取值；及產生與該軟性讀取值相關聯之一可靠性值及一對數似然比中之一或多者中之至少一者以作為該經獲得之至少一軟性讀取值與用於自該記憶體裝置讀取值之統計之一函數，其中該等統計包括位置特有統計及型樣相依之統計中之一者或多者。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010002945A1 (en) * 2008-07-01 2010-01-07 Lsi Corporation Methods and apparatus for intercell interference mitigation using modulation coding
US8611151B1 (en) 2008-11-06 2013-12-17 Marvell International Ltd. Flash memory read performance
US8947929B1 (en) * 2008-11-06 2015-02-03 Marvell International Ltd. Flash-based soft information generation
US8107306B2 (en) 2009-03-27 2012-01-31 Analog Devices, Inc. Storage devices with soft processing
US8213236B1 (en) 2009-04-21 2012-07-03 Marvell International Ltd. Flash memory
CN101923896A (zh) * 2009-06-12 2010-12-22 威刚科技（苏州）有限公司 电子存储装置及其纠错方法
US8392809B1 (en) * 2009-10-16 2013-03-05 Marvell International Ltd. Log-likelihood-ratio (LLR) table calibration
US8510628B2 (en) * 2009-11-12 2013-08-13 Micron Technology, Inc. Method and apparatuses for customizable error correction of memory
KR101678404B1 (ko) * 2010-02-25 2016-11-23 삼성전자주식회사 사전 확률 정보를 사용하는 메모리 시스템 및 그것의 데이터 처리 방법
TWI437570B (zh) * 2010-03-10 2014-05-11 Macronix Int Co Ltd 藉由編程準位的交換改善多位階單元的編程速度
US8775913B2 (en) 2010-03-31 2014-07-08 Lsi Corporation Methods and apparatus for computing soft data or log likelihood ratios for received values in communication or storage systems
US8504885B2 (en) 2010-03-31 2013-08-06 Lsi Corporation Methods and apparatus for approximating a probability density function or distribution for a received value in communication or storage systems
US8429500B2 (en) 2010-03-31 2013-04-23 Lsi Corporation Methods and apparatus for computing a probability value of a received value in communication or storage systems
US8332728B2 (en) * 2010-04-02 2012-12-11 Skymedi Corporation Method and apparatus of generating a soft value for a memory device
KR101678407B1 (ko) * 2010-05-10 2016-11-23 삼성전자주식회사 데이터 저장 장치 및 그것의 프로그램 방법
MX2012007899A (es) 2010-05-31 2012-08-01 Ibm Decodificacion del codigo de verificacion de la paridad de baja densidad.
US8819503B2 (en) 2010-07-02 2014-08-26 Stec, Inc. Apparatus and method for determining an operating condition of a memory cell based on cycle information
US8737141B2 (en) 2010-07-07 2014-05-27 Stec, Inc. Apparatus and method for determining an operating condition of a memory cell based on cycle information
US8756394B1 (en) 2010-07-07 2014-06-17 Marvell International Ltd. Multi-dimension memory timing tuner
US8737136B2 (en) * 2010-07-09 2014-05-27 Stec, Inc. Apparatus and method for determining a read level of a memory cell based on cycle information
US8499227B2 (en) 2010-09-23 2013-07-30 Micron Technology, Inc. Memory quality monitor based compensation method and apparatus
CN102436842B (zh) * 2010-09-29 2014-05-14 群联电子股份有限公司 存储器储存装置、存储器控制器与产生对数似然比的方法
US8848438B2 (en) * 2010-10-05 2014-09-30 Stec, Inc. Asymmetric log-likelihood ratio for MLC flash channel
US8549382B2 (en) 2010-12-17 2013-10-01 Intel Corporation Storage drive with LDPC coding
US9898361B2 (en) 2011-01-04 2018-02-20 Seagate Technology Llc Multi-tier detection and decoding in flash memories
US9292377B2 (en) 2011-01-04 2016-03-22 Seagate Technology Llc Detection and decoding in flash memories using correlation of neighboring bits and probability based reliability values
US9086984B2 (en) * 2011-01-04 2015-07-21 Seagate Technology Llc Detection and decoding in flash memories with selective binary and non-binary decoding
US9106264B2 (en) 2011-01-04 2015-08-11 Lsi Corporation Encoding and decoding in flash memories using convolutional-type low-density parity check codes
US9082480B2 (en) * 2011-01-04 2015-07-14 Seagate Technology Llc Detection and decoding in flash memories with error correlations for a plurality of bits within a sliding window
KR101736337B1 (ko) 2011-02-28 2017-05-30 삼성전자주식회사 비휘발성 메모리 장치, 상기 메모리 장치를 제어하는 컨트롤러, 및 상기 컨트롤러 동작 방법
US9502117B2 (en) 2011-03-14 2016-11-22 Seagate Technology Llc Cell-level statistics collection for detection and decoding in flash memories
US9047955B2 (en) 2011-03-30 2015-06-02 Stec, Inc. Adjusting operating parameters for memory cells based on wordline address and cycle information
US8549380B2 (en) 2011-07-01 2013-10-01 Intel Corporation Non-volatile memory error mitigation
KR101775660B1 (ko) * 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
KR101919902B1 (ko) * 2011-10-18 2018-11-20 삼성전자 주식회사 메모리 장치의 데이터 독출 방법
JP5943395B2 (ja) * 2011-11-02 2016-07-05 国立大学法人 東京大学 メモリコントローラおよびデータ記憶装置
US8811545B2 (en) * 2011-11-08 2014-08-19 Mitsubishi Electric Research Laboratories, Inc. Method for reducing interference in OFDM wireless networks
CN102394113B (zh) * 2011-11-14 2014-06-18 清华大学 一种应用于快闪存储器中的动态ldpc纠错码方法
US8644067B2 (en) * 2011-11-30 2014-02-04 Sandisk Technologies Inc. Systems and methods of decoding data using soft bits at a non-binary decoder that uses probabilistic decoding
US8913437B2 (en) * 2011-12-15 2014-12-16 Marvell World Trade Ltd. Inter-cell interference cancellation
US9117529B2 (en) * 2011-12-23 2015-08-25 Hgst Technologies Santa Ana, Inc. Inter-cell interference algorithms for soft decoding of LDPC codes
US8943386B1 (en) * 2012-02-16 2015-01-27 Sk Hynix Memory Solutions Inc. Generating soft read values which optimize dynamic range
US9195586B2 (en) 2012-02-23 2015-11-24 Hgst Technologies Santa Ana, Inc. Determining bias information for offsetting operating variations in memory cells based on wordline address
US8943384B2 (en) * 2012-04-12 2015-01-27 Seagate Technology Llc Using a soft decoder with hard data
US9256522B1 (en) * 2012-04-19 2016-02-09 Sk Hynix Memory Solutions Inc. Method and system for generating soft-information after a single read in NAND flash using expected and measured values
KR102089570B1 (ko) 2012-06-04 2020-03-16 삼성전자주식회사 저장 장치 및 그것의 데이터 처리 방법
US8856615B1 (en) 2012-06-11 2014-10-07 Western Digital Technologies, Inc. Data storage device tracking log-likelihood ratio for a decoder based on past performance
US9239754B2 (en) * 2012-08-04 2016-01-19 Seagate Technology Llc Single read based soft-decision decoding of non-volatile memory
US8732537B2 (en) 2012-08-06 2014-05-20 Lsi Corporation Method and system for symbol error rate estimation and sector quality measurement
RU2012134916A (ru) * 2012-08-15 2014-02-20 ЭлЭсАй Корпорейшн Способ выбора подходящего кода ldcp
KR102005709B1 (ko) * 2012-10-22 2019-08-01 삼성전자 주식회사 메모리 장치 구동 방법 및 메모리 시스템
US9159407B2 (en) * 2012-10-22 2015-10-13 Apple Inc. Soft readout from analog memory cells in the presence of read threshold errors
KR102081581B1 (ko) 2012-11-02 2020-02-26 삼성전자 주식회사 메모리 장치 구동 방법
CN103811077B (zh) * 2012-11-12 2017-03-29 光宝电子(广州)有限公司 闪存中的资料补偿方法
US9575683B2 (en) 2012-11-30 2017-02-21 Sandisk Technologies Llc Processing shaped data
US9135155B2 (en) 2012-11-30 2015-09-15 Sandisk Technologies Inc. Storage and retrieval of shaped data
US9190174B2 (en) 2012-11-30 2015-11-17 Micron Technology, Inc. Determining soft data from a hard read
US9116822B2 (en) 2012-12-07 2015-08-25 Micron Technology, Inc. Stopping criteria for layered iterative error correction
US9021332B2 (en) * 2012-12-11 2015-04-28 Seagate Technology Llc Flash memory read error recovery with soft-decision decode
US20140169102A1 (en) * 2012-12-19 2014-06-19 Western Digital Technologies, Inc. Log-likelihood ratio and lumped log-likelihood ratio generation for data storage systems
KR101741346B1 (ko) 2013-01-11 2017-06-15 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 플래시 메모리들에 대한 페이지 할당
US9065483B2 (en) 2013-01-21 2015-06-23 Micron Technology, Inc. Determining soft data using a classification code
US9229848B2 (en) 2013-01-21 2016-01-05 Micron Technology, Inc. Determining soft data for fractional digit memory cells
JP6367562B2 (ja) * 2013-01-31 2018-08-01 エルエスアイ コーポレーション 選択的なバイナリ復号および非バイナリ復号を用いるフラッシュ・メモリ内の検出および復号
US8879324B2 (en) * 2013-02-01 2014-11-04 Lsi Corporation Compensation loop for read voltage adaptation
KR101742462B1 (ko) 2013-02-27 2017-06-01 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 메모리 디바이스들을 위한 선형 프로그래밍 기반 디코딩
US10061640B1 (en) * 2013-03-12 2018-08-28 Western Digital Technologies, Inc. Soft-decision input generation for data storage systems
US9021331B2 (en) * 2013-03-14 2015-04-28 Seagate Technology Llc Method and apparatus for generation of soft decision error correction code information
KR102081415B1 (ko) 2013-03-15 2020-02-25 삼성전자주식회사 비휘발성 메모리 장치의 llr 최적화 방법 및 비휘발성 메모리 장치의 에러 정정 방법
US9286155B1 (en) * 2013-05-24 2016-03-15 Marvell International Ltd. Systems and methods for generating soft information in a flash device
GB2518632A (en) 2013-09-26 2015-04-01 Ibm Estimation of level-thresholds for memory cells
US9201729B2 (en) 2013-10-21 2015-12-01 Seagate Technology, Llc Systems and methods for soft data utilization in a solid state memory system
CN103594123B (zh) * 2013-11-28 2016-09-14 中国科学院微电子研究所 非挥发性存储器及其校调方法
US9859925B2 (en) 2013-12-13 2018-01-02 Empire Technology Development Llc Low-complexity flash memory data-encoding techniques using simplified belief propagation
US9798613B2 (en) 2013-12-27 2017-10-24 Toshiba Memory Corporation Controller of nonvolatile semiconductor memory
US9645763B2 (en) 2014-01-13 2017-05-09 Seagate Technology Llc Framework for balancing robustness and latency during collection of statistics from soft reads
TWI521529B (zh) * 2014-04-15 2016-02-11 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
TWI492234B (zh) 2014-04-21 2015-07-11 Silicon Motion Inc 讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與記憶體系統
US9460783B2 (en) * 2014-06-03 2016-10-04 Micron Technology, Inc. Determining soft data
CN105468471A (zh) * 2014-09-12 2016-04-06 光宝科技股份有限公司 固态存储装置及其错误更正方法
JP2016062463A (ja) * 2014-09-19 2016-04-25 株式会社東芝 メモリシステム、誤り訂正装置、および誤り訂正方法
US9639420B2 (en) * 2015-03-13 2017-05-02 Micron Technology, Inc. High performance memory controller
US10148293B2 (en) * 2015-03-17 2018-12-04 SK Hynix Inc. Incremental LLR generation for flash memories
US9595317B2 (en) * 2015-05-28 2017-03-14 Sandisk Technologies Llc Multi-state programming for non-volatile memory
US9740559B2 (en) * 2015-10-28 2017-08-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for compaction based flash memory data recovery
US10204006B2 (en) 2015-10-28 2019-02-12 Avago Technologies International Sales Pte. Limited Systems and methods for side data based soft data flash memory access
US10108489B2 (en) 2015-10-28 2018-10-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for efficient soft data based flash memory data recovery
CN105427892B (zh) * 2015-11-23 2018-05-01 北京大学深圳研究生院 一种面向相变存储的非均匀纠错方法及相变存储装置
KR102459077B1 (ko) * 2016-01-12 2022-10-27 삼성전자주식회사 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법
US9984752B2 (en) * 2016-03-14 2018-05-29 Toshiba Memory Corporation Memory system and data encoding and decoding method to mitigate inter-cell interference
US10289484B2 (en) * 2016-09-16 2019-05-14 Micron Technology, Inc. Apparatuses and methods for generating probabilistic information with current integration sensing
US10158380B2 (en) * 2016-12-06 2018-12-18 Sandisk Technologies Llc ECC and read adjustment based on dynamic memory error model estimation
JP2019053798A (ja) 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置
CN107705817B (zh) * 2017-09-22 2020-09-08 山东存储之翼电子科技有限公司 利用闪存通道特性的解码方法、装置及数据存储系统
TWI693604B (zh) * 2018-03-06 2020-05-11 深圳衡宇芯片科技有限公司 用於決定非揮發性記憶體中位元值的方法與系統
CN108563533A (zh) * 2018-03-27 2018-09-21 深圳忆联信息系统有限公司 一种获取ici影响因子及提升纠错能力的方法
KR102653843B1 (ko) * 2018-04-19 2024-04-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템
CN110444242B (zh) * 2018-05-03 2023-09-08 爱思开海力士有限公司 有基于深度学习的干扰校正能力的存储器系统及操作方法
US11099781B2 (en) 2018-07-19 2021-08-24 Silicon Motion, Inc. Flash memory controller, flash memory module and associated electronic device
JP7066584B2 (ja) 2018-09-18 2022-05-13 キオクシア株式会社 メモリシステム
CN109379087B (zh) * 2018-10-24 2022-03-29 江苏华存电子科技有限公司 Ldpc根据闪存组件错误率调变核编译码速率的方法
US20200349422A1 (en) * 2019-05-02 2020-11-05 Silicon Storage Technology, Inc. Output array neuron conversion and calibration for analog neural memory in deep learning artificial neural network
US11349495B2 (en) 2020-04-15 2022-05-31 Seagate Technology Llc Recovering from hard decoding errors by remapping log likelihood ratio values read from NAND memory cells
US11177002B1 (en) * 2020-06-30 2021-11-16 Sandisk Technologies Llc Programming memory cells using encoded TLC-fine
US11409599B2 (en) 2020-12-04 2022-08-09 Micron Technology, Inc. Managing probabilistic data integrity scans in workloads with localized read patterns
US11467737B2 (en) * 2020-12-04 2022-10-11 Micron Technology, Inc. Reducing probabilistic data integrity scan collisions
US11609857B2 (en) 2020-12-04 2023-03-21 Micron Technology, Inc. Identification and caching of frequent read disturb aggressors
US11699498B2 (en) 2020-12-04 2023-07-11 Micron Technology, Inc. Managing probabilistic data integrity scan intervals
KR20220080589A (ko) * 2020-12-07 2022-06-14 삼성전자주식회사 Ecc 디코딩을 수행하는 ecc 엔진, 이의 동작 방법 및 ecc 엔진을 포함하는 스토리지 장치
US11983431B2 (en) * 2022-01-20 2024-05-14 Dell Products L.P. Read-disturb-based read temperature time-based attenuation system
US20240069745A1 (en) * 2022-08-29 2024-02-29 Micron Technology, Inc. Cross-temperature compensation based on media endurance in memory devices
US11881869B1 (en) 2022-09-30 2024-01-23 SK Hynix Inc. Asymmetric bit errors in low-density parity-check codes for non-volatile memory devices

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015238A (en) * 1975-11-24 1977-03-29 Harris Corporation Metric updater for maximum likelihood decoder
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US6029264A (en) * 1997-04-28 2000-02-22 The Trustees Of Princeton University System and method for error correcting a received data stream in a concatenated system
US6041430A (en) * 1997-11-03 2000-03-21 Sun Microsystems, Inc. Error detection and correction code for data and check code fields
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6560733B1 (en) * 1999-07-09 2003-05-06 Micron Technology, Inc. Soft error detection for digital signal processors
JP3928311B2 (ja) * 1999-09-06 2007-06-13 三菱電機株式会社 ターボ符号の誤り訂正復号装置およびターボ符号の誤り訂正復号方法
US6625236B1 (en) * 2000-02-08 2003-09-23 Ericsson Inc. Methods and systems for decoding symbols by combining matched-filtered samples with hard symbol decisions
AU2001289296A1 (en) * 2000-04-04 2001-10-15 Advanced Hardware Architectures, Inc. Enhanced turbo product code decoder system
US7107511B2 (en) * 2002-08-15 2006-09-12 Broadcom Corporation Low density parity check (LDPC) code decoder using min*, min**, max* or max** and their respective inverses
US6813322B2 (en) * 2001-04-26 2004-11-02 Telefonaktiebolaget L.M. Ericsson (Publ) Soft output value biasing
JP3814502B2 (ja) * 2001-08-09 2006-08-30 松下電器産業株式会社 干渉除去装置及び干渉除去方法
JP2003152553A (ja) * 2001-11-13 2003-05-23 Ntt Docomo Inc 復号方法及び通信装置
US7051264B2 (en) * 2001-11-14 2006-05-23 Monolithic System Technology, Inc. Error correcting memory and method of operating same
JP3549519B2 (ja) * 2002-04-26 2004-08-04 沖電気工業株式会社 軟出力復号器
US6751766B2 (en) 2002-05-20 2004-06-15 Sandisk Corporation Increasing the effectiveness of error correction codes and operating multi-level memory systems by using information about the quality of the stored data
KR100526186B1 (ko) * 2003-04-04 2005-11-03 삼성전자주식회사 플래시 메모리의 오류블록 관리방법 및 장치
US6980140B1 (en) * 2004-06-18 2005-12-27 Nortel Networks Limited Flash ADC receiver with reduced errors
CN100593911C (zh) * 2004-07-19 2010-03-10 德克萨斯仪器股份有限公司 一种对通信系统中接收到的层数据进行解码的方法和系统
US7181676B2 (en) * 2004-07-19 2007-02-20 Texas Instruments Incorporated Layered decoding approach for low density parity check (LDPC) codes
JP2006114078A (ja) * 2004-10-12 2006-04-27 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US7730384B2 (en) 2005-02-28 2010-06-01 Agere Systems Inc. Method and apparatus for evaluating performance of a read channel
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7276855B2 (en) * 2005-07-15 2007-10-02 General Electric Company Auxilary lighting circuit for high intensity discharge system
JP4664797B2 (ja) * 2005-10-13 2011-04-06 ジーイー・メディカル・システムズ・グローバル・テクノロジー・カンパニー・エルエルシー Ｍｒｉ装置
US7526715B2 (en) * 2005-10-17 2009-04-28 Ramot At Tel Aviv University Ltd. Probabilistic error correction in multi-bit-per-cell flash memory
US7954037B2 (en) * 2005-10-25 2011-05-31 Sandisk Il Ltd Method for recovering from errors in flash memory
WO2007062391A2 (en) * 2005-11-22 2007-05-31 Triton Systems, Inc. Multilayer flame retardant barrier films and fabrics
JP2007183844A (ja) * 2006-01-10 2007-07-19 Hitachi Global Storage Technologies Netherlands Bv 補助記憶装置および記録再生方法
US7844879B2 (en) * 2006-01-20 2010-11-30 Marvell World Trade Ltd. Method and system for error correction in flash memory
US8055979B2 (en) * 2006-01-20 2011-11-08 Marvell World Trade Ltd. Flash memory with coding and signal processing
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
US7388781B2 (en) * 2006-03-06 2008-06-17 Sandisk Il Ltd. Multi-bit-per-cell flash memory device with non-bijective mapping
US7502254B2 (en) * 2006-04-11 2009-03-10 Sandisk Il Ltd Method for generating soft bits in flash memories
KR101202537B1 (ko) * 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
JP4999921B2 (ja) * 2006-05-12 2012-08-15 アノビット テクノロジーズ リミテッド メモリ素子用の歪み推定と誤り訂正符号化の組み合せ
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
KR101020812B1 (ko) 2006-06-19 2011-03-09 샌디스크 코포레이션 비휘발성 메모리에서 개선된 판독 동작을 위해 선택 상태에서 보상을 사용하여 감지 및 다른 크기의 마진 프로그래밍
US20080033935A1 (en) 2006-08-04 2008-02-07 Metacarta, Inc. Systems and methods for presenting results of geographic text searches
JP4896605B2 (ja) * 2006-07-04 2012-03-14 株式会社東芝 不揮発性半導体記憶システム
US7894269B2 (en) 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
WO2008019347A2 (en) * 2006-08-05 2008-02-14 Benhov Gmbh, Llc Solid state storage element and method
JP4791912B2 (ja) * 2006-08-31 2011-10-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性記憶システム
TWI353521B (en) 2006-09-28 2011-12-01 Sandisk Corp Soft-input soft-output decoder for nonvolatile mem
JP5177991B2 (ja) * 2006-10-25 2013-04-10 株式会社東芝 不揮発性半導体記憶装置
US7975192B2 (en) * 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7558109B2 (en) * 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
EP2084709B1 (en) * 2006-11-03 2014-04-02 SanDisk Technologies Inc. Nonvolatile memory with variable read threshold
KR100766042B1 (ko) * 2006-12-06 2007-10-12 삼성전자주식회사 연접 부호화를 이용한 멀티 레벨 셀 메모리 장치
US7814401B2 (en) * 2006-12-21 2010-10-12 Ramot At Tel Aviv University Ltd. Soft decoding of hard and soft bits read from a flash memory
US7480184B2 (en) * 2007-01-07 2009-01-20 International Business Machines Corporation Maximum likelihood statistical method of operations for multi-bit semiconductor memory
US7966546B2 (en) * 2007-03-31 2011-06-21 Sandisk Technologies Inc. Non-volatile memory with soft bit data transmission for error correction control
KR100838292B1 (ko) * 2007-06-20 2008-06-17 삼성전자주식회사 메모리 셀의 읽기 레벨 제어 장치 및 그 방법
KR101425958B1 (ko) 2007-09-06 2014-08-04 삼성전자주식회사 멀티-비트 데이터를 저장하는 메모리 시스템 및 그것의읽기 방법
US7751237B2 (en) * 2007-09-25 2010-07-06 Sandisk Il, Ltd. Post-facto correction for cross coupling in a flash memory
US7656707B2 (en) * 2007-12-14 2010-02-02 Intel Corporation Systems and methods for discrete channel decoding of LDPC codes for flash memory
KR101515122B1 (ko) * 2008-02-15 2015-04-27 삼성전자주식회사 저장된 데이터의 오류에 기반하여 기준 전압을 제어하는 방법과 메모리 데이터 검출 장치
KR101437396B1 (ko) * 2008-02-27 2014-09-05 삼성전자주식회사 레이턴시를 줄일 수 있는 에러 정정 블록을 포함하는메모리 시스템 및 그것의 에러 정정 방법
KR101378365B1 (ko) * 2008-03-12 2014-03-28 삼성전자주식회사 하이브리드 메모리 데이터 검출 장치 및 방법
KR101398212B1 (ko) 2008-03-18 2014-05-26 삼성전자주식회사 메모리 장치 및 인코딩/디코딩 방법
KR101398200B1 (ko) 2008-03-18 2014-05-26 삼성전자주식회사 메모리 장치 및 인코딩/디코딩 방법
JP2009271852A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 半導体記憶装置
US7843725B2 (en) 2008-06-11 2010-11-30 Micron Technology, Inc. M+L bit read column architecture for M bit memory cells
US8464131B2 (en) * 2008-06-23 2013-06-11 Ramot At Tel Aviv University Ltd. Reading a flash memory by constrained decoding
US8458563B2 (en) * 2008-06-23 2013-06-04 Ramot At Tel Aviv University Ltd. Reading a flash memory by joint decoding and cell voltage distribution tracking
JP2010109468A (ja) * 2008-10-28 2010-05-13 Toshiba Corp 復号器、メモリコントローラおよび半導体メモリ装置
JP4818381B2 (ja) * 2009-03-02 2011-11-16 株式会社東芝 半導体メモリ装置
JP5361603B2 (ja) * 2009-08-13 2013-12-04 株式会社東芝 コントローラ
JP2011065599A (ja) * 2009-09-18 2011-03-31 Toshiba Corp メモリシステムおよびメモリシステムの制御方法
US8549385B2 (en) 2009-12-15 2013-10-01 Marvell World Trade Ltd. Soft decoding for quantizied channel
US9245653B2 (en) 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
US8498152B2 (en) 2010-12-23 2013-07-30 Sandisk Il Ltd. Non-volatile memory and methods with soft-bit reads while reading hard bits with compensation for coupling
KR102149770B1 (ko) 2013-08-26 2020-08-31 삼성전자주식회사 메모리 컨트롤러 및 그것의 동작 방법

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