TWI613674B - 在具有選擇性二元及非二元解碼之快閃記憶體中之偵測及解碼 - Google Patents

在具有選擇性二元及非二元解碼之快閃記憶體中之偵測及解碼 Download PDF

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Abstract

本發明係關於用於在具有選擇性二元及非二元解碼之快閃記憶體中之偵測及解碼的方法及裝置。藉由以下方法處理來自一快閃記憶體器件之資料：獲得來自一或多個頁之快閃記憶體器件之複數個位元的一或多個讀取值；將該複數個位元之該一或多個讀取值轉換為基於當自該複數個位元讀取一特定型樣時將一給定資料型樣寫入至該複數個位元之一可能性之一非二元對數概似比；及使用該非二元對數概似比來共同解碼該複數個位元，其中將該等頁獨立編碼。

Description

在具有選擇性二元及非二元解碼之快閃記憶體中之偵測及解碼 [相關申請案之交叉參考]
本申請案係2010年8月31日申請之名稱為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device With Cross-Page Sectors,Multi-Page Coding And Per-Page Coding」之美國專利申請案第12/920,407號、2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation in Flash Memories」之美國專利申請案第13/063,888號、及2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation for Memory Devices Using Reference Cells」之美國專利申請案第13/063,895號、2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation for Memory Devices Using Decoder Performance Feedback」之美國專利申請案第13/063,899號及2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation for Memory Devices Based on Performance Factor Adjustment」之美國專利申請案第13/063,874號及2012年12月31日申請之名稱為「Multi-Tier Detection and Decoding in Flash Memories」之美國專利申請案第13/731,551號之部分接續申請案，各申請案之全文以引用的方式併入本文中。
本發明大體上係關於快閃記憶體器件，且更特定言之，本發明係關於通過低整體處理延遲減輕此等快閃記憶體器件中之雜訊之效 應、胞間干擾(ICI)及其他失真之經改良之技術。
若干記憶體器件(諸如快閃記憶體器件)使用類比記憶體胞以儲存資料。各記憶體胞儲存一類比值(亦稱之為一儲存值)，諸如一電荷或電壓。儲存值表示儲存於胞中之資訊。在快閃記憶體器件中，(例如)各類比記憶體胞通常儲存某一電壓。各胞之可能類比值之範圍通常分為臨限值區域，其中各區域對應於一或多個資料位元值。藉由寫入對應於所要一或多個位元之一標稱類比值而將資料寫入至一類比記憶體胞。
儲存於記憶體胞中之類比值通常失真。失真通常歸因於(例如)向後型樣相依性(BPD)、雜訊及胞間干擾(ICI)。吾人已建議或提議用於藉由降低胞之間之電容性耦合而減輕ICI之效應之若干技術。雖然有可用方法以降低ICI之效應，但重要的是，此等ICI減輕技術不必損害快閃讀取通道之寫入讀取速度。因此，避免會引起顯著固有處理延遲之諸多有效信號處理及解碼技術。然而，前文之此等複雜信號處理技術降低讀取通道設計者之能力以在快閃器件幾何圖形按比例縮小時維持足夠之解碼精確度。
將一快閃記憶體器件中之最小可寫資料單元稱之為一頁。一頁可包括為最小可讀資料單元之一讀取通道錯誤校正碼(ECC)之若干碼字。依賴於將頁位元映射至記憶體胞電壓中，通常在映射至相同字線之頁中之錯誤中存在一顯著統計相關性。因此，吾人已認識到橫跨多個頁之寫碼之益處。然而，為了維持快閃記憶體器件中之高寫入及讀取速度，通常將頁彼此獨立地動態寫入及解碼。因此，存在其中獨立地編碼頁及其中在一正常操作模式中動態解碼一頁，同時若出現一頁故障亦支援包括多個頁之一字線之解碼以改良恢復故障頁之可能性之一ECC設計之一需要。
一般而言，本發明係關於用於在具有選擇性二元及非二元解碼之快閃記憶體中之偵測及解碼之方法及裝置。根據本發明之一實施例，藉由以下方法處理來自一快閃記憶體器件之資料：獲得來自該快閃記憶體器件之一或多個頁之複數個位元之一或多個讀取值；將該複數個位元之該一或多個讀取值轉換為基於當自該複數個位元讀取一特定型樣時將一給定資料型樣寫入該複數個位元之一可能性之一非二元對數概似比；及使用該非二元對數概似比共同解碼該複數個位元，其中將該等頁獨立編碼。
藉由參考以下實施方式、申請專利範圍及圖式將獲得本發明之一更完全理解及本發明之進一步特徵、態樣、實施例及優點。
100‧‧‧快閃記憶體系統
110‧‧‧快閃控制系統
120‧‧‧快閃控制器
125‧‧‧讀取通道
130‧‧‧LLR產生區塊
135‧‧‧ICI減輕區塊
140‧‧‧編碼器/解碼器
145‧‧‧緩衝器
150‧‧‧介面
160‧‧‧快閃記憶體區塊/記憶體器件
170‧‧‧記憶體陣列
180‧‧‧緩衝器
200‧‧‧快閃胞陣列
310‧‧‧目標胞
320‧‧‧侵略胞
400‧‧‧快閃記憶體系統
420‧‧‧LLR產生區塊
425‧‧‧快閃控制器
430‧‧‧LPDC解碼器
440‧‧‧硬決定緩衝器
500‧‧‧二元正常模式偵測及解碼程序
510‧‧‧步驟
520‧‧‧步驟
530‧‧‧步驟
540‧‧‧步驟
550‧‧‧步驟
560‧‧‧局部迭代
600‧‧‧二元恢復模式
605‧‧‧步驟
607‧‧‧步驟
610‧‧‧步驟
620‧‧‧步驟
630‧‧‧步驟
640‧‧‧步驟
650‧‧‧局部迭代
660‧‧‧額外全局迭代
670‧‧‧步驟
700‧‧‧非二元恢復模式偵測及解碼程序
710‧‧‧步驟
720‧‧‧步驟
730‧‧‧步驟
740‧‧‧步驟
750‧‧‧步驟
760‧‧‧步驟
770‧‧‧局部迭代
780‧‧‧額外全局迭代
800‧‧‧混合偵測及解碼系統
810-1‧‧‧LSB頁硬資料/硬值
810-2‧‧‧MSB頁硬資料/硬值
820‧‧‧頁/字線錯誤統計集合區塊
830‧‧‧多工器
840‧‧‧二元LSB/MSB LLR產生器
850‧‧‧非二元字線LLR產生器
860‧‧‧解多工器
870-1‧‧‧LSB二元LDPC解碼器
870-2‧‧‧MSB二元LDPC解碼器
880‧‧‧非二元LDPC解碼器
890‧‧‧全局迭代
900‧‧‧混合縮碼及解碼系統
910-1‧‧‧二元LDPC編碼器
910-2‧‧‧二元LDPC編碼器
920‧‧‧位元至符號(B/S)轉換器
930‧‧‧AWGN通道
940‧‧‧LLR產生器
950‧‧‧非二元LDPC解碼器
960‧‧‧符號至位元(S/B)轉換器
1000‧‧‧每胞兩個位元之記憶體器件
1010‧‧‧LSB或下頁
1020‧‧‧MSB或上頁
1100‧‧‧位元轉變可能性表
1200‧‧‧符號獨立映射
1250‧‧‧符號依賴映射
圖1係根據本發明之併入偵測及解碼技術之一例示性快閃記憶體系統之一示意方塊圖；圖2進一步詳細繪示一多階胞(MLC)快閃記憶體器件中之一例示性快閃胞陣列；圖3繪示歸因於來自若干例示性侵略胞之寄生電容之對於一目標胞存在之ICI；圖4係根據本發明之態樣之併入偵測及解碼技術之一快閃記憶體系統之一例示性實施方案之一示意方塊圖；圖5係描述一例示性正常模式偵測及解碼程序之一流程圖；圖6係描述一例示性二元恢復模式偵測及解碼程序之一流程圖；圖7係描述一例示性替代非二元恢復模式偵測及解碼程序之一流程圖；圖8係併入本發明之態樣之一例示性混合偵測及解碼系統之一方塊圖； 圖9係併入本發明之態樣之一例示性混合編碼及解碼系統之一簡化方塊圖；圖10繪示在各字線內具有一例示性LSB頁及MSB頁之一例示性二階胞記憶體器件；圖11繪示記錄指示一給定胞值之一轉變可能性之所收集字線內統計之一例示性位元轉變可能性表格；及圖12A及圖12B指示用於映射LLR中之符號獨立映射及符號依賴映射。
本發明之各種態樣係關於信號處理技術，且特定言之，本發明之各種態樣係關於用於減輕記憶體器件(諸如單階胞及多階胞(MLC)NAND快閃記憶體器件)中之ICI及其他失真之偵測及寫碼技術。如本文中所使用，一多階胞快閃記憶體包括其中各記憶胞儲存兩個或多個位元之一記憶體。通常，儲存於一快閃胞中之多個位元屬於不同頁。雖然本文中使用儲存一類比值作為一電壓之記憶體胞繪示本發明，但本發明可用於快閃記憶體之任何儲存機構，諸如使用電壓或電流以表示所儲存之資料，如熟悉此項技術者應明白。
本發明之態樣提供偵測及解碼技術及不必損害快閃讀取通道之讀取速度之錯誤處理。根據本發明之一態樣，提供考量相鄰位元之間之錯誤關聯之偵測及解碼技術。基於當讀取一特定型樣時將一給定資料型樣寫入至一或多個位元之一可能性，在一正常模式中產生一給定位元之一對數概似比(LLR)。基於當自複數個位元讀取一特定型樣時將一給定資料型樣寫入至複數個位元之一可能性，在一正常模式中產生一對數概似比。如本文中所使用，術語「ICI減輕」包含ICI及其他失真之減輕。此外，術語「LLR」亦包含一LLR之一近似值、可靠性值或可靠性之其他測量。
根據本發明之一態樣，即使將個別頁獨立地編碼，亦可藉由一給定字線中之多個頁之共同解碼而恢復一快閃器件中之故障頁。本發明之態樣認識到，假定其全部非零元素為單一有限域(Calois field)元素，只要使用相同二元產生器矩陣編碼頁，用於解碼之對應個別同位檢查矩陣可連接至一單一非二元同位檢查矩陣中，如下文進一步所論述。再者，雖然此處僅給出用於每字線兩個頁之一實例，但可藉由複製二元LDPC解碼器由任何熟悉此項技術者將相同方法應用於每字線任何數目之頁，使得解碼器之數目等於頁之數目。另外，可以任何可量測方式將相同方法應用於相關聯之不同字線中之任何數目之頁。
在一例示性實施例中，在一正常操作模式期間使用對應於給定頁之同位檢查矩陣獨立地動態解碼一給定頁。若在正常模式期間無法解碼該頁，則讀取相同字線中之額外頁，且產生該字線之符號可靠性且將其傳送至LDPC解碼器。在另一實施例中，當在正常模式中無法解碼一頁時，亦讀取導致當前字線中之ICI之其他字線中之額外頁，且將符號可能性傳送至LDPC解碼器。根據本發明之一進一步態樣，LDPC解碼器係歸因於所揭示之非二元同位檢查矩陣之結構而支援個別頁解碼及共同字線解碼之一混合解碼器。
圖1係根據本發明之態樣之併入雜訊及ICI減輕技術之一例示性快閃記憶體系統100之一示意方塊圖。如圖1中所展示，例示性快閃記憶體系統100包括藉由一介面150連接之一快閃控制系統110及一快閃記憶體區塊160。例示性快閃控制系統110包括一快閃控制器120及一讀取通道125。再者，讀取通道125進一步包括一編碼器/解碼器140、緩衝器145及一LLR產生區塊130。最後，LLR產生區塊130進一步包括一ICI減輕區塊135。
如結合圖4之下文進一步所論述，例示性快閃控制器120實施併入本發明之態樣之一或多個偵測及解碼程序(結合圖5至圖7之下文進 一步論述)。
例示性讀取通道125包括一編碼器/解碼器區塊140及一或多個緩衝器145。應注意，術語「讀取通道」亦可涵蓋寫入通道。在一替代實施例中，編碼器/解碼器區塊140及一些緩衝器145可實施於快閃控制器120內部。(例如)可使用熟知之商用技術及/或產品實施編碼器/解碼器區塊140及緩衝器145(如本文中所修改)以提供本發明之特徵及功能。
一般而言，如結合圖4至圖7之下文進一步所論述，例示性LLR產生區塊130處理來自快閃記憶體160之一或多個讀取值(諸如單一位元硬值及/或經量化之多位元軟值)且產生應用至解碼器140(諸如一例示性低密度同位檢查(LPDC)解碼器)之LLR值。
一般而言，如結合圖4至圖7之下文進一步所論述，例示性ICI減輕區塊135為在產生LLR序列中考量物理相鄰胞之間之干擾之LLR產生區塊130中之一專有功能。
例示性快閃記憶體區塊160包括一記憶體陣列170及可使用熟知之商用技術及/或產品實施各者之一或多個緩衝器180。
在所揭示之偵測及解碼技術之各種實施例中，例示性介面150需傳遞相對於一習知快閃記憶體系統之額外資訊，諸如表示與侵略胞相關聯之資訊之值。因此，介面150需具有比習知快閃記憶體系統中之一介面之一更高容量及更快速率。另一方面，在其他實施例中，以會引發額外延遲之一連續方式將此額外資訊傳遞至快閃控制器120。然而，歸因於其等之罕見發生，該等額外延遲無法顯著增加整體延遲。當期望額外容量時，(例如)可根據2009年6月30日申請之名稱為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」之國際PCT專利申請案第PCT/US09/49328號(其內容以引用的方式併入本文中)之教示可選地實 施介面150，其使用(例如)雙倍資料速率(DDR)技術增加介面150之資訊攜載容量。
在一寫入操作期間，介面150通常使用頁或字線階存取技術傳輸待儲存於目標胞中之程式值。欲瞭解例示性頁或字線階存取技術之一更詳細論述，參閱(例如)2009年3月11日申請之名稱為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding」之國際專利申請案第PCT/US09/36110號，該申請案之全文以引用的方式併入本文中。
在一讀取操作期間，介面150傳輸已自目標胞及/或侵略胞之記憶體陣列170獲得的硬讀取值及/或軟讀取值。例如，除具有目標胞之頁的讀取值外，在介面150上傳輸相鄰字線或相鄰偶數或奇數位元線中之一或多個相鄰頁的讀取值。在圖1之實施例中，通常以對邏輯電路最佳化之一處理技術，在快閃記憶體160外部實施所揭示之偵測及解碼技術以達成最低區域。然而，其以必須在介面150上傳輸之額外侵略胞資料為代價。
圖2進一步詳細繪示一多階胞(MLC)快閃記憶體器件160中之一例示性快閃胞陣列200。如圖2中所展示，例示性快閃胞陣列200每快閃胞ci儲存三個位元。圖2繪示一區塊之快閃胞陣列架構，其中各例示性胞通常對應於儲存三個位元之一浮動閘極電晶體。例示性胞陣列200包括m個字線及n個位元線。通常，在當前多頁胞快閃記憶體中，一單一胞內之位元屬於不同頁。在圖2之實例中，各胞之三個位元對應於三個不同頁，且各字線儲存三個頁。在以下論述中，頁0、1及2係指一字線內之下頁階、中頁階及上頁階。
如上文所指示，可進一步將一快閃胞陣列分割成偶數頁及奇數頁，其中(例如)具有偶數數目之胞(諸如圖2中之胞2及4)對應於偶數頁 且具有奇數數目之胞(諸如圖2中之胞1及3)對應於奇數頁。在此情況中，一頁(諸如頁0)將含有偶數胞中之一偶數頁(偶數頁0)及奇數胞中之一奇數頁(奇數頁0)。
在二階胞中，(例如)各胞儲存兩個位元。在一例示性實施方案中，採用其中一胞中之位元屬於兩個不同頁之格雷(Gray)映射{11,01,00,10}。各胞中之兩個頁的位元通常係指最低有效位元(LSB)及最高有效位元(MSB)。例如，對於儲存於一每胞兩個位元之快閃胞中的型樣01，「1」係指LSB或下頁而「0」係指MSB或上頁。快閃記憶體器件之實驗性研究指示錯誤事件「01」→「10」在器件壽命結束時具有相當大之發生可能性。另外，基於一加成性白高斯雜訊(AWGN)模型，MSB頁與LSB頁相比通常展現一較高位元錯誤率(BER)。因此，吾人已發現讀取一頁會改良其他頁之BER。
因此，相對於一新型快閃記憶體器件，已知MSB及LSB錯誤在器件壽命結束時具有統計相關性。因此，本發明之態樣在一恢復模式中提供一給定字線之LSB頁及MSB頁之一非二元域上的共同解碼，同時亦能夠在正常模式中獨立解碼二元域上的LSB頁及MSB頁。
胞間干擾
ICI係胞之間之寄生電容之一結果且一般被視為失真之最顯著源之一者。圖3繪示歸因於若干例示性侵略胞320之寄生電容對於一目標胞310存在之ICI。圖3中採用以下標記：WL：字線；BL：位元線；BLo：奇數位元線；BLe：偶數位元線；及C：電容。
本發明之態樣認識到ICI係在已程式化目標胞310之後由經程式化 之侵略胞320導致。ICI改變目標胞310之電壓Vt。在一例示性實施例中，假定一「自底部向上」程式化方案且字線i及i+1中之相鄰侵略胞導致目標胞310之ICI。在一區塊之此自底部向上程式化之情況下，移除來自下字線i-1之ICI，且高達五個相鄰胞促使ICI成為侵略胞320，如圖3中所展示。然而，應注意本文所揭示之技術可被泛化成其中來自其他字線(諸如字線i-1)之侵略胞亦促使ICI之情況，如熟悉此項技術者應明白。若來自字線i-1、i及i+1之侵略胞促使ICI，考量高達八個最緊密相鄰胞。一般而言，藉由分析程式化序列方案(諸如自底部向上或偶數/奇數技術)而識別侵略胞320以識別在一給定目標胞310之後經程式化之侵略胞320。
在目標胞310上由侵略胞320導致之ICI可在例示性實施例中如下經模型化：
Figure TWI613674BD00001
其中
Figure TWI613674BD00002
為侵略胞(w,b)之Vt電壓中之變化，
Figure TWI613674BD00003
為歸因於ICI目標胞(i,j)之Vt電壓中之變化及k x ,k y 及k xy 為x、y及xy方向之電容性耦合係數。
一般而言，Vt係表示儲存於一胞上之資料之電壓且在一讀取操作期間獲得。可藉由一讀取操作獲得Vt(例如)作為具有一軟電壓值(該電壓值在讀取一字線中之全部頁時、比每個胞儲存之位元之數目更精確，或當僅讀取一字線中之一頁時、具有兩個或兩個以上位元)，或作為經量化至一硬電壓階之一值(在讀取一字線中之全部頁時，該值與每個胞儲存之位元之數目(例如，針對3位元/胞快閃有3位元)具有相同解析度)或經量化至一硬位元之一值(當僅讀取一字線中之一頁時)。
對於快閃記憶體器件中之失真之一更詳細論述，參閱(例如)J.D.Lee等人之「Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation」，IEEE Electron Device Letters,264-266(2002年5月)或Ki-Tae Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，IEEE J.of Solid State Circuits，第43卷，第4號，919-928，(2008年4月)，各全文以引用的方式併入本文中。
圖4係根據本發明之態樣之併入偵測及解碼技術之一快閃記憶體系統400之一例示性實施方案之一示意方塊圖。如圖4中所展示，自快閃記憶體160之記憶體陣列170獲得一或多個讀取值。讀取值可為(例如)一硬值或一軟值。在一正常模式中，(例如)在一給定頁中獲得至少一位元之一讀取值。
在一給定處理模式中(諸如一正常模式或一恢復模式)，一例示性LLR產生區塊420處理來自快閃記憶體160之讀取值，諸如單一位元硬值及/或經量化之多位元軟值且產生應用至一例示性LPDC解碼器430之LLR值。在下文中名稱為「LLR產生」之一章節將進一步論述藉由例示性偵測及解碼之各個模式之例示性LLR產生區塊420執行之LLR產生。
一例示性快閃控制器425實施併入本發明之態樣之一或多個偵測及解碼程序(結合圖5至圖7之下文進一步論述)。另外，如下文進一步所論述，一例示性LDPC解碼器430處理藉由例示性LLR產生區塊420產生之LLR且提供儲存於硬決定緩衝器440中之硬決定。
如下文進一步所論述，例示性LDPC解碼器430可迭代地解碼LLR值(例如)直至成功解碼讀取值。將LDPC解碼器430內部之迭代稱為局部迭代。在此等局部迭代中，使用一訊息傳遞演算法之一或多個迭代 在LDPC解碼器內部更新LLR。另外，如下文進一步所論述，在一例示性恢復模式中，例示性LLR產生區塊420及例示性LDPC解碼器430可全局地迭代直至成功解碼讀取值。在一全局迭代中，LLR產生區塊420將LLR提供至LDPC解碼器430。在LDPC解碼器430內之局部迭代之後，LDPC解碼器430接著將更新之LLR提供至LLR產生區塊420。LLR產生區塊420使用來自LDPC解碼器430之此等LLR以計算更新之LLR，其被提供至LDPC解碼器430。將貫穿LLR產生區塊420及LDPC解碼器430之LLR更新之一回路稱為一全局迭代。在一迭代偵測及解碼系統中，執行若干局部迭代及/或若干全局迭代直至已成功偵測及解碼對應於一碼字之資料。欲瞭解使用局部迭代及全局迭代之迭代偵測及解碼之一更詳細論述，參閱(例如)2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation in Flash Memories」之美國專利申請案第13/063,888號。
圖5係描述併入本發明之態樣之一例示性二元正常模式偵測及解碼程序500之一流程圖。一般而言，在一正常模式期間，快閃記憶體160僅提供硬輸出。如上文所指示，在正常模式期間採用逐頁存取方案，使得無需相同字線中之其他頁上之額外資訊。另外，LDPC解碼器430不採用全局迭代。因此，如下文中所論述，使用基於當前頁之所觀察資料或錯誤統計之計算獲得二元LLR。
如圖5中所展示，例示性正常模式偵測及解碼程序500最初在步驟510期間自記憶體陣列170獲得第i頁之硬輸出。其後，例示性正常模式偵測及解碼程序500採用LLR產生區塊420以在步驟520期間將第i頁上之第j位元之硬輸出映射至LLR值。使用一查詢表或數學運算實施此映射操作，其中基於硬輸出計算LLR。欲瞭解一正常模式期間之LLR產生之適合技術之一更詳細論述，參閱(例如)2012年12月31日申請之名稱為「Multi-Tier Detection and Decoding in Flash Memories」 之美國專利申請案第13/063,551號；2012年12月31日申請之名稱為「Detection and Decoding in Flash Memories Using Correlation of Neighboring Bits」之美國專利申請案第13/731,766號及/或2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation in Flash Memories」之美國專利申請案第13/063,888號，該等申請案之各者以引用的方式併入本文中。
在步驟530期間將第i頁之所產生之LLR值應用至訊息傳遞(MP)解碼之LDPC解碼器430。LDPC解碼器430可選地採用局部迭代560。
在步驟540期間執行一測試以判定解碼是否成功。若在步驟540期間判定解碼成功，則在步驟550期間增加頁計數器i以處理下一頁。然而，若在步驟540期間判定解碼不成功，則例示性正常模式偵測及解碼程序500結束或啟動二元恢復模式600(圖6)或一非二元恢復模式700(圖7)。
在快閃器件160之壽命週期之開始或對於快閃器件160內之良好區塊，當錯誤一般較不嚴重時，二元恢復模式600更快速且提供足夠錯誤率性能。然而，在快閃器件160之壽命週期結束或對於快閃器件160內之不良區塊，位元錯誤更嚴重且相同字線上之頁之間顯著地存在更多校正。因此，非二元恢復模式700比二元恢復模式600更合乎需要，此係因為錯誤校正起因於偵測及非二元解碼。再者，非二元恢復模式700同時產生相同字線上之全部頁之硬決定，其適用於循序讀取操作模式。對於某些情況，諸如一快閃記憶體器件160之壽命週期結束或一快閃記憶體器件內之不良區塊，快閃控制系統可直接進入非二元恢復模式700而無需首先嘗試正常模式偵測及解碼程序500或二元恢復模式偵測及解碼程序600。
如結合圖6之下文進一步所論述，當恢復模式600、700結束時，程式控制返回至步驟550以處理下一頁。
圖6係描述併入本發明之態樣之一例示性二元恢復模式偵測及解碼程序600之一流程圖。一般而言，在一恢復模式期間，快閃記憶體160僅使用字線(胞)存取技術提供硬輸出，其中該字線中之其他頁被讀取。基於來自當前頁i及相同字線中之一或多個其他頁之硬輸出計算LLR。藉由例示性二元恢復模式偵測及解碼程序600利用此等LLR。另外，LDPC解碼器430採用一或多個全局迭代(可選地可程式化)。
如圖6中所展示，例示性二元恢復模式偵測及解碼程序600最初獲得第i頁(步驟605)及相同字線中之一或多個其他頁(步驟607)之硬輸出。第i頁之硬輸出可仍然自步驟510可用且可因此被再使用。接著，例示性第一恢復模式偵測及解碼程序600在步驟610期間基於當前第i頁及相同字線中之一或多個其他頁之硬輸出計算當前字線中之第i頁之LLR。欲瞭解二元恢復模式期間之LLR產生之適合技術之一更詳細論述，參閱(例如)2012年12月31日申請之名稱為「Multi-Tier Detection and Decoding in Flash Memories」之美國專利申請案第13/063,551號；2012年12月31日申請之名稱為「Detection and Decoding in Flash Memories Using Correlation of Neighboring Bits」之美國專利申請案第13/731,766號及/或2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation in Flash Memories」之美國專利申請案第13/063,888號，該等申請案之各者以引用的方式併入本文中。
可選地使用局部迭代650在步驟620期間將第i頁之LLR值應用至LDPC解碼器430。
在步驟630期間，執行一收歛測試以判定解碼是否成功。若在步驟630期間判定解碼成功，則在步驟640期間增加頁計數器i以在正常模式500中處理下一頁。然而，若在步驟630期間判定解碼不成功，則 在LLR產生區塊420與LDPC解碼器430之間可選地執行額外全局迭代660。執行全局迭代660直至前述收歛測試指示現在解碼成功，或達成全局迭代之最大容許數目。
接著，若在步驟630期間判定解碼不成功且全局迭代已完成，則例示性二元恢復模式偵測及解碼程序600宣告在步驟670期間之當前頁之一解碼故障。程式控制接著前進至步驟640，以在正常模式500中處理下一頁。替代地，例示性二元恢復模式偵測及解碼程序600啟動一非二元恢復模式700(圖7)，以在程序600期間恢復出現解碼故障之當前頁。
圖7係描述併入本發明之態樣之一例示性非二元恢復模式偵測及解碼程序700之一流程圖。一般而言，在一非二元恢復模式期間，快閃記憶體160使用字線(胞)存取技術來提供字線中之全部頁(諸如MSB頁及LSB頁)的硬輸出或軟輸出。另外，LDPC解碼器430採用一或多個全局迭代(可選地可程式化)。
如圖7中所展示，例示性非二元恢復模式偵測及解碼程序700最初讀取當前字線中之兩個頁，以在步驟710期間獲得一例示性二階胞的硬讀取值或軟讀取值。其後，程序700在步驟720期間產生基於胞之有限域(Galois Field)(GF(4))LLR，如在下文之名稱為「恢復模式之非二元LLR產生」之一章節中所進一步論述。各個胞之例示性GF(4)多階LLR捕獲胞內關聯，其接著傳遞至一字線LDPC解碼器。
應注意雖然將一例示性GF(4)碼應用於一每胞兩個位元之快閃記憶體(提供四個區別符號)，但一GF(8)碼可能應用於一每胞三個位元之快閃記憶體(提供八個區別符號)。更一般而言，一GF(2n)碼可能應用於一每胞n個位元之快閃記憶體(提供2n個區別符號)。如上文所指示，雖然本發明之態樣在恢復模式中提供一給定字線之LSB頁及MSB頁之一非二元域上的共同解碼，但亦能夠在正常模式中之二元域上獨 立解碼LSB頁及MSB頁。如本文中所使用，術語「非二元」將應用至任何多階胞，其中區別符號之數目大於兩個。在其他實施例中，在一更有攻擊性之恢復模式中執行若干侵略及受害字線中之多個頁的非二元解碼，其中若除當前字線外還讀取m個侵略字線，則採用一GF(2n×(m+1))解碼器以減輕ICI導致之失真。
在步驟730期間，可選地使用局部迭代770將字線之LSB頁及MSB頁之共同LLR值應用至LDPC解碼器430。如下文進一步所論述，例示性LDPC解碼器430採用GF(4)非二元字線訊息傳遞(MP)解碼，或一般而言，當共同解碼L個頁時，採用一GF(2L)MP解碼。欲瞭解非二元MP解碼之適合技術之一更詳細論述，參閱(例如)M.C.Davey及D.J.C MacKay之「Low Density Parity Check Codes over GF(q)」，IEEE Communications Letters，第2卷，165-167(1998年6月)，其內容以引用的方式併入本文中。
在步驟740期間執行一收歛測試以判定解碼是否成功。若在步驟740期間判定解碼成功，則在步驟760期間增加頁計數器i以在正常模式500中處理下一頁。然而，若在步驟740期間判定解碼不成功，則在LLR產生區塊420與LDPC解碼器430之間可選地執行額外全局迭代780。執行全局迭代780直至前述收歛測試指示解碼現在成功或達成全局迭代之最大容許數目。
接著，若在步驟740期間判定解碼不成功且全局迭代已完成，則例示性非二元恢復模式偵測及解碼程序700宣告在步驟750期間之當前頁之一解碼故障。程式控制接著前進至步驟760以在正常模式500中處理下一頁。
圖8係併入本發明之態樣之一例示性混合偵測及解碼系統800之一方塊圖。如下文所論述，例示性混合偵測及解碼系統800執行一正常模式中之個別頁之二元解碼及一恢復模式中之一字線中之頁之非二 元共同解碼。
如圖8所展示，例示性混合偵測及解碼系統800處理LSB及MSB頁硬資料810-1、810-2。藉由一頁/字線錯誤統計集合區塊820處理LSB及MSB頁硬資料810-1、810-2以收集用於LLR產生及用於偵測及解碼之錯誤統計。欲瞭解LLR產生及LDPC解碼之錯誤統計之收集之一更詳細論述，參閱(例如)2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation in Flash Memories」之美國專利申請案第13/063,888號，該申請案之全文以引用的方式併入本文中。
在一正常模式中，獨立地處理LSB及MSB頁硬資料810-1、810-2。在快閃控制器425之控制下，一多工器830每次選擇LSB及MSB頁硬資料810-1、810-2之一者。二元LSB/MSB LLR產生器840以一正常模式處理硬值810-1、810-2以產生對應二元LLR。一解多工器860在快閃控制器425之控制下分離LSB頁及MSB頁之二元LLR且將其等應用至產生所恢復之LSB頁之一對應LSB二元LDPC解碼器870-1或產生所恢復MSB頁之對應MSB二元LDPC解碼器870-2。在一替代實施例中，一單一LDPC解碼器用於基於對應二元LLR產生所恢復LSB或MSB頁，及LSB頁與MSB頁共享一LDPC解碼器。
另外，在一非二元恢復模式中，一非二元字線LLR產生器850共同處理LSB頁及MSB頁之硬值及/或軟值以產生非二元LLR。將非二元LLR應用至共同處理字線之兩個頁之一字線非二元LDPC解碼器880以產生所恢復LSB頁及MSB頁。在一替代實施例中，二元LDPC解碼器870及非二元LDPC解碼器880可共享處理功能或處理硬體。
如圖8中所展示，在二元LSB/MSB LLR產生器840及/或非二元字線LLR產生器850與LSB/MSB二元LDPC解碼器870及/或字線非二元LDPC解碼器880之間執行全局迭代890。
圖9係併入本發明之態樣之一例示性混合編碼及解碼系統900之 一簡化方塊圖。如下文中所論述，例示性混合編碼及解碼系統900以與圖8之一類似方式在一恢復模式中執行(i)個別頁之獨立編碼；及(ii)一字線中之頁之獨立二元解碼及/或共同非二元解碼。
如圖9中所展示，例示性混合編碼及解碼系統900處理應用至各產生N個位元之對應二元LDPC編碼器910-1及910-2之K個LSB位元及K個MSB位元，其中LDPC編碼器910-1及910-2準確使用相同碼產生器矩陣。將所產生之2N個位元應用至產生N個符號之一位元至符號(B/S)轉換器920。例如，在一格雷(Gray)編碼方案下，可採用以下例示性位元映射：00→0→5 β V
01→1→3 β V
10→2→β V
11→3→-β V
在一非二元恢復模式中之快閃通道之一等效通信模型中，透過一AWGN通道930傳輸且量化N個符號以產生N個雜訊符號。一LLR產生器940將該等經量化之N個符號映射至藉由處理N個GF(4)LLR之一非二元LDPC解碼器950解碼之N個GF(4)LLR中以產生N個估計符號。
將N個估計符號應用至產生N個估計LSB位元及N個估計MSB位元之一符號至位元(S/B)轉換器960。
圖9中之例示性實施例使用兩個二元編碼器以有效地將一非二元碼應用至一每胞兩個位元之快閃，且各個符號攜載兩個位元。對於每胞n個位元之快閃，n個編碼器應用一非二元碼，其中在恢復模式700中解碼時，各個符號有效地攜載n個位元，但若應用正常模式500，則分別解碼n個位元之各者。
由於藉由二元LDPC編碼器910-1及910-2獨立寫入頁，所以不需要限制完成橫跨頁之應用錯誤校正碼之方案之可用性之較大緩衝器或 所添加之延遲。此外，非二元LDPC解碼器可共享大多數硬體及個別二元LDPC解碼器，此係由於LDPC碼建構期間之有限域(Galois field)元素之矩陣映射之方案，其在下文中進一步論述。最後，亦歸因於此硬體共享，解碼器區域類似於二元組分解碼器。
為繪示非二元LDPC碼之有限域(Galois field)元素如何自寫入至快閃之二元LDPC碼產生，圖10展示在各個字線內具有一例示性LSB或下頁1010及MSB或上頁1020之一例示性每胞兩個位元之記憶體器件1000。如圖10中所展示，各個胞(諸如胞a、b及c)包括一LSB位元(諸如LSB位元aL、bL及cL)及一MSB位元(諸如MSB位元aM、bM及cM)。
如上文所指示，本發明之態樣認識到，假定其之全部非零元素為單位有限域(Galois field)元素，只要藉由相同二元產生器矩陣編碼頁，則解碼之對應個別同位檢查矩陣可連接至一單一非二元同位檢查矩陣中。
對於圖10之LSB及MSB位元，二元LSB LDPC同位檢查方程式可如下表示：aL⊕bL=cL，及二元MSB LDPC同位檢查方程式可如下表示：aM⊕bM=cM。
另外，對應非二元胞同位檢查方程式可如下表示：
Figure TWI613674BD00004
其中各個向量(諸如向量
Figure TWI613674BD00005
,
Figure TWI613674BD00006
,
Figure TWI613674BD00007
(一2*1陣列))包括一GF元素。
對於圖10之LSB及MSB位元，LSB頁二元LDPC同位檢查矩陣可如下表示：
Figure TWI613674BD00008
 及MSB頁二元LDPC同位檢查矩陣可如下表示：
Figure TWI613674BD00009
當LSB及MSB LDPC碼相同時，非二元胞GF(4)LDPC同位檢查矩陣(一全部相同矩陣)可如下表示：
Figure TWI613674BD00010
 其中各個GF元素「
Figure TWI613674BD00011
」對應於以下2*2陣列之二元元素：
Figure TWI613674BD00012
。因此，若LSB或MSB LDPC碼之同位檢查矩陣之尺寸為K*N，則所得非二元字線匹配LDPC碼之二元影像為2K*2N。
以此方式，在無需將浪費更多備用區域之所添加之同位位元之情況下，保護字線之非二元LDPC碼之同位檢查矩陣自然地自保護頁之二元碼之同位檢查矩陣產生。
恢復模式之非二元LLR產生
圖11繪示記錄所收集之字線內統計之一例示性位元轉變可能性表1100，該字線內統計指示表示一字線中之一胞之一給定對之位元aibi之一轉變可能性。ai及bi係指胞i之下頁(或LSB)及上頁(或MSB)位元。轉變可能性表1100之尺寸在一字線中之頁之數目方面以指數方式增加，或在一實施例中，其在全部侵略字線(其經考量)及當前字線中之頁之總數目方面以指數方式增加。例示性位元轉變可能性表1100中之錯誤統計用於計算對應於一快閃胞之四個可能狀態之兩個位元共同之GF(4)LLR。欲瞭解位元轉變可能性表之更多資訊，參閱2012年12月31日申請之名稱為「Detection and Decoding in Flash Memories Using Correlation of Neighboring Bits」之美國專利申請案第13/731,766號，該申請案之全文以引用的方式併入本文中。
例示性非二元恢復模式偵測及解碼程序700使用字線(胞)存取技術，其中讀取字線中之其他頁以產生對應LLR。在例示性實施例中，基於相同字線中之相鄰位元之資料或錯誤統計或基於經考量之其他侵略字線之資料或錯誤統計計算LLR。可使用字線中之頁之參考胞或過去LDPC決定收集資料或錯誤統計。欲瞭解適合錯誤統計收集技術之一論述，參閱(例如)2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation for Memory Devices Using Reference Cells」之美國專利申請案第13/063,895號及/或2011年3月14日申請之名稱為「Methods and Apparatus for Soft Data Generation for Memory Devices Using Decoder Performance Feedback」之美國專利申請案第13/063,899號，各申請案之全文以引用的方式併入本文中。
假定讀取各個可能型樣，轉變可能性表1100記錄各個可能型樣被寫入至胞i中之位元aibi的可能性(即假定在正常模式500中讀取一型樣，做出寫入一型樣之一決定之可靠性)。例如，術語「p(10/00)」指示假定讀取型樣「00」，型樣「10」被寫入至位元aibi之可能性(或假定在正常模式中讀取「00」，做出一決定「10」之可靠性)。此表亦可用於其它胞中之位元，諸如胞i+1，如熟悉此項技術者應明白。應再次注意在一非二元恢復模式中讀取字線中之兩個頁。
轉變可能性表1100中之統計可用於計算如下LLR。假定讀取一特定型樣，諸如「00」之一型樣，對應符號LLR可計算為(其中C為一些歸一化常數，)，λ(aibi=00|00)=log[p(00/00)]-C,λ(aibi=01|00)=log[p(01/00)]-C；λ(aibi=10|00)=log[p(10/00)]-C,λ(aibi=11|00)=log[p(11/00)]-C。
欲瞭解以若干制定相鄰位元為條件之LLR產生之一論述，參閱2012年12月31日申請之名稱為「Detection and Decoding in Flash Memories Using Correlation of Neighboring Bits」之美國專利申請案 第13/731,766號，該申請案之全文以引用的方式併入本文中。
在一進一步變動中，位元轉變可能性表1100可為一或多個性能因素之一函數，諸如耐力、程式/擦除週期之數目、讀取週期之數目、保留時間、溫度、溫度變化、製程邊界、ICI影響、記憶體陣列170內之位置、讀取值自其獲得之字線及/或頁之位置、讀取值自其獲得之字線內之頁之位置及侵略胞之一型樣。一或多個性能因素可隨一胞內之一或多個不同位元、一字線內之不同頁、不同位元線或不同硬性讀取資料值而變動。欲瞭解基於此等性能因素調整而計算記憶體器件之一對數概似比之適合技術之一更詳細論述，參閱(例如)2009年9月30日申請之名稱為「Methods and Apparatus for Soft Data Generation for Memory Devices Based on Performance Factor Adjustment」之國際專利申請案第PCT/US09/59069號，該申請案之全文以引用的方式併入本文中。
在一進一步變動中，可基於一統一固定或非統一固定之LLR映射計算兩個位元共同GF(4)LLR。一般而言，LLR之映射遵循兩個方案：LLR映射可基於一符號獨立映射1200(圖12A)或一符號依賴映射1250(圖12B)。如上文所指示，在兩個位元胞快閃記憶體之例示性格雷(Gray)編碼方案中，可採用電壓狀態之位元之以下例示性映射：00→0；01→1；10→2；及11→3。在圖12A及圖12B中，將胞j之硬讀取決定表示為
Figure TWI613674BD00013
；α為一正式常數且a為一狀態標記物(「11」、「01」、「00」或「10」)，其亦可表示為一替代狀態標記物a(3、1、0或2)。
雖然當全部可能錯誤同樣適合時使用(圖12A)之統一映射，但(圖12B)之非統一映射對應於當錯誤在相鄰胞狀態之間且以一不對稱方式更適合之情況。熟悉技術者可將此等固定映射修改成最適合潛在通道之錯誤行為之任何任意映射以改良解碼器收歛可能性之一可行量度。
可使用軟決定或透過不同參考電壓處之若干電壓讀取重操作獲 得經量化之軟決定而獲得一胞j(或位元aibi)之四個例示性GF(4)LLR值(即符號LLR)(以獲得儲存於胞上之電壓之經量化之估計)，如下：
Figure TWI613674BD00014
其中j指示第j個胞；a指示狀態(「11」、「01」、「00」或「10」)；rj指示讀取軟決定(或經量化之估計)；μ a 指示對應於狀態a之高斯(Gaussian)分佈之方法；σ 2指示對應於狀態a之高斯分佈之變動；K指示一任意實常數及
Figure TWI613674BD00015
指示狀態a處之第j個胞之LLR值。欲瞭解不同參考電壓處之讀取重操作如何用於獲得經量化之軟決定之一更詳細論述，參閱2012年12月31日申請之名稱為「Multi-Tier Detection and Decoding in Flash Memories」之美國專利申請案第13/063,551號，該申請案之全文以引用的方式併入本文中。
製造細節之程序、系統及物品
雖然本文之若干流程圖描述步驟之一例示性序列，但本發明之一實施例亦可變動序列。演算法之各種排列被視為本發明之交替實施例。雖然本發明之例示性實施例已相對於一軟體程式中之處理步驟描述，但如熟悉此項技術者應明白，各種功能可在數位域中實施為一軟體程式中、藉由電路元件或狀態機器之硬體中或軟體或硬體之一組合中之處理步驟。此軟體可用於(例如)一數位信號處理器、特定應用積體電路、微控制器或通用電腦中。此硬體及軟體可可具體化於一積體電路內實施之電路內。
因此，可以實踐該等方法之方法及裝置之形式具體化本發明之 功能。可以(例如)儲存於一儲存媒體、裝載至及/或由一機器執行或通過一些傳輸媒體傳輸之程式碼之形式具體化本發明之一或多個態樣，其中當程式碼裝載至一機器(諸如一電腦)中且由一機器執行時，該機器變成實踐本發明之一裝置。當在一通用處理器上實施時，程式碼區段結合處理器以提供類似於專用邏輯電路之操作之一器件。本發明亦可實施於一積體電路、一數位信號處理器、一微處理器及一微控制器之一或多者中。
如技術中已熟知，本文所論述之方法及裝置可作為其本身包括具有在其上具體化之電腦可讀碼構件之一電腦可讀媒體之製品分佈。電腦可讀程式碼構件結合一電腦系統係可操作以執行全部或一些步驟以執行方法或創造本文所論述之裝置。電腦可讀媒體可為一有形可記錄媒體(例如軟碟、硬碟、光碟、記憶卡、半導體器件、晶片、特定應用積體電路(ASIC))或可為一傳輸媒體(例如包括光纖、全球資訊網、電纜之一網路或使用時分多重存取、碼分多重存取之一無線通道或其他射頻通道)。可使用能儲存適合與一電腦系統一起使用之資訊之任何已知或已開發之媒體。電腦可讀碼構件為容許一電腦讀取指令及資料(諸如一磁性媒體上之磁性變動或一光碟之表面上之高度變動)之任何機構。
本文所描述之電腦系統及伺服器各含有將組態所關聯之處理器以實施本文所揭示之方法、步驟及功能之一記憶體。記憶體可為分散或局部且處理器可為分散或單一。記憶體可實施為一電力、磁性或光學記憶體或此等或其他類型之儲存器件之任何組合。再者，術語「記憶體」應被視為足夠廣泛以涵蓋能夠在藉由一關聯處理器存取之可定址空間中自一位址讀取或寫入至一位址之任何資訊。藉由此定義，一網路上之資訊仍在一記憶體內，此係因為所關聯之處理器可自網路檢索該資訊。
應瞭解，本文所展示及描述之實施例及變動僅繪示本發明之原理且可在不背離本發明之範疇及精神之情況下藉由熟悉此項技術者實施各種修改。
600‧‧‧二元恢復模式
605‧‧‧步驟
607‧‧‧步驟
610‧‧‧步驟
620‧‧‧步驟
630‧‧‧步驟
640‧‧‧步驟
650‧‧‧局部迭代
660‧‧‧額外全局迭代
670‧‧‧步驟

Claims (10)

  1. 一種處理來自一快閃記憶體器件之資料的方法，其包括：獲得來自該快閃記憶體器件之一或多個頁之複數個位元的一或多個讀取值；將該複數個位元之該一或多個讀取值轉換為一非二元對數概似比，該轉換基於當自該複數個位元讀取一特定型樣時將一給定資料型樣寫入至該複數個位元之一可能性；及使用該非二元對數概似比來共同解碼該複數個位元，其中將該一或多個頁獨立編碼。
  2. 如請求項1之方法，其中該讀取值包括一對數概似比、一對數概似比之一近似值及量測一位元決定之可靠性之一可靠性值之一或多者。
  3. 如請求項1之方法，其中使用一相同二元產生器矩陣將該一或多個頁獨立編碼。
  4. 如請求項1之方法，其中該非二元對數概似比包括捕獲胞內關聯之一基於記憶體胞之有限域(Galois Field)值。
  5. 如請求項1之方法，其中該方法包括一恢復模式，若一正常操作模式無法成功解碼一給定頁之該複數個位元之一或多者，則該恢復模式被啟動。
  6. 如請求項1之方法，其中當自該複數個位元讀取該特定型樣時將該給定資料型樣寫入至該複數個位元之該可能性為：基於一或多個參考胞、基於一或多個先前解碼決定及基於該快閃記憶體器件之一或多個性能因素而自一或多個表格獲得之一或多者。
  7. 如請求項1之方法，其中藉由在一正常模式中執行個別頁之二元解碼及在一恢復模式中執行一字線中之該等頁之該非二元共同 解碼之一混合偵測及解碼系統來執行該方法。
  8. 一種快閃記憶體系統，其包括：一可靠性單元，用於將來自一快閃記憶體器件之一或多個頁之複數個位元之一或多個讀取值轉換為一非二元對數概似比，該轉換基於當自該複數個位元讀取一特定型樣時將一給定資料型樣寫入該複數個位元之一可能性；及一非二元解碼器，其使用該非二元對數概似比來共同解碼該複數個位元，其中將該一或多個頁獨立編碼。
  9. 如請求項8之快閃記憶體系統，進一步包括基於一或多個二元對數概似比(LLR)來產生一或多個恢復頁之一或多個二元低密度同位檢查(LDPC)解碼器。
  10. 如請求項8之快閃記憶體系統，進一步包括彼此共享一或多個硬體元件之複數個二元編碼器。
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