TWI702607B - 記憶體裝置及其操作方法 - Google Patents

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Abstract

記憶體裝置包含記憶體陣列、第一緩衝器、第二緩衝器、修復邏輯電路和內部記憶體。操作記憶體裝置的方法包含：修復邏輯電路從內部記憶體接收壞行表，壞行表包含在記憶體陣列中的壞行的資訊；第一緩衝器接收第一資料；修復邏輯電路從第一緩衝器接收第一資料；以及修復邏輯電路根據壞行表將第一資料映射到第二資料上。

Description

記憶體裝置及其操作方法
本發明涉及非揮發性記憶體，且特別是涉及提供壞行修復的記憶體裝置和其操作的方法。
在移動設備和消費電子設備中的資料儲存中非揮發性記憶體被廣泛地採用。實際上，在單獨的單元、一組單元、位元線的一部分或甚至整條位元線中的各種缺陷存在於非揮發性記憶體中，因此無法可靠地使用受影響的部分。包含這種缺陷的行被稱為壞行。
在相關領域中會將冗餘行以子平面(plane)為基礎合併以代替記憶體中的壞行，但是這種方法需要額外的電路面積，且由於冗餘行只可用於指定的子平面，所以這種方法效率很低。
因此，需要提供具有基於全平面的壞行修復的記憶體裝置和其控制方法，以增強電路面積效率，同時管理壞行以提供可靠的記憶體操作。
在一個實施例中，公開了操作記憶體裝置的方法。該記憶體裝置包含記憶體陣列、第一緩衝器、第二緩衝器、修復邏輯電路和內部記憶體。該方法包含：該修復邏輯電路從該內部記憶體接收壞行表，該壞行表包含在該記憶體陣列中的壞行的資訊；該第一緩衝器接收第一資料；該修復邏輯電路從該第一緩衝器接收該第一資料；以及該修復邏輯電路根據該壞行表將該第一資料映射到第二資料上。
在另一實施例中，提供了包含第一緩衝器、第二緩衝器、記憶體陣列、內部記憶體和修復邏輯電路的記憶體裝置。該第一緩衝器用於接收第一資料。該第二緩衝器用於接收第二資料。該記憶體陣列耦接於該第一緩衝器和該第二緩衝器中的一者，以及包含一陣列的複數個記憶體單元。該內部記憶體用於儲存包含該記憶體陣列的壞行的資訊的壞行表。該修復邏輯電路耦接於該內部記憶體和在該第一緩衝器和該第二緩衝器之間，並用於從該第一緩衝器接收該第一資料，根據該壞行表將該第一資料映射到第二資料上，並將該第二資料發送給該第二緩衝器。
在又一實施例中，提供了包含第一緩衝器、記憶體陣列、內部記憶體和修復邏輯電路的記憶體裝置。該第一緩衝器用於接收第一資料。該記憶體陣列包含一陣列的複數個記憶體單元。該內部記憶體用於儲存包含該記憶體陣列的壞行的資訊的壞行表。該修復邏輯電路耦接於該內部記憶體和在該第一緩衝器和該記憶體陣列之間，並用於從該第一緩衝器接收該第一資料，根據該壞行表將該第一資料映射到第二資料上，並將該第二資料發送給該記憶體陣列。
第1圖是根據本發明的實施例的記憶體裝置1的方塊圖。記憶體裝置1可以全平面為基礎管理壞行，讀取來自記憶體陣列的資料並從記憶體陣列移除無效資料，從而減小由在常規方法中使用的冗餘行佔據的電路面積，同時確保記憶體裝置1的正確操作。記憶體裝置可以是NAND或NOR快閃記憶體裝置。
記憶體裝置1可包含記憶體陣列10、第一緩衝器11、修復邏輯電路12、第二緩衝器13、輸入/輸出（input/output, I/O）介面14、控制器16和內部記憶體18。控制器16耦接於記憶體陣列10，並可控制記憶體陣列10的操作。記憶體陣列10耦接於第一緩衝器11。修復邏輯電路12耦接於內部記憶體18，並耦接於第一緩衝器11和第二緩衝器13之間。第二緩衝器13耦接於I/O介面14。
I/O介面14可通過介面連接在記憶體裝置1和主機設備之間，接收讀讀取指令並回應於其而發送從記憶體陣列10取出的使用者資料。記憶體陣列10包含以列和行內佈置的多個非揮發性記憶體單元，並可包含包含有缺陷的記憶體單元和/或位元線的一個或多個壞行。第2圖顯示具有壞行1080到108p、1090到109q的記憶體陣列10的實施例，p和q是正整數（例如，p可以是4以及q可以是3）。在記憶體陣列10中，記憶體單元可被安排為平面100、102、區塊1000到100N、1020到102N和頁面1040到104M、1060到106M內，N和M是正整數（例如，N可以是4096以及M可以是32）。壞行的數量可因平面而不同。跨越頁面的壞行的分佈對每個平面可為獨特的（例如，對平面100而言，跨越頁面1040到104M的壞行1080到108p的分佈是獨特的）。壞行1080到108p、1090到109q可具有2個位元組的長度或其倍數。壞行1080到108p、1090到109q中的每一者可包含無效資料00、FF或其它資料模式。
回到第1圖，內部記憶體18可以是唯讀記憶體（read only memory, ROM）或記憶體陣列10的標頭(header)或備用部分，並可包含壞行表180。資訊（諸如在每個平面中的壞行的行位址）可被識別並在工廠測試期間被記錄在壞行表180中，從而在讀取操作期間在圖上標出來自壞行的無效資料。可以按昇冪或降冪記錄行位址。可根據在每個平面中的壞行的最大預期數量來選擇壞行表180的尺寸。在一些實施例中，壞行表180可以針對20個壞行的行位址保持多達40個位元組，每個壞行具有2個位元組的長度的行位址。
在讀取操作中，控制器16可處理記憶體陣列10以將第一資料輸出給第一緩衝器11。第一緩衝器11可具有匹配壞行的最大預期數量（例如，40位元組）的深度。修復邏輯電路12可從內部記憶體18接收壞行表180，從第一緩衝器11接收第一資料，根據壞行表180將第一資料映射到第二資料上，並將第二資料發送給第二緩衝器13。第二緩衝器13可經由I/O介面14將第二資料發送給主機設備。修復邏輯電路12可對第一資料執行資料映射以在預取時段期間產生第二資料。資料映射可涉及取回在讀讀取指令中攜帶的邏輯位址，根據壞行表180將邏輯位址映射到記憶體陣列10的物理位址上，並從第一資料取消不匹配物理位址的資料，以便產生只包含有效資料的第二資料。預取時段被定義為從接收到讀取指令到產生用於傳輸的資料的時段，且可以是例如300ns。
記憶體裝置1採用第一緩衝器11、修復邏輯電路12和第二緩衝器13以管理壞行並在讀取操作期間增強電路性能。
第3圖描繪了採用記憶體裝置1的示例性讀取操作。第一緩衝器11接收第一資料流，包含在位元組B1和B2之間的2段無效資料B和位於位元組B9和B10之間的2段無效資料B。修復邏輯電路12根據在壞行表180中的壞行位址來識別無效資料B的位置，從第一資料流移除4段無效資料B以產生第二資料流，並將第二資料流輸出給第二緩衝器13，從而處理從記憶體陣列10的壞行讀取的資料。
在讀取操作中，第一緩衝器11可根據第一時脈以第一速度從記憶體陣列10接收第一資料。修復邏輯電路12可在存在壞行的基礎上調整接收第一資料的速度，從而以固定速度輸送第二資料而不考慮第一資料是否與好行相關。當壞行表180指示第一資料與在記憶體陣列10中的壞行相關時，修復邏輯電路12可根據第二時脈以超過第一速度的速度（例如，第一速度的兩倍）從第一緩衝器11接收第一資料；而當壞行表180指示第一資料不與記憶體陣列10的壞行相關時，修復邏輯電路12可根據第一時脈以第一速度從第一緩衝器11接收第一資料。以這種方式，即使第一資料的一部分（例如第一資料的一半）從壞行被讀取並從第一資料移除，修復邏輯電路12也可確保第二資料根據第一時脈以第一速度被發送給第二緩衝器13。第二緩衝器13可根據第三時脈以第一速度的四倍速將第二資料發送給I/O介面14，且I/O介面14又可將第二資料輸送到主機設備，完成讀取操作。
第4圖是在記憶體裝置1中的修復邏輯電路12的方塊圖，修復邏輯電路12包含位址轉換器120和耦接於其的資料選擇器122。位址轉換器120耦接於內部記憶體18，且資料選擇器122耦接於第一緩衝器11和第二緩衝器13之間。
位址轉換器120可在記憶體操作之前從內部記憶體18獲取壞行表180，接收讀取指令中攜帶的邏輯位址，以及比較邏輯位址與壞行位址以產生選擇信號M0>1:0>到M3>1:0>，用於指示選擇或不選擇第一資料。在第5圖中詳述位址轉換器120的操作。
資料選擇器122可包含4選1多工器1220到1223，其中4選1多工器1220到1223的輸入端耦接於第一緩衝器11，4選1多工器1220到1223的輸出端耦接於第二緩衝器13，以及4選1多工器1220到1223的選擇端耦接於位址轉換器120。4選1多工器1220到1223的輸入端可從第一緩衝器11接收由輸入位置指標(pointer)L0到L3定址的第一資料的相應部分，4選1多工器1220到1223的選擇端可接收選擇信號M0>1:0>到M3>1:0>，對應指示4選1多工器1220到1223的輸入端中的哪些要被選擇，以及4選1多工器1220到1223的輸出端可將由輸出位置指標P0到P3定址的第二資料的相應部分輸出到第二緩衝器13。輸入位置指標L0到L3和輸出位置指標P0到P3中的每一者可指向一段2位元組資料，並可由位址轉換器120管理。4選1多工器1220到1223可取回由輸入位置指標L0到L3定址的8位元組資料。在一些實施例中，選擇信號M0>1:0>到M3>1:0>可選擇4段2位元組資料以分別產生根據輸出位置指標P0到P3要發送的4段2位元組資料。在其它實施例中，選擇信號M0>1:0>到M3>1:0>可選擇4段2位元組資料的一部分及不選擇4段2位元組資料的剩餘部分，以便產生根據輸出位置指標P0到P3的相應部分要發送的少於8位元組資料。例如，如果相應於輸入位置指標L2和L3的2段資料被識別為從壞行讀取的無效資料，則選擇信號M0>1:0>到M3>1:0>可選擇相應於輸入位置指標L0和L1的2段資料及不選擇相應於輸入位置指標L2和L3的2段資料，以便產生相應於輸出位置指標P0和P1要發送的2段資料。
表1顯示在資料映射之前的輸入位置指標的4種情況，表2顯示在資料映射之後的輸入位置指標的4種相應情況，其中Ln、NLn和NNLn分別表示指向在當前時脈週期、下一時脈週期和離當前時脈週期的2個時脈週期中的資料的輸入位置指標，n是範圍在0和3之間的整數，以及所引用的字母數位表示指向無效資料段的輸入位置指標。資料映射可由位址轉換器120執行以將在表1中的輸入位置指標轉換成在表2中的輸入位置指標。輸入位置指標指的是分別由4選1多工器1220到1223要接收的4個資料段。
表1
情況1 “L2” L3 NL0 NL1
情況 2 “L2” “L3” NL0 NL1
情況 3 “L2” “L3” “NL0” NL1
情況 4 “L2” “L3” “NL0” “NL1”
表2
情況 1 L3 NL0 NL1 NL2
情況 2 NL0 NL1 NL2 NL3
情況 3 NL1 NL2 NL3 NNL0
情況4 NL2 NL3 NNL0 NNL1
在情況1中，最初在表1中，輸入位置指標L2指向無效資料段，以及輸入位置指標L3、NL0、NL1指向有效資料段。在表2中，位址轉換器120可使用壞行表180來識別無效資料段，丟棄輸入位置指標L2並將輸入位置指標L3、NL0、NL1和隨後的輸入位置指標NL2帶向前。在表1的情況2中，輸入位置指標L2、L3指向無效資料段，以及輸入位置指標NL0、NL1指向有效資料段。在表2中，位址轉換器120可丟掉輸入位置指標L2、L3並將輸入位置指標NL0、NL1和隨後的輸入位置指標NL2、NL3帶向前。在表1的情況3中，輸入位置指標L2、L3、NL0指向無效資料段，以及輸入位置指標NL1指向有效資料段。在表2中，位址轉換器120可移除輸入位置指標L2、L3、NL0並向前移動輸入位置指標NL1和隨後的輸入位置指標NL2、NL3、NNL0。在表1的情況4中，輸入位置指標L2、L3、NL0、NL1都指向無效資料段。在表2中，位址轉換器120可移除輸入位置指標L2、L3、NL0、NL1並向前移動隨後的輸入位置指標NL2、NL3、NNL0、NNL1。以這種方式，位址轉換器120可控制4選1多工器1220到1223的輸入位置指標。
第5圖是控制在第4圖中的修復邏輯電路12的方法5的流程圖。方法5包含步驟S500到S510。步驟S500到S504、S508用於根據壞行位址將邏輯位址轉換成記憶體陣列10的物理位址，以便為4選1多工器1220到1223產生選擇信號M0>1:0>到M3>1:0>。步驟S506到S510用於根據選擇信號M0>1:0>到M3>1:0>來選擇或不選擇來自第一資料的資料段，以便產生第二資料。任何合理的技術變化或步驟調整在本公開內容的範圍內。步驟S500到S510提供如下：
步驟S500：      位址轉換器120比較邏輯位址與在壞行表180中的壞行位址；
步驟S502：      位址轉換器120判定壞行表180是否包含在邏輯位址之前或等於邏輯位址的至少一個壞行位址？若是，執行步驟S504，以及若否，執行步驟S508；
步驟S504：      位址轉換器120根據邏輯位址和至少一個壞行位址的數量來判定物理位址；
步驟S506：      資料選擇器122將不與物理位址相關的資料取消選擇，並選擇與物理位址相關的資料，以便產生第二資料。
步驟S508：      位址轉換器120採用邏輯位址作為記憶體陣列10的物理位址；
步驟S510：      資料選擇器122選擇與物理位址相關的資料，以產生第二資料。
當啟動時，記憶體裝置1接收用於攜帶要讀取的資料的邏輯位址的讀取指令。位址轉換器120獲取邏輯位址和壞行表180，並比較邏輯位址與在壞行表180中的壞行位址（S500），以便判定壞行表180是否包含在邏輯位址之前或等於邏輯位址的至少一個壞行位址（S502）。若是，則資料應由於壞行而從不同於邏輯位址的物理位址被讀取，且位址轉換器120根據邏輯位址和至少一個壞行位址的數量來判定物理位址（S504）。在一些實施例中，位址轉換器120對於在邏輯位址前面或等於邏輯位址的每個壞行位址將邏輯位址推回2個位元組以匯出物理位址。例如，如果有在邏輯位址前面或等於邏輯位址的3個壞行位址，則位址轉換器120使邏輯位址遞增6個位元組以匯出物理位址。在一些實施例中，位址轉換器120產生選擇信號M0>1:0>到M3>1:0>以選擇匹配物理位址的資料及不選擇不匹配物理位址的資料。接著，資料選擇器122根據選擇信號M0>1:0>到M3>1:0>而將不與物理位址相關的資料取消選擇並根據選擇信號M0>1:0>到M3>1:0>來選擇與物理位址相關的資料，以便產生第二資料（S506）。
如果壞行表180不包含在邏輯位址前面或等於邏輯位址的壞行位址，則資料應從邏輯位址被讀取，且位址轉換器120採用邏輯位址作為記憶體陣列10的物理位址（S508）。位址轉換器120產生選擇信號M0>1:0>到M3>1:0>以選擇匹配物理位址的資料，以及資料選擇器122根據選擇信號M0>1:0>到M3>1:0>來選擇與物理位址相關的資料，以便產生第二資料（S510）。
第6圖是根據本發明的實施例的記憶體裝置6的方塊圖。除了資料可通過跳過壞行並接著將資料寫回到記憶體裝置6來被寫到記憶體裝置6以外，記憶體裝置6與記憶體裝置1相似。記憶體裝置6可重新使用記憶體裝置1的第一緩衝器11、修復邏輯電路12和第二緩衝器13以執行寫入操作。I/O介面14耦接於第一緩衝器11，以及第二緩衝器13耦接於記憶體陣列10。寫入操作的資料流是讀取操作的資料流的相反順序。I/O介面14可接收用於攜帶第一資料和邏輯位址的寫入指令，第一資料將被寫到該邏輯位址。對記憶體陣列10、I/O介面14、控制器16和內部記憶體18的操作的解釋與在記憶體裝置1中的那些相同，且將為了簡潔起見而被省略。將如下詳述在寫入操作中對第一緩衝器11、修復邏輯電路12和第二緩衝器13的操作的解釋。
在寫入操作中，第一緩衝器11可從I/O介面14接收第一資料。修復邏輯電路12可從內部記憶體18接收壞行表180，從第一緩衝器11接收第一資料，根據壞行表180將第一資料映射到第二資料上，並將第二資料發送給第二緩衝器13。第二緩衝器13可將第二資料發送給記憶體陣列10用於寫入。修復邏輯電路12可通過從寫入指令取回邏輯位址來執行資料映射，根據壞行表180將邏輯位址映射到記憶體陣列10的物理位址上，並根據壞行的位置將無效資料插入第一資料內，以便產生第二資料。
具體來說，在寫入操作中，第一緩衝器11可根據第三時脈以第三速度從I/O介面14接收第一資料。修復邏輯電路12可根據第一時脈以等於第三速度的四分之一的第一速度從第一緩衝器11接收第一資料，將第一資料轉換成第二資料，並在存在壞行的基礎上調整將第二資料發送給第二緩衝器13的速度，從而以固定速度寫第一資料，而不需考慮第一資料是否與好行相關。
當壞行表180指示第一資料與壞行相關時，修復邏輯電路12可將第一資料轉換成第二資料，並以超過第一速度的速度（例如，第一速度的兩倍）將第二資料發送給第二緩衝器13；而當壞行表180指示第一資料不與在記憶體陣列10中的壞行相關時，修復邏輯電路12可根據第一時脈以第一速度將第一資料作為第二資料轉發給第二緩衝器13。以這種方式，即使第一資料的一部分（例如，第一資料的一半）與壞行相關，第一資料寫入記憶體陣列10內的速度還是可以大於或等於第一速度。在以第一速度的兩倍速寫第一資料的情況下，記憶體裝置6可以在第一資料的一半是壞行的情況下將第一資料寫到記憶體空間內而沒有資料損失。第二緩衝器13可根據第一時脈以第一速度將第二資料發送給記憶體陣列10，從而完成寫入操作。
記憶體裝置6採用第一緩衝器11、修復邏輯電路12和第二緩衝器13以管理壞行並在寫入操作期間增強電路性能。
第7圖是根據本發明的又一實施例的記憶體裝置7的方塊圖。記憶體裝置7可管理記憶體陣列10的壞行，並通過跳過壞行來將資料寫到記憶體裝置7，且除了第二緩衝器13被省略以外與記憶體裝置6相似。修復邏輯電路12耦接於記憶體陣列10，並可對第一資料執行資料映射以根據第一時脈以第一速度產生第二資料。記憶體陣列10又可以以第一速度寫第二資料。記憶體裝置7採用第一緩衝器11和修復邏輯電路12以管理壞行並在寫入操作期間增強電路性能。
第8圖是控制記憶體裝置1、6或7的方法8的流程圖。方法8包含用於將第一資料映射到第二資料上的步驟S800到S808，以便從具有壞行的記憶體裝置1、6或7讀取或寫入到具有壞行的記憶體裝置1、6或7。任何合理的技術變化或步驟調整在本公開內容的範圍內。將步驟S800到S808提供如下：
步驟S800：      修復邏輯電路12從內部記憶體18接收壞行表180；
步驟S802：      第一緩衝器11接收第一資料；
步驟S804：      修復邏輯電路12從第一緩衝器11接收第一資料；
步驟S806：      修復邏輯電路12根據壞行表180將第一資料映射到第二資料上；
步驟S808：      修復邏輯電路12發送第二資料。
步驟S800到S808在前面的段落中被詳細解釋，且對其的解釋為了簡潔起見被省略。方法8可由記憶體裝置1、6或7採用以管理壞行並實現有效的記憶體操作。
記憶體裝置1、6和7和方法5和8採用第一緩衝器11、修復邏輯電路12和第二緩衝器13以管理壞行而沒有冗餘行的使用，其增強電路面積效率，同時提供可靠的記憶體操作。 以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1、6、7:記憶體裝置 10:記憶體陣列 100、102:平面 1000至100N、1020至102N:區塊 1040至104M、1060至106N:頁面 1080至108p、1090至109q:壞行 11:第一緩衝器 12:修復邏輯電路 120:位址轉換器 122:資料選擇器 1220至1223:4選1多工器 13:第二緩衝器 14:輸入/輸出介面 16:控制器 18:內部記憶體 180:壞行表 B:無效資料 B0至B15:位元組 L0至L3:輸入位置指標 P0至P3:輸出位置指標 M0>1:0>至M3>1:0>:選擇信號 5、8:方法 S500至S510、S800至S810:步驟
第1圖是根據本發明的實施例的記憶體裝置的方塊圖。 第2圖是包含壞行的在第1圖中的記憶體裝置的示例性記憶體陣列。 第3圖顯示採用在第1圖中的記憶體裝置的示例性讀取操作。 第4圖是在記憶體裝置1中的修復邏輯電路的方塊圖。 第5圖是控制在第4圖中的修復邏輯電路的方法的流程圖。 第6圖是根據本發明的另一實施例的記憶體裝置的方塊圖。 第7圖是根據本發明的又一實施例的記憶體裝置的方塊圖。 第8圖是控制在第1、6或7圖中的記憶體裝置的方法的流程圖。
1:記憶體裝置
10:記憶體陣列
11:第一緩衝器
12:修復邏輯電路
13:第二緩衝器
14:輸入/輸出介面
16:控制器
18:內部記憶體
180:壞行表

Claims (20)

  1. 一種操作一記憶體裝置的方法，該記憶體裝置包含一記憶體陣列、一第一緩衝器、一第二緩衝器、一修復邏輯電路和一內部記憶體，且該方法包含： 該修復邏輯電路從該內部記憶體接收一壞行表，該壞行表包含在該記憶體陣列中的一壞行的資訊； 該第一緩衝器接收第一資料； 該修復邏輯電路從該第一緩衝器接收該第一資料；以及 該修復邏輯電路根據該壞行表將該第一資料映射到第二資料上。
  2. 如請求項1所述之方法，其中： 該壞行表包含在該記憶體陣列中的該壞行的一壞行位址；以及 該修復邏輯電路根據該壞行表將該第一資料映射到該第二資料上包含： 該修復邏輯電路根據該壞行表將一邏輯位址映射到該記憶體陣列的一物理位址上；以及 該修復邏輯電路將不與該物理位址相關的資料從該第一資料取消選擇(unselect)以產生該第二資料。
  3. 如請求項2所述之方法，其中，該修復邏輯電路根據該壞行表將該邏輯位址映射到該記憶體陣列的該物理位址上包含： 該修復邏輯電路判定該壞行表是否包含在該邏輯位址前面或等於該邏輯位址的至少一個壞行位址；以及 若是，則該修復邏輯電路根據該邏輯位址和該至少一個壞行位址的一數量來判定該物理位址。
  4. 如請求項1所述之方法，其中，該修復邏輯電路根據該壞行表將該第一資料映射到該第二資料上包含： 該修復邏輯電路在一預取時段期間將該第一資料映射到該第二資料上。
  5. 如請求項1所述之方法，還包含： 在一讀取操作中，該第一緩衝器以一第一速度從該記憶體陣列接收該第一資料； 其中，該修復邏輯電路從該第一緩衝器接收該第一資料包含： 在該讀取操作中，當該壞行表指示該第一資料與在該記憶體陣列中的該壞行相關時，該修復邏輯電路以該第一速度的兩倍速從該第一緩衝器接收該第一資料。
  6. 如請求項1所述之方法，還包含： 在一讀取操作中，該第一緩衝器以一第一速度從該記憶體陣列接收該第一資料； 其中，該修復邏輯電路從該第一緩衝器接收該第一資料包含： 在該讀取操作中，當該壞行表指示該第一資料不與在該記憶體陣列中的該壞行相關時，該修復邏輯電路以該第一速度從該第一緩衝器接收該第一資料。
  7. 如請求項1所述之方法，還包含： 在一讀取操作中，該修復邏輯電路以一第一速度將該第二資料發送給該第二緩衝器；以及 在該讀取操作中，該第二緩衝器以該第一速度的四倍速將該第二資料發送給該記憶體裝置的一輸入/輸出介面。
  8. 如請求項1所述之方法，其中： 該修復邏輯電路從該第一緩衝器接收該第一資料包含： 在一寫入操作中，該修復邏輯電路以一第一速度從該第一緩衝器接收該第一資料； 該方法還包含： 在該寫入操作中，當該壞行表指示該第一資料與在該記憶體陣列中的該壞行相關時，該修復邏輯電路將無效資料插入該第一資料內以產生該第二資料；以及 在該寫入操作中，當該壞行表指示該第一資料與在該記憶體陣列中的該壞行相關時，該修復邏輯電路以該第一速度的兩倍速將該第二資料發送給該第二緩衝器。
  9. 如請求項1所述之方法，其中： 該修復邏輯電路從該第一緩衝器接收該第一資料包含： 在一寫入操作中，該修復邏輯電路以一第一速度從該第一緩衝器接收該第一資料；以及 在該寫入操作中，當該壞行表指示該第一資料不與在該記憶體陣列中的該壞行相關時，該修復邏輯電路以該第一速度將該第二資料發送給該第二緩衝器。
  10. 如請求項1所述之方法，還包含： 該修復邏輯電路將該第二資料發送給該記憶體陣列。
  11. 一種記憶體裝置，包含： 一第一緩衝器，用以接收第一資料； 一第二緩衝器，用以接收第二資料； 一記憶體陣列，耦接於該第一緩衝器和該第二緩衝器中的一者，並包含一陣列的複數個記憶體單元； 一內部記憶體，用以儲存包含該記憶體陣列的一壞行的資訊的一壞行表；以及 一修復邏輯電路，耦接於該內部記憶體並且位於該第一緩衝器和該第二緩衝器之間，並用以從該第一緩衝器接收該第一資料，根據該壞行表將該第一資料映射到第二資料上，並將該第二資料發送給該第二緩衝器。
  12. 如請求項11所述之記憶體裝置，其中： 該壞行表包含在該記憶體陣列中的該壞行的一壞行位址； 該修復邏輯電路包含一位址轉換器和耦接於該位址轉換器的一資料選擇器； 該位址轉換器用以根據該壞行表將一邏輯位址映射到該記憶體陣列的一物理位址上；以及 該資料選擇器用以將不與該物理位址相關的資料從該第一資料取消選擇以產生該第二資料。
  13. 如請求項12所述之記憶體裝置，其中： 該修復邏輯電路用以判定該壞行表是否包含在該邏輯位址前面或等於該邏輯位址的至少一個壞行位址，以及若是，則根據該邏輯位址和該至少一個壞行位址的一數量來判定該物理位址。
  14. 如請求項11所述之記憶體裝置，其中，該修復邏輯電路用以在一預取時段期間將該第一資料映射到該第二資料上。
  15. 如請求項11所述之記憶體裝置，其中： 在一讀取操作中，該第一緩衝器用以以一第一速度從該記憶體陣列接收該第一資料；以及 當該壞行表指示該第一資料與在該記憶體陣列中的該壞行相關時，該修復邏輯電路用以以該第一速度的兩倍速從該第一緩衝器接收該第一資料。
  16. 如請求項11所述之記憶體裝置，其中： 在一讀取操作中，該第一緩衝器用以以一第一速度從該記憶體陣列接收該第一資料； 當該壞行表指示該第一資料不與在該記憶體陣列中的該壞行相關時，該修復邏輯電路用以以該第一速度從該第一緩衝器接收該第一資料。
  17. 如請求項11所述之記憶體裝置，還包含： 該修復邏輯電路用以以一第一速度將該第二資料發送給該第二緩衝器；以及 在一讀取操作中，該第二緩衝器用以以該第一速度的四倍速發送該第二資料。
  18. 如請求項11所述之記憶體裝置，其中： 在一寫入操作中，該修復邏輯電路用以以一第一速度從該第一緩衝器接收該第一資料，以及當該壞行表指示該第一資料與在該記憶體陣列中的該壞行相關時，將無效資料插入該第一資料內以產生該第二資料，並以該第一速度的兩倍速將該第二資料發送給該第二緩衝器。
  19. 如請求項11所述之記憶體裝置，其中： 在一寫入操作中，該修復邏輯電路用以以一第一速度從該第一緩衝器接收該第一資料，以及當該壞行表指示該第一資料不與在該記憶體陣列中的該壞行相關時，以該第一速度將該第二資料發送給該第二緩衝器。
  20. 一種記憶體裝置，包含： 一第一緩衝器，用以接收第一資料； 一記憶體陣列，包含一陣列的複數個記憶體單元； 一內部記憶體，用以儲存包含該記憶體陣列的一壞行的資訊的一壞行表；以及 一修復邏輯電路，耦接於該內部記憶體並且位於該第一緩衝器和該記憶體陣列之間，並用以從該第一緩衝器接收該第一資料，根據該壞行表將該第一資料映射到第二資料，並將該第二資料發送給該記憶體陣列。
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