CN100447899C - 具有稳定源线不考虑位线耦合及加载效应的快闪存储设备 - Google Patents

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Abstract

一种快闪存储设备，可在不考虑读出操作期间的位线耦合以及不考虑制造过程中的加载效应的情况下，提供稳定源线。该快闪存储设备包括：以行和列排列的多个快闪存储单元，每个快闪存储单元具有控制栅、源极和漏极；多个第一、奇数字线，每个第一字线与第一组快闪存储单元的相应控制栅连接；多个第二、偶数字线，每个第二字线与第二组快闪存储单元的相应控制栅连接；多个位线，每个位线与快闪存储单元的相应漏极连接；以及连接在源线和放电线之间的多个选择晶体管，该源线被连接至第一组和第二组快闪存储单元的源极，所述选择晶体管包括与第一和第二组快闪存储单元相同的结构。

Description

具有稳定源线不考虑位线耦合及加载效应的快闪存储设备
技术领域
本发明涉及一种半导体存储设备，特别涉及一种具有稳定源线的快闪存储设备，该设备不考虑读出操作期间的位线耦合，以及不考虑制造过程中经历的加载效应。
背景技术
在需要存储功能的计算机和电子通信系统中广泛采用快闪存储设备。在快闪存储设备中，非易失性和片上可编程性是各种应用中用于存储数据的重要因素。例如，对个人计算机来说，快闪存储设备用于存储BIOS启动信息，或对便携式设备如移动电话和数字照相机来说，快闪存储设备用于存储程序或数据文件。
与易失性存储器如动态随机存取存储器(Dynamic Random AccessMemory，DRAM)不同，快闪存储设备执行擦除和编程操作，图1是分裂栅极“或非”快闪存储设备的截面图，图2是快闪存储器单元的示意图，图2是图1的分裂栅极“或非”快闪存储设备的等效电路。参照图1，分裂栅极“或非”快闪存储设备100包含：源极区102和漏极区103，在半导体衬底101上形成，并且彼此间隔沟道区104的长度；浮动栅105，在源极区102和沟道区104的预定部分上形成；和控制栅106，在浮动栅和沟道区104上形成，并且置于浮动栅105的侧面部分。分裂栅极“或非”快闪存储设备100通过在浮动栅105中积聚负电荷来执行编程操作，通过在浮动栅105的尖峰部分A处、经隧道将积聚的电荷导到控制栅106来执行擦除操作。
在图2的快闪存储器单元200的图示中，存储晶体管201和选择晶体管202串联连接在源线(source line，SL)和位线(bit line，BL)之间，并且由字线(word line，WL)来控制。快闪存储器单元200的编程或擦除操作可在表1的条件下完成。
在表1中，当施加0V给位线BL、1.5V(晶体管的阈电压)给字线WL、10V(高电压Vpp)给源线SL，以及体(bulk)电压为0V时，电荷在存储晶体管201的浮动栅105中积聚，从而实现快闪存储器单元200的编程操作。如果施加0V给位线BL、12V(擦除电压Vee)给字线WL、0V给源线SL，以及体电压为0V，则浮动栅105的积聚电荷被放电，从而实现快闪存储器单元200的擦除操作。通过施加1V给位线BL、3V(读出电压Vread)给字线WL、0V给源线SL，以及体电压为0V，可以实现快闪存储器单元200的读出操作。此时，如果所选择的存储单元是编程单元，电流不会在存储晶体管201的源极和漏极之间流动，于是存储单元被称为“断开”。同时，如果所选择的单元是擦除单元，在存储晶体管201的源极和漏极之间流动恒定电流，于是存储单元被称为“接通”。
表1
Figure C0315403100051
图3和图4示出由这些存储单元组成的存储单元阵列块300和400。图3是传统的存储单元阵列块300的示意图，图中多个位线与一个I/O线连接。参照图3，该存储单元阵列块300包含：n×m个存储单元Q 1至Q16，与n个字线WL和m个位线BL连接；选择晶体管QS1至QS4，与n/2个源线SL1至SLn/2连接；列选择晶体管NM1至NM6，与列地址YA1、YAi、YB1和YBj连接；放电晶体管NM7，与源线放电信号SL_DIS连接；以及源线解码器310。例如，与第一和第二字线WL1和WL2连接的存储单元Q1至Q8及选择晶体管QS1和QS2与第一源线SL1连接，从而形成一个页单元PAGE1。因而，存储单元阵列块300由n/2个页构成，每个页是擦除模式的基本单位。源线解码器310根据操作模式控制施加到源线SL1至SLn/2的0V或Vpp电压，以下将说明源线解码器310。所选择的存储单元Q1至Q16的数据通过列选择晶体管NM1至NM6与读出放大器S/A连接，并且被发送到I/O线。
近来，与此同时，具有内置的非易失性存储器(nonvolatile memory，NVM)的微控制器或者具有内置的CPU性能的智能卡，趋向于需要容量不断增加的存储设备。虽然传统的具有由两个晶体管构成的存储单元的EEPROM(电可擦可编程只读存储器)，具有能够基于字节和页单位来执行编程和擦除操作的优点，它仍然具有存储单元尺寸较大的缺陷。虽然EPROM(电可擦只读存储器)具有存储单元尺寸小的优点，但由于在安装到电路板之后就不能被擦除，它具有不能用作数据存储设备的缺陷。特别是，对于智能卡的应用，需要能够以字节或以页为单位执行擦除操作的大容量程序存储器和数据存储器，应用快闪存储设备。尽管当使用字节模式来执行编程和擦除操作时，快闪存储设备具有例如增加布局面积消耗等问题，这些问题能够通过使用小字节来减少页单位而得以解决。图4说明具有多个I/O线I/O1至I/Ok的存储单元阵列块400，其中减少了页单位的尺寸。各位线BL1至BLk通过晶体管NM1至NM4与读出放大器S/A1至S/Ak连接，并且与I/O线I/O1至I/Ok连接，其中晶体管NM1至NM4由列选择信号YSEL来控制。
存储单元阵列块300和400如表1所示操作。例如，在读出操作期间，当源线SL1至SLn/2(总称“SLi”)被设置成接地电压(VSS)时，所选择的存储单元的单元电流能够流动。读出放大器S/A读出并放大该单元电流，并将存储单元数据发送到I/O线I/Ok。同时，在读出操作期间，如果“接通”单元与“断开”单元相邻，相应于“接通”单元的位线的电压电平将会由于单元电流而减少，相应于“断开”单元的位线的电压电平也将会由于相邻位线之间的耦合而减少，这就会引起单元电流与通过“接通”单元流动一样、能够通过“断开”单元而流动。这种现象会导致读出故障。即使在源线解码器310内的放电路径较大的情况下，源线SLi的电势不会完全变为接地电压(VSS)，而是由于结扩散电阻和线电阻而存在某种程度的升高，其中结扩散电阻和线电阻是由于源线SLi的排列而引起的。在这种情况下，能够通过在源线SLi上形成附加放电路径或者通过使用金属带(metal strapping)，来降低源线SLi的电势。
然而，形成附加放电路径的方法，随之具有芯片尺寸增加的缺点。同样，在存储单元阵列之间形成金属带或晶体管，并具有与存储单元的图案不同的形状的方法，会由于加载效应导致存储单元的特性降低而受到限制，其中加载效应在制造过程中发生在存储单元中。
因此，不断增长对在不增加存储单元的尺寸且不加剧其加载效应的情况下，能够解决源线的升压问题的存储单元的需求。
发明内容
相应地，本发明的目的是提供一种具有稳定源线的快闪存储设备，该设备能够从本质上消除相关技术的限制和缺陷。
本发明的一个目的是提供一种具有存储单元阵列的快闪存储设备，该设备能够减轻或消除读出操作期间源线的电压上升问题。
为了实现这些目的和其他优点、以及根据本发明的目的，如本文所展现及概括说明的内容，根据本发明提供高电压。
在本发明的一个方面，快闪存储设备包括：以行和列排列的多个快闪存储单元，每个快闪存储单元具有控制栅、源极和漏极；多个第一字线，每个字线与第一组快闪存储单元的相应控制栅连接；多个第二字线，每个字线与第二组快闪存储单元的相应控制栅连接；多个位线，每个位线与快闪存储单元的相应漏极连接；以及多个选择晶体管，连接在源线和放电线之间，其中，源线被连接到第一组和第二组快闪存储单元的源极，所述选择晶体管具有与第一组和第二组快闪存储单元相同的结构。
快闪存储单元和选择晶体管最好是分裂栅极快闪存储单元。放电线最好与接收源线放电信号的倒相器的输出连接。
在本发明的另一个方面，快闪存储设备包括：以行和列排列的多个快闪存储单元，每个快闪存储单元具有控制栅、源极和漏极；多个第一字线，每个字线与第一组快闪存储单元的相应控制栅连接；多个第二字线，每个字线与第二组快闪存储单元的相应控制栅连接；多个位线，每个位线与快闪存储单元的相应漏极连接；以及多个选择晶体管，置于相邻位线之间，每个选择晶体管连接在相应源线和相应放电线之间，所述源线被连接到第一组和第二组快闪存储单元的源极，所述选择晶体管具有与第一组和第二组快闪存储单元相同的结构。
利用这种方式，根据本发明的存储单元阵列块，由于源线放电路径具有与存储单元相同的结构，可以减少或消除由于存储单元阵列内的不同图案而产生的加载效应。而且，因为将用于放电源线的放电线和选择晶体管排列在位线之间，由于位线的电压上升将会耦合源线，这样在读出操作期间就不会发生由于相邻位线之间的耦合而引起的读出故障。
附图说明
通过下面结合附图、对本发明的优选实施例进行的详细描述，本发明的上述和其他目的、特性和优点将会变得更加清楚，附图中相同的标号表示不同示意图中相同的部分。由于重点在于说明本发明的原理，所以不比按比例制图。
图1是传统的分裂栅极“或非”快闪存储设备的截面图；
图2是快闪存储单元的示意图，该图是图1的分裂栅极“或非”快闪存储设备的等效电路图；
图3是传统的快闪存储单元阵列的示意图，该图中多个位线与一个I/O线连接；
图4是传统的具有多个I/O线的快闪存储单元阵列的示意图，该图中各位线与相应的I/O线连接；
图5是根据本发明实施例的快闪存储单元阵列的示意图，该图中多个位线与一个I/O线连接；
图6是图5所示的单元阵列的源线解码器的示意图；以及
图7是根据本发明的实施例的具有多个I/O线的快闪存储单元阵列的示意图，该图中多个位线与相应的I/O线连接。
具体实施方式
图5是根据本发明的实施例的快闪存储设备的示意图。参照图5，与图3的传统的存储单元阵列块300相比，在图3的存储单元阵列块300中，与源线SLi连接的选择晶体管QS1至QS4由普通晶体管构成，而图5的存储单元阵列块500包含选择晶体管QS51至QS54，该选择晶体管QS51至QS54具有与存储单元晶体管Q1至Q16相同的结构。换句话说，存储单元晶体管Q1至Q16和选择晶体管QS51至QS54两者都是分裂栅极晶体管的形式，如图1所示的类型。存储单元晶体管Q1至Q16是可选择被编程的“断开”单元，或者是不被编程的“接通”单元，而选择晶体管QS51至QS54是不被编程的“接通”单元。在这种结构中，通过倒相器INV1将源线放电信号SL_DIS倒相，并将其发送到放电线SDL1。
在这种情况下，在读出和擦除模式中，将0V的电压施加到用作源线放电路径的放电线SDL1，在编程模式，将电源电压(VCC)的电压或编程禁止电压施加到放电线SDL1。于是在读出模式中，选择晶体管QS51至QS54总是被维持在擦除模式，并引起源线SLi被接地。即使在所选择的页被一次擦除的情况下，用作源线放电路径的选择晶体管QS51至QS54被擦除，从而作为“接通”单元操作。即使在所选择的页内执行编程操作的情况下，选择晶体管QS51至QS54不被编程。因此，选择晶体管QS51至QS54可用于代替传统的普通晶体管功能，以便消除存储单元阵列内产生的加载效应问题。
在编程模式中，源线解码器310将电源电压(VCC)提供给源线SLi。图6详细说明示例性的源线解码器310。参照图6，源线解码器310响应于编程信号PROGRAM和低地址信号的组合信号X_DECODS，将大约10V的高电压(Vpp)或0V的接地电压(VSS)提供给所选择的源线SLi。在本示例中，编程信号PROGRAM是指示存储单元执行编程操作的信号。
以下，将参照图5详细说明存储单元阵列块500的操作。提供一个关于存储单元Q1的编程、擦除和读出操作的示例。存储单元Q1由第一字线WL1和第一位线BL1来选择。这里，第一字线WL1由行解码器(未示出)启动，第一位线BL1由列选择信号YA1和YB1来选择。在存储单元Q1的编程模式中，将大约1.5V的阈电压(VT)施加到第一字线WL1，由源线解码器310将大约10V的高电压(Vpp)施加到第一源线SL1，并将0V的接地电压施加到第一位线BL1，以便存储单元Q1被编程。在擦除模式中，由于根据页单位来擦除存储单元，将大约12V的擦除电压(Vee)施加到第一和第二字线WL1和WL2，并通过高电平的源线放电信号SL_DIS将放电线SDL1设置为低电平。同样，接通与第一和第二字线WL1和WL2连接的第一选择晶体管QS51，以便将放电线SDL1的低电平发送到第一源线SL1，并将0V的接地电压施加到所有选择的位线BL1、Bli、BLm-1和BLm，以便擦除置于第一页内的所有存储单元Q1至Q8。在读出模式中，将大约3V的读出电压(Vread)施加到第一字线WL1，并通过高电平的源线放电信号SL_DIS将放电线SDL1设置为低电平。同样，接通与第一字线WL1连接的第一选择晶体管QS51，以便将放电线SDL1的低电平发送到第一源线SL1，并将大约1V的电压施加到所选择的位线BL1，以便读出存储单元Q1的数据。
因此，根据本发明的存储单元阵列块500，源线放电路径具有与存储单元相同的结构，于是不会出现由于存储单元阵列内的不同图案而产生的加载效应。
图7是根据本发明的另一个实施例的存储单元阵列块的示意图。将图7的存储单元阵列块700与图4的存储单元阵列块400相比，一个不同之处在于，存储单元阵列块700包括与选择晶体管QS701至QS716连接并排列在位线BL1至BLk之间的放电线SDL1至SDLk。另一个不同之处在于，选择晶体管QS701至QS716具有与分裂栅极存储单元Q1至Q16相同的结构。换句话说，与图5的选择晶体管QS51至QS54相同，给选择晶体管QS701至QS716提供分裂栅极晶体管。
在存储单元阵列块700中，由于放电线SDL1至SDLk排列在位线BL1至BLk之间，并放电源线SLi，可以减少或消除读出操作期间、由于相邻位线之间的耦合而引起的读出故障。
图7的存储单元阵列块700的编程、擦除和读出操作，与图5的存储单元阵列块500这些操作相同。因此省略对其的详细说明。
尽管示例性地说明了分裂栅极快闪存储单元，也可以将本发明应用到具有除分裂栅极结构之外的各种结构的快闪存储单元。
虽然已参照本发明的优选实施例、详细示出和说明了本发明，本领域技术人员应该理解，在不脱离由所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种形式和细节的改变。
因此，根据本发明的存储单元阵列块，由于源线放电路径具有与存储单元相同的结构，可以减少或消除由于存储单元阵列内存在的不同图案而引起的加载效应。此外，可以减少或消除读出操作期间、由于相邻位线之间的耦合而引起的读出故障。

Claims (6)

1.一种快闪存储设备，包括：
以行和列排列的多个快闪存储单元，每个快闪存储单元具有控制栅、源极和漏极；
多个第一字线，每个第一字线与第一组快闪存储单元的相应控制栅连接；
多个第二字线，每个第二字线与第二组快闪存储单元的相应控制栅连接；
多个位线，每个位线与所述多个快闪存储单元的相应漏极连接；以及
多个选择晶体管，连接在源线和放电线之间，所述源线被连接至所述第一组和第二组快闪存储单元的源极，所述选择晶体管具有与所述第一组和第二组快闪存储单元相同的结构，
其中，所述放电线被连接至接收源线放电信号的倒相器的输出。
2.如权利要求1所述的快闪存储设备，其中，所述多个快闪存储单元和所述选择晶体管由分裂栅极快闪存储单元组成。
3.如权利要求1所述的快闪存储设备，其中，在编程模式中所述放电线处于逻辑高电平，在擦除模式和读出模式中所述放电线处于接地电压的逻辑低电平。
4.一种快闪存储设备，包括：
以行和列排列的多个快闪存储单元，每个快闪存储单元具有控制栅、源极和漏极；
多个第一字线，每个第一字线与第一组快闪存储单元的相应控制栅连接；
多个第二字线，每个第二字线与第二组快闪存储单元的相应控制栅连接；
多个位线，每个位线与所述多个快闪存储单元的相应漏极连接；以及
置于相邻位线之间的多个选择晶体管，每个选择晶体管被连接在相应源线和相应放电线之间，所述源线被连接至所述第一组和第二组快闪存储单元的源极，所述选择晶体管包括与所述第一组和第二组快闪存储单元相同的结构，
其中，所述放电线被连接至接收源线放电信号的倒相器的输出。
5.如权利要求4所述的快闪存储设备，其中，所述多个快闪存储单元和所述选择晶体管由分裂栅极快闪存储单元组成。
6.如权利要求4所述的快闪存储设备，其中，在编程模式中所述放电线处于逻辑高电平，在擦除模式和读出模式中所述放电线处于接地电压的逻辑低电平。
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