CN1327527C - 一种能够实现反向读取的sonos型快闪存储器阵列构架的操作方法 - Google Patents

Abstract

能够实现反向读取的SONOS型快闪存储器阵列构架属于快闪存储器设计技术领域，其特征在于：它通过源线编程，而通过位线进行反向读取；它还通过每x列存储单元共用一条源线，而源线又和位线具有相同的走线方向。从而提高了编程效果，加快了读取速度，还改善了系统的串扰，降低了系统译码的复杂度，减少了芯片面积。

Description

一种能够实现反向读取的SONOS型快闪存储器阵列构架的操作方法

技术领域：

本发明属于快闪存储器设计，尤其涉及到SONOS(硅-氧化层-氮化层-氧化层-硅)型快闪存储器中读取方式和阵列构架的设计。

背景技术：

SONOS型快闪存储器是一种具有硅-氧化层-氮化层-氧化层-硅结构的非挥发性快闪存储器，它采用量子隧穿效应将电荷(电子或空穴)穿透隧穿氧化层注入到氮化硅介质层，并被氮化硅中分离的电荷陷阱所俘获，这些俘获的电荷将引起器件的阈值电压明显的改变，从而实现数据的存储。对于采用沟道热电子注入方式进行编程的器件，其俘获的电荷在横向分布比较窄，而且靠近编程点，如果读取方向和编程方向一致(比如同在存储单元的漏端)，即同向读取，那么会由于读取时加在漏端的电压对俘获电荷的屏蔽作用而产生穿通漏电流，降低存储单元的编程效果，不利于数据正确而快速的读取操作。如果采用反向读取方式，即编程操作在存储单元的源端进行，而读取操作在存储单元的漏端进行，则不会产生对俘获电荷的屏蔽作用，使得数据能更快的读出。

图1是传统的NOR结构的浮栅型快闪存储器的阵列构架，其中存储阵列由n×m个存储单元构成，它被排列成n行m列，每行m个存储单元的栅极共用连接到一条字线WLi(i＝1～n)上，每列n个存储单元相互之间反向串接，而且它们的漏端(D)共同连接到一条位线BLi(i＝1～m)上，所有存储单元的源端(S)连接到同一条源线SL上。其编程一般采用沟道热电子注入，当在选中单元所在的字线和位线上加上一定的高压后，沟道中产生的热电子将注入到浮栅中，使存储单元的阈值上升，达到编程的目的，而读取的方向和编程方向一样，也是在选中单元所在的字线和位线上加上一定的电压，然后数据从位线上读出。正是由于这种阵列中所有存储单元共用一条源线SL，不利于实现反向读取，因此一般不用于SONOS型快闪存储器的阵列构架。

图2是一种已有的适用于SONOS型快闪存储器的反向读取的阵列构架。和图1所示阵列构架所不同的是它的源线被分成n/2条(n是字线的条数)。它通过源线SL进行编程操作，而数据是从位线BL方向读出，从而实现了反向读取。但它的缺点是在编程的时候，所有未选中的存储单元的位线都需要偏置到和源线一样的高压，这不仅加重了系统的串扰问题，也增加了用于产生编程高压的电荷泵电路的设计难度。另外，这种阵列构架中引到外围电路的源线数量很多，而且由于源线需要传输高压，所以源线的译码电路特别复杂，其所占的版图面积很大。

发明内容：

本发明的目的在于提出一种适用于SONOS型快闪存储器的反向读取的阵列构架。通过源线进行编程操作，而通过位线进行反向读取操作来提高编程效果，加快读取速度。通过每x列存储单元共用一条源线SL，并且源线SL和位线BL的走线方向相同来改善系统的串扰，降低系统译码复杂度和难度，减少芯片面积的目的。

本发明所述的能够实现反向读取的SONOS型快闪存储器阵列构架是一个有n×m个存储单元的阵列构架，其中：每行的m个存储单元共用一条水平方向走线的字线，用WL表示，整个存储阵列共有n条字线；每列的n个存储单元之间相互反向串接，每列的n个存储单元共用一条位线，用BL表示，所述位线的走线方向垂直于字线的走线方向，整个存储阵列共有m条位线；所述m条位线按照区块进行划分，每个区块包含x条位线，共有n×x个存储单元，它们共用一条源线，用SL表示，源线从这x列单元的中间引出，其走线方向和位线的走线方向相同，整个存储阵列共有m/x个区块和m/x条源线；

其特征在于：

在编程时，要被编程的存储单元所在区块中的源线被连接到电压为VprogS的输入信号端，它所在的字线被连接到电压为VprogW的输入信号端，它所在的位线被连接到电压为0V的偏置端，而它所在区块中的其他位线处于浮空状态，其他字线被连接到电压为0V的偏置端；对于其他区块，其中存储单元的源线和位线都被连接到电压为0V的偏置端；

在读取时，要被读取的存储单元所在区块中的源线被连接到电压为0V的偏置端，它所在的字线被连接到电压为VreadW的信号输入端，它所在的位线是信号读出线，被连接到电压为VreadB的一端；而其余的包括其他区块中的字线，位线和源线都被连接到电压为0V的偏置端；

在擦除时，整个存储阵列中所有的字线都被连接到电压为VeraW的信号输入端，所有的源线都被连接到电压为VeraS的信号输入端，所有的位线都处于浮空状态。

试验证明，本发明能够实现反向读取，有利于提高编程效果，加快读取速度，并且能够减轻系统的串扰问题，大大降低系统译码的复杂度和难度，减少芯片面积。

附图说明：

图1，传统NOR结构的浮栅型快闪存储器的阵列构架示意图；

图2，一种已有的适用于SONOS型快闪存储器的反向读取的阵列构架示意图；

图3，本发明提出的适用于SONOS型快闪存储器的反向读取的阵列构架示意图；

图4，本发明提出的阵列构架在编程时各条引线所加电压的示意图；

图5，本发明提出的阵列构架在读取时各条引线所加电压的示意图；

图6，本发明提出的阵列构架在擦除时各条引线所加电压的示意图；

图7，本发明提出的阵列构架和译码电路的一个具体实施例的示意图。

具体实施方式：

结合附图说明本发明的具体实施方式。

图3所示的是本发明提出的适用于SONOS型快闪存储器的反向读取的阵列构架示意图。其中n×m个存储单元被排列成n行m列，每行的m个存储单元的栅极共同连接到一条字线WL上，并且字线的走线方向为水平方向，整个存储阵列共有n条字线(从WL1到WLn)。每列的n个存储单元相互之间反向串接，它们的漏端(D)共同连接到一条位线BL上，并且位线的走线方向垂直于字线的走线方向，整个存储阵列共有m条位线(从BL1到BLm)。所述m条位线按照区块进行划分，每个区块包含x条位线，共有n×x个存储单元(比如区块301，区块302和区块303)，这n×x个存储单元的源端(S)共同连接到一条源线SL上，并且源线从这x列单元的中间引出，比如对于第一个区块301，其源线从第x/2列单元和第x/2+1列单元的中间引出来，其走线方向和位线的走线方向相同，整个存储阵列共有m/x个区块和m/x条源线(从SL1到SLm/x)。

图4是本发明提出的阵列构架在编程时各条引线所加电压的示意图。其中401，402和403是如图3所示的存储阵列中所划分的区块。假设存储单元411要被编程，那么它所在的区块401中的源线SL1会被加压到VprogS(比如4V)，其所在的字线WL2会被加压到VprogW(比如8V)，而其所在的位线BLx/2会被偏置到0V。而区块401中其他的位线(BL1到BLx/2-1和BLx/2+1到BLx)都处于浮空状态，并且其他的字线(WL1，WL3到WLn)都会被偏置到0V。同时对于其他区块(比如402和403)，其中存储单元的源线(SL2到SLm/x)和位线(BLx+1到BLm)都被偏置到0V。在这种加压模式下，对于存储单元411，其字线，源线和位线电压分别为VprogW，VprogS和0V，从而能从源线方向被编程。

需要指出的是本发明提出的阵列构架及其编程方式可以大大改善存储单元在编程时面临的串扰问题。虽然对于区块401中和存储单元411同一列的其他不需要被编程的存储单元(比如存储单元412)，其字线、源线和位线电压分别为0V，VprogS和0V，在这种电压模式下，它们会受到这些电压的影响，不利于这些存储单元中数据的保持。同样，对于区块401中和存储单元411同一行的其他不需要被编程的存储单元(比如存储单元413，其字线，源线和位线电压分别为VprogW，VprogS和浮空)，和存储单元411不同行也不同列的其他不需要被编程的存储单元(比如存储单元414，其字线，源线和位线电压分别为0V，VprogS和浮空)，他们同样会受到相应电压的影响，从而影响所存储数据的保持特性。但是在本发明提出的构架中，对于其他区块(比如区块402，403)中的存储单元，它们的源线(SL2到SLm/x)和位线(BLx+1到BLm)都被偏置到0V，因此它们不会受到电压的影响，从而有利于保持所存储的数据。这样，整个存储阵列中的存储单元大部分不受电压的影响，因此，本发明提出的阵列构架大大改善了整个系统的串扰问题。

图5是本发明提出的阵列构架在读取时各条引线所加电压的示意图。其中501，502和503是如图3所示的存储阵列中所划分的区块。假设存储单元511要被读出，那么它所在的区块501中的源线SL1会被偏置到0V，其所在的字线WL2会被加压到VreadW(比如4V)，而其所在的位线BLx/2会被偏置到VreadB(比如1V)。而其余所有的字线(WL1，WL3到WLn)，位线(BL1到BLx/2-1和BLx/2+1到BLm)和源线(SL2到SLm/x)都被偏置到0V。

需要指出的是在这种电压模式下，数据通过位线BLx/2把存储单元5 11中所存储的数据读取出来，这和其从源线SL1进行编程的方向正好相反，因此实现了反向读取，有利于提高编程效果，加快读取速度。

图6是本发明提出的阵列构架在擦除时各条引线所加电压的示意图。其中601，602和603是如图3所示的存储阵列中所划分的区块。由于擦除操作需要把所有存储单元所存储的内容全部擦除，所以所有的字线(WL1到WLn)都被偏置到VeraW(比如-8V)，所有的源线(SL1到SLm/x)都被偏置到VeraS(比如4V)，而所有的位线(BL1到BLm)都处于浮空状态。这样所有存储单元中的数据都从源线方向被擦除。

图7是本发明提出的阵列构架和译码电路的一个具体实施例的示意图。它由存储阵列701，字线WL的低压译码和高压转换电路702，源线SL的低压译码和高压转换电路703，位线转换电路704，位线转换电路栅极的译码电路705和全局位线GBL的译码电路706构成。其中存储阵列701只包含了一个如图3所示的由n行16列存储单元构成的一个区块(即x＝16)。字线WL的低压译码和高压转换电路702用于实现对存储阵列701进行读取操作，编程操作和擦除操作时字线的选中和相应电压的切换，源线SL的低压译码和高压转换电路703用于实现对存储阵列701进行读取操作，编程操作和擦除操作时源线的选中和相应电压的切换。而位线转换电路704用于实现位线BL和全局位线GBL的转换，其中的MOS管(N1-N16)都是能承受高压的高压nMOS管，其中N1-N8的栅极都连接到同一个控制线Gate1，N9-N16的栅极都连接到同一个控制线Gate2上。而控制信号线Gate1和Gate2都由位线转换电路栅极的译码电路705产生。而全局位线GBL的译码电路706实现对全局位线GBL的译码功能。

需要指出的是由于本发明提出的阵列构架中的位线BL在编程，擦除和读取时的电压只可能是0V，浮空或者VreadB状态，所以全局位线GBL都是低压信号，因此位线转换电路栅极的译码电路705和全局位线GBL的译码电路706全部采用低压译码电路，不需要再进行高压转化，这样，译码电路的复杂度和难度大大降低，同时也大大减少了其所占的芯片面积。

如上所述，本发明提出的阵列构架能够实现反向读取的功能，有利于提高编程效果，加快读取速度，并且能够减轻系统的串扰问题，大大降低系统译码的复杂度和难度，减少芯片面积。它特别适合用在SONOS快闪存储器的阵列构架设计中。

尽管上述描述非常详细，但这仅仅是本发明原理的说明，很显然，本发明不局限于本文所披露和说明的这个实施例。因此，不超出本发明构思和范围内可能做出的适当变化都将包含在本发明的进一步实施例中。

Claims (1)

1、对于能够实现反向读取的SONOS型快闪存储器阵列构架的操作方法，该SONOS型快闪存储器是一个有n×m个存储单元的阵列构架，其中：每行的m个存储单元共用一条水平方向走线的字线，用WL表示，整个存储阵列共有n条字线；每列的n个存储单元之间相互反向串接，每列的n个存储单元共用一条位线，用BL表示，所述位线的走线方向垂直于字线的走线方向，整个存储阵列共有m条位线；所述m条位线按照区块进行划分，每个区块包含x条位线，共有n×x个存储单元，它们共用一条源线，用SL表示，源线从这x列单元的中间引出，其走线方向和位线的走线方向相同，整个存储阵列共有m/x个区块和m/x条源线；

其特征在于：

在编程时，要被编程的存储单元所在区块中的源线被连接到电压为VprogS的输入信号端，它所在的字线被连接到电压为VprogW的输入信号端，它所在的位线被连接到电压为0V的偏置端，而它所在区块中的其他位线处于浮空状态，其他字线被连接到电压为0V的偏置端；对于其他区块，其中存储单元的源线和位线都被连接到电压为0V的偏置端；

在读取时，要被读取的存储单元所在区块中的源线被连接到电压为0V的偏置端，它所在的字线被连接到电压为VreadW的信号输入端，它所在的位线是信号读出线，被连接到电压为VreadB的一端；而其余的包括其他区块中的字线，位线和源线都被连接到电压为0V的偏置端；

在擦除时，整个存储阵列中所有的字线都被连接到电压为VeraW的信号输入端，所有的源线都被连接到电压为VeraS的信号输入端，所有的位线都处于浮空状态。

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