TWI228256B - Flash memory device with stable source line regardless of bit line coupling and loading effect - Google Patents

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TWI228256B
TWI228256B TW092116362A TW92116362A TWI228256B TW I228256 B TWI228256 B TW I228256B TW 092116362 A TW092116362 A TW 092116362A TW 92116362 A TW92116362 A TW 92116362A TW I228256 B TWI228256 B TW I228256B
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Description

1228256 玖、發明說明： 發明所屬之技術領域 本發明是有關於一種半導體記憶體裝置，且較特別的 是’有關於一種具備與讀取動作期間的位元線耦合無關， 以及與製造程序期間所遭遇的負載效應無關的一穩定源極 線的快閃記憶體元件。 先前技術 快閃記憶體元件被廣泛使用在需要提供儲存功能的電 腦和電子通訊系統中。在快閃記憶體元件中，非揮發性 (non-volatility)和晶片內程式化能力（programmability)是儲 存各種應用程式資料的重要因素。舉例來說，快閃記憶體 元件被用在個人電腦中儲存BIOS啓動資訊，或是用在像 是手提電話和數位相機的移動式裝置中儲存程式或資料檔 案。 與像是動態隨機存取記憶體（DRAM)的揮發性記憶體 元件不同的是，快閃記憶體元件可執行刪除和程式動作。 第1圖繪示一個分裂閘極（split-gate)NOR快閃記憶體元件 的截面圖。第2圖繪示一個爲第1圖中的分裂閘極NOR 快閃記憶體元件的等效電路的快閃記憶胞的示意圖。請參 考第1圖，分裂閘極NOR快閃記憶體元件100包括成形 在一個半導體基底（semiconductor substrate)101上，互相 間隔一個通道區（channel region) 104長度的一個源極區 (source region) 102 和一個汲極區（drain region)l03 ;在源 極區102和通道區104的預定部分上成形的一個浮動閘 11635pif.doc/008 6 1228256 (floating gate)l〇5 ;以及成形在浮動閘105和通道區104 上，並且配置在浮動閘側面部分上的一個控制閘（control gate) 106。分裂閘極NOR快閃記憶體元件100藉由在浮動 閘105上累積負電荷(negative charge)，而執行程式動作， 並且在浮動閘105的尖端部分(peaked portion)A，藉由將 累積的電荷隧穿（tunneling)到控制閘106，而執行刪除動 作。 在第2圖的快閃記憶胞200的示意圖中，計憶電晶體 (memory transistor)201 和選擇電晶體（selection transistor)202串聯在源極線SL和位元線BL之間，而且 其閘極共同連接到一個字元線WL。快閃記億胞200的程 式或刪除動作，是在第1表的條件下完成。 第1表
操作模式 選擇/ 未選擇 BL WL SL BULK 程式模式 選擇 0V VT (1.5V) Vpp (10V) OV 未選擇 VCC 0V OV OV 選擇 0V Vee (12V)_ OV OV 刪除模式 未選擇 0V ον OV OV 選擇 IV Vread (3^V〇_. OV OV 讀取模式 -κ巳 禾进擇 0V OV OV OV 在第1表中，當施加0V到位元線BL ’ i.5%電晶體 的臨界電壓）到字元線WL，10V(高電壓Vpp)到源極線SL， 而且容積電壓(bulk voltage)爲0V時，電荷會在計憶電晶 11635pif.doc/008 7 1228256 體201的浮動閘105上累積，以執行快閃記憶胞200的程 式動作。如果施加0V到位元線BL，12V(刪除電壓Vee) 到字元線WL，0V到源極線SL，而且容積電壓爲〇V，則 在浮動閘105上累積的電荷會放電，以執行快閃記憶胞200 的刪除動作。快閃記憶胞200的讀取動作是藉由施加IV 到位元線BL，3V(讀取電壓Vread)到字元線WL，0V到源 極線SL，而且容積電壓爲0V而執行。如果所選取的記憶 胞是一個程式記憶胞(programmed cell)，則電流不會流經 計憶電晶體201的汲極和源極，所以此時的記憶胞被稱爲” 關閉”(off)。如果所選取的記憶胞是一個刪除記憶胞（erased cell)，則定量的電流會流經計憶電晶體201的汲極和源極， 所以此時的記憶胞被稱爲”開啓”(〇η)。 由該些記憶胞所組成的記憶胞陣列塊300和400繪示 在第3圖和第4圖中。第3圖繪不一個習知的記憶胞陣列 塊300的示意圖，其中複數個位元線連接到一個輸入/輸 出（I/O)線。請參考第3圖，記憶胞陣列塊300包括連接到 η個字元線WL和m個位元線BL的η X m個記憶胞 Q1〜Q16 ;連接到n/2個源極線SL1〜SLn/2的複數個選擇 電晶體QS1〜QS4 ;連接到複數個行位址（c〇lumn addresses)YAl，YAi，YBl和YBj的複數個行選擇電晶體 々Ml〜NM6 ;連接到一個源極線放電訊號sl__DIS的一個放 電電晶體NM7 ;以及一個源極線解碼器31〇。舉例來說， 連接到第一和第二字元線WL1和WL2的記憶胞Q1〜Q8 和選擇電晶體QS1和QS2，會連接到第一源極線SL1，因 11635pif.doc/008 8 1228256 此而形成一個頁單元（page imit)PAGEl。所以記憶胞陣列 塊300是由n/2個頁(page)所組成，而且頁是刪除模式的 基本單位。以下將說明的源極線解碼器310會根據操作模 式，控制施加到源極線SL1〜SLn/2的0V或VPP電壓。選 定的記憶胞Q1〜Q16的資料會經由行選擇電晶體 NM1〜NM6，連接到一個感測放大器S/A，並且傳送到輸 入/輸出線。 近來，具有內建非揮發性記憶體(NVM)的微控制器或 具有內建CPU功能的智慧卡(smart cards)，都趨向於需要 使用經常增加容量的記憶體元件。雖然由兩個電晶體所組 成的記憶胞所提供的習知的電子式可消除可程式唯讀記憶 體（Electrically Erasable Programmable Read-Only Memory， EEPROM)可提供根據位元組和頁單元執行程式和刪除動作 的優點，但也同時具有較大記憶胞尺寸的缺點。雖然可消 除可程式唯讀記憶體（Erasable Programmable Read-Only Memory，EPROM)可提供小記憶胞尺寸的優點，但也同時 具有因爲當安裝在電路板上時無法被刪除，所以無法當成 資料計憶體元件（data memory device)的缺點。特別的是， 針對需要大容量程式記憶體和可執行程式和刪除功能的資 料計憶體的智慧卡應用程式而言，在位元組或頁單元中， 都會用到快閃記憶體元件。雖然快閃記憶體元件也會有像 是當ίί用位元組模式執行程式和刪除動作時會增加配置區 (layout area)消耗的問題，但是這些問題可以藉由降低小 位元組的頁單元解決。第4圖繪示一個具有複數個輸入/ 11635pif.doc/008 9 1228256 輸出線1/01〜I/〇k，而且其中的頁單元尺寸已經降低的記 憶胞陣列塊400。對應的位元線BL1〜BLk經由電晶體 NM1〜NM4，連接到感測放大器S/A1〜S/Ak，其中電晶體 NM1〜NM4的閘極共同連接到一個行選擇訊號YSEL，並 且與輸入/輸出線1/01〜Ι/Ok相連接。 記憶胞陣列塊300和400以第1表所示的方式動作。 舉例來說，在讀取動作期間，當源極線SL1〜SLn/2(大體上 稱爲”SLi”)設定成接地電壓(VSS)時，所選定記億胞的記憶 胞電流（cell currents)就會流過。感測放大器S/A會感測及 放大記憶胞電流，並且將記憶胞資料傳送到輸入輸出線 I/Ok。同時，在讀取動作期間，如果在，，||閉”言己憶胞旁邊 有”開啓”記憶胞存在，則因爲記憶胞電流的關係，相對於” 開啓”記憶胞的位元線的電壓位準會降低，而且因爲鄰近 位元線之間的耦合，相對於”關閉”記憶胞位元線的電壓位 準也會降低，因此造成記憶胞電流會流經”關閉”記憶胞’ 就像其真的流過，，開啓，，記憶胞一般的問題，這種現象會造 成讀取錯誤。即使在源極解碼器310中的放電路徑很大時’ 源極線SLi的電位也無法完全變成接地電壓(VSS)，而S 爲源極線SLi的排列所造成的電阻和線電阻的接面擴散 (junction diffusion)的關係，源極線SLi的電位會稍微升咼 到某一程度。在此例中，藉由在源極線SLi上成形額外的 放電^徑，或使用金屬跨接法（metal strapping method) ’ 可以降低源極線SLi的電位。 然而，成形額外放電路徑的方法具有增加晶片尺寸的 11635pif.doc/008 10 1228256 缺點。同時，成形金屬跨接的方法或是因在製造程序期間， 發生在記憶胞中的負載效應所引起的記憶胞的特性退化所 造成的與記憶胞圖案不同形狀的記憶胞陣列之間的電晶體 也是受限的。 因此，可以解決源極線的上升電壓問題，而且不需增 加其尺寸和不會惡化記憶胞的負載效應的需求逐漸增加。 發明內簦 本發明是針對一種具有穩定源極線，可以完全消除在 習知技藝中的一或多個限制和缺點的快閃記憶體元件。 本發明的目的是提供一種具有在讀取動作期間，可以 減輕或消除發生在源極線上的電壓上升問題的記憶胞陣列 的快閃記憶體元件。 爲達成上述和其他目的，如在此所廣泛說明一般，本 發明提供一個高電壓。 根據本發明的一方面，快閃記憶體元件包括複數個以 行（columns)和列（rows)排列的快閃記憶胞，每一快閃記憶 胞具有一個控制閘、一個源極和一個汲極；複數個第一字 元線，每一該些字元線連接到一個第一組快閃記憶胞的一 個對應控制閘；複數個第二字元線，每一該些字元線連接 到一個第二組快閃記憶胞的一個對應控制閘；複數個位元 線，每一該些位元線連接到快閃記憶胞的一個對應汲極； 以及複數個選擇電晶體，連接在源極線和放電線之間’其 中源極線連接到第一和第二組快閃記憶胞的源極，而且選 擇電晶體具有與第一和第二組快閃記憶胞相同的結構。 11635pif.doc/008 11 1228256 快閃記憶胞和選擇電晶體最好可以是分裂閘極快閃記 憶胞。放電線最好可以連接到接收源極線放電訊號的一個 反相器的輸出。 根據本發明的另一方面，快閃記憶體元件包括複數個 以行和列排列的快閃記憶胞，每一快閃記憶胞具有一個控 制閘、一個源極和一個汲極；複數個第一字元線’每一該 些字元線連接到一個第一組快閃記憶胞的一個對應控制 閘；複數個第二字元線，每一該些字元線連接到一個第二 組快閃記憶胞的一個對應控制閘；複數個位元線，每一該 些位元線連接到快閃記憶胞的一個對應汲極；以及複數個 選擇電晶體，安置在鄰近的位元線之間，每一該些選擇電 晶體連接在一個對應源極線和一個對應放電線之間，其中 源極線連接到第一和第二組快閃記憶胞的源極，而且選擇 電晶體具有與第一和第二組快閃記憶胞相同的結構。 以這種方式，因其源極線放電路徑具有與記憶胞相同 的結構，所以根據本發明的記憶胞陣列塊可以減輕或消除 由記憶胞陣列中不同圖案所引起的負載效應問題。此外， 因爲用來對源極線放電的放電線和選擇電晶體被排列在位 元線之間，所以因爲位元線電壓上升會造成源極線耦和， 以使得在讀取動作期間不會發生因爲在鄰近位元線之間耦 和所造成的讀取錯誤。 ί讓本發明之上述和其他目的、特徵、和優點能明顯 易懂’下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下。 11635pif.doc/008 12 1228256 實施方式·· 第5圖繪示一個根據本發明一實施例的快閃記憶體元 件的示意圖。請參考第5圖，與第3圖的習知記憶胞陣列 塊300相比較，在記憶胞陣列塊300中，連接到源極線SLi 的選擇電晶體QS1〜QS4是由共同電晶體（common transistors)所組成，而第5圖的記憶胞陣列塊500則包括 與記憶胞電晶體Q1〜Q16具有相同結構的電晶體所組成的 選擇電晶體QS51〜QS54。換言之，記憶胞電晶體Q1〜Q16 和選擇電晶體QS51〜QS54都具有如第1圖所示的分裂閘 極電晶體的形式。記憶胞電晶體Q1〜Q16是選擇性程式過 的”關閉”電晶體或選擇性未程式過的”開啓”電晶體，而選 擇電晶體QS51〜QS54則是未程式過的”開啓”電晶體。在 此架構中，源極線放電訊號SL_DIS會經由一個反相器 INV1反相，並且再傳送給放電線SDL1。 在此例中，0V的電壓施加給當成讀取和刪除模式中 的源極線放電路徑的放電線SDL1，而且在程式模式中， 電源供給電壓（VCC)或程式抑制電壓（program inhibit voltage)會施加給放電線SDL1。因此，選擇電晶體 QS51〜QS54在刪除模式中總是維持保持狀態，而在讀取模 式中會使源極線SLi接地。即使當所選定的頁已經刪除_ 次時，當成源極線放電路徑的選擇電晶體QS51〜QS54，也 會被刪除以當成”開啓”記憶胞運作◦而在選定的頁中執行 程式動作時，選擇電晶體QS51〜QS54不會被程式化。因 此，選擇電晶體QS51〜QS54可以被用來取代習知的正常 11635pif.doc/008 13 1228256 電晶體功能，以消除在記憶胞陣列中所產生的負載效應問 題。 在程式模式中，源極線解碼器310會提供電源供給電 壓（VCC)給源極線SLi。第6圖繪示源極線解碼器310的 一個範例。請參考第6圖，響應一個程式訊號（program signal)PROGRAM和低位址訊號的組合訊號（combination signals)X—DECODS，源極線解碼器310會提供大約是10V 的高電壓（Vpp)或接地電壓(VSS)給選定的源極線SLi。在 此例中，程式訊號PROGRAM是用來指示記憶胞執行程式 動作的訊號。 以下將參考第5圖，詳細說明記憶胞陣列塊500的動 作。在此提供一個範例，用來說明記憶胞Q1的程式、刪 除和讀取動作。記憶胞Q1是由第一字元線WL1和第一位 元線BL1所選定。其中，第一字元線WL1是由一個列解 碼器（row decoder)(未繪示）所致能（enabled)，而且第一位 元線BL1是由行選擇訊號YA1和YB1所選定。在記憶胞 Q1的程式模式中，大約1.5V的臨界電壓(VT)施加到第一 字元線WL1，大約10V的高電壓(Vpp)會經由源極線解碼 器310施加到第一源極線SL1，而且大約0V的接地電壓 (VSS)施加到第一位元線BL1，以程式化記憶胞Q1。在刪 除模式中，因爲記憶胞會以頁爲單元刪除，所以大約12V 的刪除電壓（Vee)施加到第一和第二字元線WL1和WL2， 而且藉由將源極線放電訊號SLJ3IS設定成高位準，而將 放電線SDL1設定成低位準。同時，連接到第一和第二字 11635pif.doc/008 14 1228256 元線WL1和WL2的第一選擇電晶體QS51會開啓’以將 低位準的放電線SDL1，傳送給第一源極線SL1，而且0V 的接地電壓施加給所有選定的位元線BL1，BLi，BLm-1，和 BLm，以使得所有安置在第一頁中的記憶胞Q1〜Q8都會 被刪除。在讀取模式中，大約3V的讀取電壓(Vread)施加 到第一字元線WL1，而且藉由將源極線放電訊號SL-DIS 設定成高位準，而將放電線SDL1設定成低位準。同時’ 連接到第一字元線WL1的第一選擇電晶體QSM會開啓’ 以將低位準的放電線SDL1，傳送給第一源極線SL1，而 且IV的電壓施加給所選定的位元線BL1，以讀取記億胞 Q1中的資料。 因此，在根據本發明的記憶胞陣列塊500中，源極線 放電路徑具有與記憶胞的放電路徑相同的結構’所以不會 產生因爲記憶胞中不同圖案所造成的負載效應。 第7圖繪示一個根據本發明另一實施例的記憶胞陣列 塊的示意圖。第7圖的記憶胞陣列塊700與第4圖的記憶 胞陣列塊不同的部分，包括連接到選擇電晶體 QS701〜QS716，並且排列在位元線BL1〜BLk之間的放電 線SDL1〜SDLk。另一個差異是選擇電晶體QS701〜QS716 具有與分裂閘極記憶胞Q1〜Q16相同的結構。換言之，如 第5圖的選擇電晶體QS51〜QS54 —般，選擇電晶體 QS7〇r〜QS716是由分裂閘極電晶體所提供。 在記憶胞陣列塊700中，因爲放電線SDL1〜SDLk是 排列在位元線BL1〜BLk和放電源極線SLi之間’所以在 11635pif.doc/008 15 1228256 讀取動作期間，可以減輕或消除由鄰近位元線耦和所引起 的讀取錯誤。 第7圖的記憶胞陣列塊7〇〇的程式、刪除和讀取動作， 與第5圖的記憶胞陣列塊500的王該些動作完全相同。其 詳細說明在此將於省略° 雖然在此以分裂閘極快閃記憶胞爲例，本發明同時也 可應用在具有與分裂閘極結構不同的各種結構的快閃記憶 胞。 因此，因其源極線放電路徑具有與記憶胞相同的結 構，所以根據本發明的記憶胞陣列塊可以減輕或消除由記 億胞陣列中不同圖案所引起的負載效應問題。另外也可以 減輕或消除在讀取動作期間，由鄰近位元線耦和所引起的 讀取錯誤。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神與範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 圖式簡單說明 第1圖繪示一個習知的分裂閘極NOR快閃記憶體元 件的截面圖。 第2圖繪示一個爲第1圖中的分裂閘極NOR快閃記 憶體元件的等效電路的快閃記憶胞的示意圖。 第3圖繪示一個習知的快閃記憶胞陣列的示意圖，其 中複數個位元線連接到一個單一的輸入/輸出線。 11635pif.doc/008 16 1228256 第4圖繪示一個具有複數個輸入/輸出線的習知的快 閃記憶胞陣列的示意圖，其中對應位元線連接到對應輸入 /輸出線。 第5圖繪示一個根據本發明一實施例的快閃記憶胞陣 列的示意圖，其中複數個位元線連接到一個單一的輸入/ 輸出線。 第6圖繪示一個第5圖所示的記憶胞陣列所用的源極 線解碼器的示意圖。 第7圖繪示一個根據本發明另一實施例具有複數個輸 入/輸出線的快閃記憶胞陣列的示意圖，其中對應位元線 連接到對應輸入/輸出線。 圖式標記說明= 100 :快閃記憶體元件 101 :半導體基底 102 :源極區 103 :汲極區 104 :通道區 105 :浮動閘 106 :控制閘 200 :快閃記憶胞 201 :計憶電晶體 202 :選擇電晶體 300,400,500,700 :記憶胞陣列塊 310 :源極線解碼器 11635pif.doc/008 17

Claims (1)

1228256 拾、申請專利範圍： 1.一種快閃記憶體元件，包括： 複數個以複數個行（columns)和複數個列（rows)排列的 快閃記憶胞，每一該些快閃記憶胞具有一控制閘、一源極 和一'汲極； 複數個第一字元線，每一該些字元線連接到一第一組 的該些快閃記憶胞的複數個對應控制閘； 複數個第二字元線，每一該些字元線連接到一第二組 的快閃記憶胞的複數個對應控制閘； 複數個位元線，每一該些位元線連接到該些快閃記憶 胞的一對應汲極；以及 複數個選擇電晶體，連接在一源極線和一放電線之 間，其中該源極線連接到該第一和該第二組的該些快閃記 憶胞的複數個源極，而且該些選擇電晶體具有與該第一和 該第二組的該些快閃記憶胞相同的結構。 2·如申請專利範圍第1項所述之快閃記憶體元件，其 中該些快閃記憶胞和該些選擇電晶體包括複數個分裂閘極 快閃記憶胞。 3·如申請專利範圍第1項所述之快閃記憶體元件，其 中該放電線連接到用來接收一源極線放電訊號的一反相器 的一輸出。 4·如申請專利範圍第1項所述之快閃記憶體元件，其 中當在一程式模式時，該放電線是在一邏輯高位準’而當 在一刪除模式和一讀取模式時，該放電線是在一接地電壓 11635pif.doc/008 18 1228256 的一邏輯低位準。 5. 如申請專利範圍第1項所述之快閃記憶體元件，更 加包括複數個排列在該快閃記憶體元件的複數個邊界上的 虛擬（dummy)快閃記億胞，每一該些虛擬快閃記憶胞具有 一控制閘、一源極和一汲極， 其中當在一程式模式時，複數個邏輯高位準會施加給 該些虛擬快閃記憶胞的該些位元線，而當在一刪除模式和 一讀取模式時，一接地電壓的複數個邏輯低位準會施加給 該些虛擬快閃記憶胞。 6. —種快閃記憶體元件，包括： 複數個以複數個行和複數個列排列的快閃記憶胞，每 一該些快閃記憶胞具有一控制閘、一源極和一汲極； 複數個第一字兀線，每一該些字兀線連接到一第一組 的該些快閃記憶胞的複數個對應控制閘； 複數個第二字兀線，每一該些字兀線連接到一第二組 的快閃記憶胞的複數個對應控制閘； 複數個位元線，每一該些位元線連接到該些快閃記憶 胞的一對應汲極；以及 複數個選擇電晶體，配置在複數個鄰近的位元線之 間，每一該些選擇電晶體連接在一對應源極線和一對應放 電線之間，其中該源極線連接到該第一和該第二組的該些 快閃記憶胞的複數個源極，而且該些選擇電晶體具有與該 第一和該第二組的該些快閃記憶胞相同的結構。 7. 如申請專利範圍第6項所述之快閃記憶體元件，其 11635pif.doc/008 19 1228256 中該些快閃記憶胞和該些選擇電晶體包括複數個分裂閘極 快閃記憶胞。 8. 如申請專利範圍第6項所述之快閃記憶體元件，其 中該放電線連接到用來接收一源極線放電訊號的一反相器 的一輸出。 9. 如申請專利範圍第6項所述之快閃記憶體元件，其 中當在一程式模式時，該放電線是在一邏輯高位準，而當 在一刪除模式和一讀取模式時，該放電線是在一接地電壓 的一邏輯低位準。 10. 如申請專利範圍第6項所述之快閃記憶體元件， 更加包括複數個排列在該快閃記憶體元件的複數個邊界上 的虛擬快閃記憶胞，每一該些虛擬快閃記憶胞具有一控制 聞、一^源極和一^汲極， 其中當在一程式模式時，複數個邏輯高位準會施加給 該些虛擬快閃記憶胞的該些位元線，而當在一刪除模式和 一讀取模式時，一接地電壓的複數個邏輯低位準會施加給 該些虛擬快閃記憶胞。 11635pif.doc/008 20
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