KR101098431B1 - 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR101098431B1
KR101098431B1 KR1020090135616A KR20090135616A KR101098431B1 KR 101098431 B1 KR101098431 B1 KR 101098431B1 KR 1020090135616 A KR1020090135616 A KR 1020090135616A KR 20090135616 A KR20090135616 A KR 20090135616A KR 101098431 B1 KR101098431 B1 KR 101098431B1
Authority
KR
South Korea
Prior art keywords
page buffer
ready
cache
data
program
Prior art date
Application number
KR1020090135616A
Other languages
English (en)
Other versions
KR20110078734A (ko
Inventor
정승현
김유성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090135616A priority Critical patent/KR101098431B1/ko
Publication of KR20110078734A publication Critical patent/KR20110078734A/ko
Application granted granted Critical
Publication of KR101098431B1 publication Critical patent/KR101098431B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명의 실시 예에 따른 반도체 장치는, 복수개의 플레인에 대한 멀티 플레인 프로그램 명령과, 각 플레인에 연결된 페이지 버퍼 그룹에프로그램할 데이터가 입력되는 단계; 상기 복수개의 플레인에 대한 프로그램을 실시하는 동안, 상기 각각의 페이지 버퍼 그룹들의 캐시 래치가 사용 가능한지 여부를 판단하는 단계; 및 캐시 래치의 사용이 가능 한 것으로 판단되는 페이지 버퍼 그룹이 있는 경우, 해당 페이지 버퍼 그룹의 캐시 래치로 현재 진행중인 프로그램에 연속하여 프로그램할 데이터를 입력하는 단계로 동작한다.
캐시 프로그램, 멀티 플레인, 레디 비지

Description

반도체 메모리 장치의 동작 방법{Method of operation a semiconductor memory device}
본 발명은 반도체 메모리 장치의 동작 방법에 관한 것이다.
최근, 반도체 메모리 장치를 이용하는 모바일 기기들이 증가하고 있다. 그러한 모바일 기기들은 다양한 기능들을 제공하기 위해서 점차 대용량의 저장 장치들을 필요로 하고 있다. 그러한 요구를 충족하기 위한 다양한 노력들이 행해져오고 있다. 그러한 노력들 중 하나로서 패키지 내에 복수의 메모리 장치를 구비하는 멀티 칩 패키지 스킴이 제안되어 있다. 멀티 칩 패키지 방식은 같은 종류의 메모리칩들을 적층(Stack)함으로써 메모리의 용량 대비 패키지의 면적을 획기적으로 감소시킬 수 있다. 일반적으로 멀티 칩 플래시 메모리 장치에 포함되는 칩들 각각은 입출력 버스(I/O Bus) 및 제어 핀들을 공유한다. 그러나 각각의 메모리칩들은 독립적으로 프로그램 동작이나 소거 동작을 수행할 수 있다. 이러한 각각의 메모리칩들을 제어하고 외부 또는 호스트로 하나의 메모리 장치로 인식하도록 하기 위한 외부 컨트롤러가 제공되어야 한다.
상기한 메모리칩들은 외부로부터 명령어와 프로그램 데이터가 입력되면, 데이터 쓰기 동작 및 그 후의 검증 동작을 포함하여 프로그램의 완료까지의 일련의 동작이 자동적으로 실행된다. 그리고 메모리칩이 동작을 시작하는 때부터 완료까지는 외부로는 레디/비지 신호(Ready/Busy)가 출력되어 액세스가 금지된다.
한편, 종래의 반도체 메모리 장치는 모든 물리 블록들이 단일 플레인(single plane)에 배치되었다. 이러한 단일 플레인 구조의 반도체 메모리 장치에서는, 전기적 소거의 경우에는 한 번에 하나의 물리 블록에 대해서만, 기록과 판독의 경우에는 한 번에 한 물리 페이지에 대해서만 명령의 수행이 가능하였다.
이러한 단일 플레인 구조의 반도체 메모리 장치의 단점을 보완하기 위하여 최근 멀티 플레인(multi plane) 구조의 반도체 메모리 장치가 제안되고 있다. 멀티 플레인 구조 물리블록들을 복수개의 플레인으로 분산 배치하고, 서로 다른 플레인에 위치한 물리블록들 또는 물리페이지들에 대해 동시에 소거, 기록 또는 판독 등의 작업을 수행할 수 있다는 장점이 있다.
또한, 반도체 메모리 장치에서는 동작 속도를 향상시키기 위하여, 여러 가지 기술이 개발되고 있다. 그 중에서 프로그램 속도를 향상시키기 위해서 캐시 프로그램, 멀티-페이지 프로그램 등의 여러 가지 프로그램 동작 방식이 제시되어 왔다. 캐시 프로그램의 경우는 셀에 데이터가 프로그램되는 동안에 다음 데이터 입력을 미리 페이지 버퍼의 캐시에 저장하는 방식이다
상기한 캐시 프로그램 방식은 멀티 플레인 구조의 반도체 메모리 장치에도 적용되고 있다.
멀티 플레인 동작 방식과 캐시 프로그램 방식이 결합되는 경우, 프로그램을 수행하는 동안 모든 플레인의 페이지 버퍼의 캐시 래치가 비워져야 다음번 프로그 램할 데이터를 캐시 래치에 저장하는 동작이 실행될 수 있다.
만약 여러 개의 플레인 중 다른 플레인들보다 빠른 프로그램 속도를 갖는 플레인이 있다고 가정했을 때, 프로그램 속도가 빠른 플레인은 다른 플레인들의 캐시 래치가 빌 때까지는 다른 동작을 하지 않고 계속해서 대기상태를 유지하고 있어야 한다.
따라서 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 두개 이상의 플레인을 가지는 반도체 메모리 장치에서 캐시 프로그램 동작을 수행할 때, 각각의 플레인이 별도로 캐시 프로그램을 진행하도록 레디 비지(Read/busy) 신호를 생성한다.
삭제
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
삭제
복수개의 플레인에 대한 멀티 플레인 프로그램 명령과, 각 플레인에 연결된 페이지 버퍼 그룹에프로그램할 데이터가 입력되는 단계; 상기 복수개의 플레인에 대한 프로그램을 실시하는 동안, 상기 각각의 페이지 버퍼 그룹들의 캐시 래치가 사용 가능한지 여부를 판단하는 단계; 및 캐시 래치의 사용이 가능 한 것으로 판단되는 페이지 버퍼 그룹이 있는 경우, 해당 페이지 버퍼 그룹의 캐시 래치로 현재 진행중인 프로그램에 연속하여 프로그램할 데이터를 입력하는 단계를 포함한다.
삭제
삭제
삭제
이상에서 설명한 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 멀티 플레인의 프로그램을 수행할 때, 각각의 플레인별로 레디비지 신호(Ready/busy)를 출력할 수 있도록 함으로써 플레인마다 캐시 프로그램을 따로 진행할 수 있게 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 반도체 메모리 장치는 복수개의 메모리 칩(100)들과, 컨트롤러(200)를 포함한다.
각각의 메모리 칩(100)은 제 1 및 제 2 플레인(110, 120), X 디코더(130), 제 1 및 제 2 페이지 버퍼 그룹(140, 250), 입출력 제어로직(160), 전압 제공회로(170) 및 로직그룹(180)을 포함한다.
제 1 및 제 2 플레인(110, 120)은 각각 데이터 저장을 위한 메모리 셀들이 복수개 포함되어 있는 메모리 블록들을 포함한다. 각각의 메모리 블록에는 메모리 셀들이 직렬로 연결되어 구성되는 셀 스트링(CS)들이 포함된다.
X 디코더(130)는 프로그램, 독출 또는 소거 동작을 위하여 제 1 및 제 2 플레인(110, 120)의 메모리 블록을 선택하여 인에이블 시킨다.
제 1 및 제 2 페이지 버퍼 그룹(140, 150)은 각각 제 1 및 제 2 플레인(110, 120)의 비트라인들에 연결되는 페이지 버퍼들을 포함한다.
페이지 버퍼들은 프로그램하기 위한 데이터를 임시 저장하거나, 제 1 또는 제 2 플레인(110, 120)의 메모리 셀들에 저장된 데이터를 독출 하여 임시 저장하기 위한 래치회로들을 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 메모리 칩(100)들은 8개의 입출력 라인(IO<0> 내지 IO<7>)을 경유하여 외부의 컨트롤러(200)와 연결된다.
입출력 제어로직(160)은 제 1 및 제 2 페이지 버퍼 그룹(140, 150)과 외부의 컨트롤러(200)간의 데이터 입출력을 제어한다. 또한 입출력 제어로직(160)은 컨트롤러(200)와 로직 그룹(180)간의 명령어나 상태 코드(state_code<7:0>)등의 입출력도 제어한다.
전압 제공회로(170)는 메모리 칩(100)에서 프로그램, 독출 또는 소거 동작을 수행할 때 필요한 동작 전압을 생성한다.
로직 그룹(180)은 메모리 칩(100) 내부의 프로그램, 독출 또는 소거 동작 제어를 위한 로직회로들이 포함된다. 그리고 로직 그룹(180)은 메모리 칩(100)의 동 작 상태를 나타내기 위한 레디/비지(Ready/Busy; 이하 R/B로 표시함)신호를 포함한 제어신호를 컨트롤러(200)로 출력한다.
상기 제 1 플레인(110)과 제 2 플레인(120)은 유사한 회로로 구성되고, 제 1 페이지 버퍼 그룹(140) 및 제 2 페이지 버퍼 그룹(150)도 유사한 회로 구성이다.
따라서 대표적으로 제 1 플레인(110)과 제 1 페이지 버퍼 그룹(140)의 일부 회로를 설명하기로 한다.
도 2는 도 1의 제 1 플레인 및 제 1 페이지 버퍼 그룹의 회로도 중 일부를 나타낸다.
특히, 도2에 제 1 플레인(110)에 포함되는 메모리 블록(BK)내의 셀 스트링(CS)과 제 1 페이지 버퍼 그룹(140)내의 페이지 버퍼(PB)만을 간략히 도시한다.
메모리 블록(BK)내의 셀 스트링(CS)은 제 0 내지 제 31 메모리 셀(C0 내지 C31)과 드레인 선택 트랜지스터(Drain Select Transistor; DST) 및 소오스 선택 트랜지스터(Source Select Transistor; SST)를 포함한다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)들은 직렬로 연결되며, 제 31 메모리 셀(C31)의 드레인 전극에 드레인 선택 트랜지스터(DST)가 연결되고, 제 0 메모리 셀(C0)의 소오스 전극에 소오스 선택 트랜지스터(SST)가 연결된다.
그리고 드레인 선택 트랜지스터(DST)의 드레인 전극은 비트라인(Bit Line)에 연결된다. 비트라인은 이븐 비트라인(BLE)과 오드 비트라인(BLO)으로 구분된다.
소오스 선택 트랜지스터(SST)의 소오스 전극은 공통 소오스 라인(Source Line; SL)에 연결된다.
메모리 블록(BK)은 복수의 셀 스트링(CS)들을 포함한다. 셀 스트링(CS)들은 각각 서로 다른 비트라인(BLE 또는 BLO)에 연결된다. 또한 셀 스트링(CS)들의 소오스 선택 트랜지스터(SST)의 소오스 전극은 공통 소오스 라인(SL)에 공통으로 연결된다.
그리고 셀 스트링(CS)들의 드레인 선택 트랜지스터(DST)들의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 공통으로 연결되고, 소오스 선택 트랜지스터(SST)들의 게이트에는 소오스 선택 라인(Source Select Line; SSL)이 공통으로 연결된다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)들의 게이트들은 각각 제 0 내지 제 31 워드라인(WL0 내지 WL 31)에 연결된다.
한편, 메모리 블록(BK)의 한쌍의 이븐 비트라인(BLE)과 오드 비트라인(BLO)은 하나의 페이지 버퍼(PB)에 연결된다.
페이지 버퍼(PB)는 비트라인 선택부(141), 프리차지부(142), 센싱부(143), 캐시래치(144) 및 메인 래치(145)를 포함한다.
비트라인 선택부(141)는 가변전압(VIRPWR)에 의하여 이븐 비트라인(BLE) 및 오드 비트라인(BLO)을 프리차지하거나 디스차지하기 위한 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 각각 이븐 디스차지 제어신호(DISCHE)와 오드 디스차지 제어신호(DISCHO)에 의하여 턴온 또는 턴 오프 된다.
그리고 비트라인 선택부(141)는 이븐 비트라인(BLE)과 오드 비트라인(BLO)을 선택하여 제 1 센싱노드(SO1)에 연결하기 위하여 이븐 비트라인(BLE)과 제1 센싱노드(SO1) 및 오드 비트라인(BLO)과 제 1 센싱노드(SO1)에 각각 연결되는 제 3 및 제 4 NMOS 트랜지스터(N3, N4)를 포함한다.
제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 각각 이븐 비트라인 선택 신호(SELBLE)와 오드 비트라인 선택신호(SELBLO)에 의해 턴온 또는 턴 오프 된다.
프리차지부(142)는 제 2 센싱노드(SO2)를 전원전압으로 프리차지하기 위하여 프리차지 제어신호(PRECHSO_N)에 의해 전원전압을 제 2 센싱노드(SO2)로 전달하는 PMOS 트랜지스터(P)를 포함한다.
그리고 센싱부(143)는 제 1 및 제2 센싱노드(SO1, SO2)의 사이에 연결되는 제 5 NMOS 트랜지스터(N5)를 포함한다. 제 5 트랜지스터(N5)는 센싱 제어신호(SENSE)에 응답하여 턴온 된다. 제 5 트랜지스터(N5)의 스위칭 동작에 따라 제 2 센싱노드(SO2)의 전압레벨이 변경되거나 유지된다.
캐시래치(144)와 메인 래치(145)는 제 2 센싱노드(SO2)에 공통으로 연결되고, 캐시 래치(144)는 입출력 제어로직(160)에 연결된다.
상기 캐시 래치(144)는 입출력 제어로직(160)을 통해 프로그램하기 위한 데이터를 입력받는다. 캐시 래치(144)는 입력되는 프로그램할 데이터를 메인래치(145)로 전달하고, 메인 래치(145)는 캐시 래치(144)로부터 전달되는 데이터를 임시 저장하다가, 프로그램 동작시에 제 2 센싱노드(SO2)로 전달한다.
한편, 캐시 래치(144)는 메인 래치(145)로 프로그램할 데이터를 전달한 이후에는 사용하지 않고 비어있는 상태이다. 따라서 프로그램 속도 향상을 위하여 메인 래치(145)가 프로그램 동작을 수행하는 동안, 다음으로 프로그램할 데이터를 캐시 래치(144)에 미리 입력하는 캐시 프로그램 방법을 사용할 수 있다.
즉, 제 1 및 제2 데이터가 순차적으로 프로그램되어야 한다고 가정할 때, 먼저 제 1 데이터가 캐시 래치(144)에 입력된다.
캐시 래치(144)는 제 1 데이터를 메인 래치(145)로 전달한다.
그리고 프로그램 펄스가 인가되면, 메인 래치(145)에 저장되어 있는 제 1 데이터를 이용해 선택된 메모리 셀을 프로그램한다. 이때 캐시 래치(144)에는 제 2 데이터가 미리 저장된다.
선택된 메모리 셀에 메인 래치(145)에 저장된 제 1 데이터가 모두 프로그램되고 나면, 다음번으로 프로그램할 메모리 셀이 선택된다.
그리고 캐시 래치(144)에 미리 저장되어 있던 제 2 데이터는 메인 래치(145)로 전달된다.
따라서 메인 래치(145)는 다음번으로 프로그램할 데이터가 입력되는 시간을 기다릴 필요 없이, 제 1 데이터를 이용한 프로그램이 끝난 후에, 캐시래치(144)로부터 제 2 데이터를 전달받아 제 2데이터를 이용한 프로그램 동작을 수행할 수 있다.
상술한 캐시 프로그램 방식은 멀티 플레인에서도 적용된다.
즉, 도 1에 나타난 본 발명의 실시 예에 따른 반도체 장치의 메모리 칩(100)에는 제 1 및 제 2 플레인(110, 120)이 포함되어 있다.
그리고 프로그램 동작을 수행할 때, 상기 제 1 및 제 2 플레인(110, 120)이 동시에 선택된다. 그리고 제 1 및 제2 페이지 버퍼 그룹(140, 150)에 프로그램할 데이터가 입력되고, 두 개의 플레인에 대해 동시에 프로그램 동작이 진행된다.
이때 캐시 프로그램 동작을 수행하면, 제 1 페이지 버퍼 그룹(140)의 페이지 버퍼(PB)의 캐시래치(144)가 모두 비면, 제 2 플레인(120)에 연결된 제 2 페이지 버퍼 그룹(150)의 페이지 버퍼(PB)들의 캐시래치(144)가 모두 비어있지 않아도, 제 1 페이지 버퍼 그룹(140)에만 다음번으로 프로그램할 데이터를 입력할 수 있다.
즉 제 1 페이지 버퍼 그룹(140)의 페이지 버퍼 들은 메인 래치에 저장되어 있는 데이터를 이용한 프로그램 동작이 완료되면, 캐시 래치에 있는 다음으로 프로그램할 데이터를 전달받는다.
그리고 메인 래치는 캐시래치로부터 전달받은 다음으로 프로그램할 데이터를 이용하여 프로그램을 수행하고, 캐시 래치는 더 이상 데이터를 저장하고 있지 않은, 비어 있는 상태가 된다.
제 1 페이지 버퍼 그룹(140)의 페이지 버퍼들의 캐시 래치가 비어있는 상태일 때, 제 2 플레인(120)에 연결되는 제 2 페이지 버퍼 그룹(150)의 페이지 버퍼 들은 메인 래치에 저장된 데이터를 이용한 프로그램 동작이 아직 완료되지 않은 상태이다. 따라서 제 2 페이지 버퍼 그룹(150)의 페이지 버퍼들의 캐시래치는 다음번으로 프로그램할 데이터가 저장되어 있는 상태이다.
제 1 페이지 버퍼 그룹(140)의 페이지 버퍼들의 캐시래치가 비어있고, 제 2 페이지 버퍼 그룹(150)의 페이지 버퍼들의 캐시 래치가 비어 있지 않은 상태인 것이다.
이러한 경우에는 제 1 페이지 버퍼 그룹(140)의 캐시 래치에만 다음번으로 프로그램할 데이터를 입력받을 수 있다.
이를 위하여, 로직 그룹(180)은 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 페이지 버퍼(PB)의 캐시 래치(144)의 상태를 확인하고, 각각의 캐시 래치(144)의 상태에 따른 상태정보를 나타내는 상태 코드(status_code<7:0>)를 저장한다.
도 3은 도1의 로직 그룹을 상세히 나타낸 블록도이다.
도 3을 참조하면, 로직 그룹(180)은 제어 로직(181), 상태 레지스터(182), 비지 제어로직(183) 및 앤드(AND) 게이트(184)를 포함한다.
제어 로직(180)은 메모리 칩(100)의 프로그램, 독출 및 소거 동작을 제어하기 위한 제어신호를 생성하고, 또한 데이터의 입출력을 제어하기 위한 입출력 제어신호를 생성한다.
입출력 제어로직(160)을 통해서 입력되는 데이터는 입출력 제어신호에 응답하여 제 1 및 제 2 페이지 버퍼 그룹(140, 150)에 입력된다.
또한, 제어로직(180)은 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)의 상태를 확인하여, 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)가 데이터를 저장할 수 있는 상태이면, 하이 레벨의 제 1 및 제 2 레디(Ready) 신호(P1_READY, P2_READY)를 비지 제어로직(183)으로 출력한다.
제어로직(181)은 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)가 데이터를 저장할 수 없는 상태라면 로우 레벨의 제 1 및 제 2 레디 신호(P1_READY, P2_READY)를 출력한다.
비지 제어 로직(183)은 제 1 및 제 2 레디 신호(P1_READY, P2_READY)가 하이 레벨이면, 하이 레벨의 제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)를 출력한다.
그리고 비지 제어 로직(183)은 제 1 및 제 2 레디 신호(P1_READ, P2_READY)가 로우 레벨이면, 로우 레벨의 제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)를 출력한다.
제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)가 하이 레벨이면, 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)가 사용할 수 있는 상태인 것을 의미하고, 제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)가 로우 레벨이면 제 1 및 제 2 페이지 버퍼그룹(140, 150)의 캐시 래치(144)에 데이터가 입력되어 있어서, 다른 데이터를 저장할 수 없는 상태를 나타낸다.
상태 레지스터(182)에는 제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)에 따라서 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)의 상태를 나타내는 상태 코드(status_code<7:0>)가 저장된다. 상태 코드(status_code<7:0>)는 제 1 페이지 버퍼 그룹(140)과 제 2 페이지 버퍼 그룹(150)의 캐시 래치(144)가 데이터 입력이 가능한지 여부를 나타내는 정보를 포함한다.
상태 레지스터(182)은 제어로직(181)으로부터 입력되는 상태 코드 전송 신호에 응답하여 저장되어 있는 상태 코드(status_code<7:0>)를 입출력 제어 로직(160)으로 출력한다.
입출력 제어 로직(160)은 상태 레지스터(182)로부터의 상태 코드(status_code<7:0)를 컨트롤러(200)로 전송한다.
제어로직(181)은 도 1의 컨트롤러(200)로부터 입력되는 상태코드 요청 신호에 응답하여 상태 코드 전송 신호를 출력한다. 제어로직(181)이 출력하는 상태 코드 전송 신호는 상태 레지스터(182)로 입력된다.
그리고 상태 레지스터(182)는 제어로직(181)로부터의 상태코드 전송 신호에 따라 상태 코드(status_code<7:0>)를 출력한다.
한편, 비지 제어로직(183)에서 출력하는 제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)는 앤드 게이트(184)에서 앤드 조합된다. 앤드 게이트(184)의 출력인 제 3 레디 비지 신호(R/B)는 컨트롤러(200)에 입력된다.
상기한 반도체 메모리 장치에서 캐시 프로그램을 수행하는 과정을 보다 상세히 설명하면 다음과 같다.
먼저 반도체 메모리 장치에 입력되는 프로그램 명령은 컨트롤러(200)를 통해서 메모리 칩(100)으로 전달된다. 이때 입력되는 프로그램 명령은 멀티 플레인 프로그램 명령이다. 그리고 멀티 플레인 프로그램 명령을 실행하기 위한 어드레스 정보가 입력된다. 상기 어드레스 정보에는 제 1 및 제 2 플레인(110, 120)의 정보가 모두 포함된다.
이후에 컨트롤러(200)는 프로그램할 데이터를 입력하는데, 상기 입력된 명령이 멀티 플레인 프로그램 명령이므로 제 1 플레인(110)에 프로그램할 제 1 데이터들과, 제 2 플레인(120)에 프로그램할 제 2 데이터들이 차례로 입력된다.
컨트롤러(200)가 입력한 프로그램 명령, 어드레스 정보에 따라서 제어로직(181)은 제 1 데이터들은 제 1 페이지 버퍼 그룹(140)에 저장되게 하고, 제 2 데 이터들은 제 2 페이지 버퍼 그룹(150)에 저장되게 하는 입출력 제어신호를 출력한다.
입출력 제어로직(160)은 제어로직(181)으로부터의 입출력 제어신호에 응답하여 제 1 및 제 2 데이터들이 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)들에 입력된다.
제 1 페이지 버퍼 그룹(140)의 캐시 래치(144)들은 입력된 제 1 데이터를 메인 래치(145)로 전달한다. 제 2 페이지 버퍼 그룹(150)이 캐시 래치(144)들도 입력된 제 2 데이터를 메인 래치(145)로 전달한다.
이에 따라 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)는 비어 있는 상태가 된다.
그리고 캐시 래치(144)가 비면, 제어 로직(181)은 제 1 및 제 2 레디 신호(P1_READY, P2_READY)를 하이 레벨로 출력한다.
제 1 및 제 2 레디 신호(P1_READY, P2_READY)는 비지 제어 로직(183)에 입력된다.
비지 제어 로직(183)은 제 1 및 제 2 레디 신호(P1_READY, P2_READY)가 하이 레벨 이므로, 제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)를 모두 하이 레벨로 출력한다.
제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)가 모두 하이 레벨이므로, 앤드 게이트(184)에서 출력하는 제 3 레디 비지 신호(R/B)는 하이 레벨로 출력된다.
제 3 레디 비지 신호(R/B)는 컨트롤러(200)로 입력된다.
컨트롤러(200)는 제 3 레디 비지 신호(R/B)가 하이 레벨이므로 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)들이 모두 비어 있다고 판단한다.
그리고 컨트롤러(200)는 제 1 및 제 2 데이터들의 다음으로 프로그램해야 하는 제 3 및 제 4 데이터들을 입출력 제어부(160)로 입력한다.
상기 제 3 및 제4 데이터들은 입출력 제어로직(160)을 통해서 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)에 입력된다.
제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)에 제 3 및 제 4데이터가 입력되면, 제어 로직(181)은 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)가 비어있지 않다는 것을 나타내기 위하여, 제 1 및 제 2 레디 신호(P1_READY, P2_READY)를 로우 레벨로 변경하여 출력한다.
비지 제어로직(183)은 제 1 및 제2 레디 신호(P1_READY, P2_READY)가 모두 로우 레벨로 입력되면, 제 1 및 제2 레디 비지 신호(R/B_P1, R/B_P2)를 로우 레벨로 변경하여 출력한다.
제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)가 모두 로우 레벨이므로, 제 3 레디 비지 신호(R/B)도 로우 레벨로 변경된다.
컨트롤러(200)는 제 3 레디 비지 신호(R/B)가 로우 레벨이므로, 더 이상의 데이터 입력이 불가능한 것으로 판단한다.
한편, 메모리 칩(100)은 제어로직(181)의 제어 신호들에 응답하여 프로그램 동작을 수행한다.
제어 로직(181)은 프로그램 명령과 어드레스 정보에 따라서 X 디코더(130)와 제 1 및 제 2 페이지 버퍼 그룹(140, 150) 및 전압 제공회로(170)의 동작 제어를 위한 제어신호들을 출력한다.
프로그램 동작에 대해서는 일반적인 반도체 메모리 장치의 프로그램 동작과 유사하므로 상세한 설명을 생략한다.
상기 프로그램 동작에서 제 1 및 제 2 플레인(110, 120)에 데이터가 프로그램되는 속도는 다를 수 있다.
예를 들어, 제 1 플레인(110)에 프로그램할 제 1 데이터들의 프로그램이 완료되고, 제 2 플레인(120)에 프로그램할 제 2 데이터들의 프로그램이 아직 진행 중이라고 가정한다.
제 1 페이지 버퍼 그룹(140)은 메인 래치(145)에 저장된 제 1 데이터들을 이용한 프로그램이 완료되었으므로, 캐시 래치(144)에 저장된 제 3 데이터들을 메인 래치(145)로 전달한다.
그리고 메인 래치(145)에 저장된 제 3 데이터들을 이용한 프로그램 동작이 시작된다. 이때 캐시 래치(144)는 비게 된다.
그러나 제 1 플레인(110)보다 상대적으로 프로그램 속도가 느린 제 2 플레인(120)이 경우에는 제 2 페이지 버퍼 그룹(150)이 메인 래치(145)에 저장된 제 2 데이터들을 이용한 프로그램 동작이 아직도 진행중이다.
따라서 제 2 페이지 버퍼 그룹(150)의 캐시 래치(144)에는 제 4 데이터들이 저장되어 있는 상태이다.
제어로직(181)은 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래 치(144)의 상태를 주기적으로 확인한다.
제어 로직(181)은 제 1 플레인(110)의 제 1 페이지 버퍼 그룹(140)의 캐시 래치(144)가 비어 있는 상태임을 확인하면, 제 1 레디 신호(P1_READY)를 하이 레벨로 변경하여 출력한다. 이때 제 2 레디 신호(P2_READY)는 여전히 로우 레벨로 유지된다.
비지 제어 로직(183)은 제 1 레디 신호(P1_READY)가 하이 레벨로 변경되었으므로, 제 1 레디 비지신호(R/B_P1)를 하이 레벨로 변경하여 출력한다. 이때 제 2 레디 비지신호(R/B_P2)는 로우 레벨로 유지된다.
상태 레지스터(182)에 저장되어 있던 상태 코드(status_code<7:0>)는 제 1 레디 비지 신호(R/B_P1)가 하이 레벨로 변경됨에 따라 제 1 페이지 버퍼 그룹(140)의 캐시 래치(144)가 데이터 입력 상태임을 나타내는 상태 코드(status_code<7:0>)로 변경된다.
제 1 및 제 2 레디 비지 신호(R/B_P1, R/B_P2)의 앤드 연산에 의해 생성되는 제 3 레디 비지 신호(R/B)는 제 1 레디 비지 신호(R/B_P1)가 하이 레벨로 변경되었다 하여도 여전히 제 2 레디 비지 신호(R/B_P2)가 로우 레벨이므로 로우 레벨을 유지한다.
컨트롤러(200)는 제 3 레디 비지 신호(R/B)만으로는 제 1 및 제 2 페이지 버퍼 그룹(140, 150)이 페이지 버퍼의 캐시 래치(144)가 모두 비어 있지 않다는 것만을 확인할 수 있다.
그러나 본 발명의 실시 예에서는, 제 1 플레인(110)에 연결된 제 1 페이지 버퍼 그룹(140)의 캐시 래치(144)가 비어 있으면, 제 2 플레인(120)에 연결된 제 2 페이지 버퍼 그룹(150)의 캐시 래치(144)가 비어 있지 않아도, 제 1 페이지 버퍼 그룹(140)에만 다음번으로 프로그램할 데이터를 입력할 수 있다.
이러한 동작을 위하여 컨트롤러(200)는 프로그램 명령이 입력된 후, 제 3 레디 비지 신호(R/B)가 로우 레벨인 상태에서도, 일정 주기마다 상태 코드를 요청하는 신호를 메모리 칩(100)에 입력한다.
상태 코드 요청 신호는 입출력 제어로직(160)을 통해서 제어로직(181)으로 전달된다.
제어로직(181)은 상태 코드 요청 신호가 입력되면, 상태 레지스터(182)로 상태 코드를 전송하라는 상태코드 전송 신호를 출력한다.
상태 코드 전송 신호에 따라서 상태 레지스터(182)는 상태코드(status_code<7:0>)를 출력한다. 상태 코드(status_code<7:0>)는 입출력 제어로직(160)을 통해 컨트롤러(200)에 제공한다.
컨트롤러(200)는 상태코드(status_code<7:0>)를 이용하여 제 1 페이지 버퍼 그룹(140)의 캐시 래치(144)가 사용가능하다는 것을 확인할 수 있다.
컨트롤러(200)는 제 3 레디 비지 신호(R/B)가 여전히 로우 레벨이라 하여도, 제 1 페이지 버퍼 그룹(140)의 캐시 래치(144)가 사용가능한 상태이기 때문에, 제 1 플레인(110)에 제 3 데이터들에 이어, 다음번으로 프로그램할 제 5 데이터들을 입출력 제어부(160)로 입력한다.
제어 로직(181)은 컨트롤러(200)로부터 입력되는 제 5 데이터들이 제 1 페이 지 버퍼 그룹(140)의 캐시 래치(144)에 저장될 수 있도록 입출력 제어신호를 출력하고, 입출력 제어신호에 따라서 입출력 제어로직(160)은 컨트롤러(200)에서 입력되는 제 5 데이터들을 제 1 페이지 버퍼 그룹(140)의 캐시 래치(144)로 전달한다.
상기한 동작에 의하여, 멀티 플레인의 프로그램을 수행할 때, 각각의 플레인마다 캐시 프로그램을 독립적으로 수행하게 제어할 수 있다. 이에 따라 상대적으로 프로그램 속도가 빠른 플레인이 상대적으로 프로그램 속도가 느린 플레인에 연결된 페이지 버퍼의 캐시 래치가 빌 때까지 기다릴 필요가 없다.
또한, 제 3 레디 비지 신호(R/B)가 하이 레벨로 변경되면, 컨트롤러(200)는 상태 코드를 확인하지 않아도 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)가 모두 비어 있다고 판단한다.
따라서 제 3 레디 비지 신호(R/B)가 하이 레벨로 변경되면, 컨트롤러(200)는 제 1 및 제 2 페이지 버퍼 그룹(140, 150)의 캐시 래치(144)로 다음번으로 프로그램할 데이터를 입력한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 2는 도 1의 제 1 플레인 및 제 1 페이지 버퍼 그룹의 회로도 중 일부를 나타낸다.
도 3은 도1의 로직 그룹을 상세히 나타낸 블록도이다.
*도면의 주요 부분의 간단한 설명*
180 : 로직 그룹 181 : 제어 로직
182 : 상태 레지스터 183 : 비지 제어로직

Claims (7)

  1. 복수개의 플레인에 대한 멀티 플레인 프로그램 명령과, 각 플레인에 연결된 페이지 버퍼 그룹에 프로그램할 데이터가 입력되는 단계;
    상기 복수개의 플레인에 대한 프로그램을 실시하는 동안, 상기 각각의 페이지 버퍼 그룹들의 캐시 래치가 사용 가능한지 여부를 판단하는 단계; 및
    캐시 래치의 사용이 가능 한 것으로 판단되는 페이지 버퍼 그룹이 있는 경우, 해당 페이지 버퍼 그룹의 캐시 래치로 현재 진행중인 프로그램에 연속하여 프로그램할 데이터를 입력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 각각의 페이지 버퍼 그룹들의 캐시 래치가 사용 가능한지 여부를 판단하기 위하여, 각 페이지 버퍼 그룹에 해당하는 레디 비지 신호에 따라 생성되는 상태 코드를 확인하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 각 페이지 버퍼 그룹에 해당하는 레디 비지 신호를 낸드 조합한 결과를 상기 모든 페이지 버퍼 그룹에 대한 레디 비지 신호로서 출력하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
KR1020090135616A 2009-12-31 2009-12-31 반도체 메모리 장치의 동작 방법 KR101098431B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090135616A KR101098431B1 (ko) 2009-12-31 2009-12-31 반도체 메모리 장치의 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090135616A KR101098431B1 (ko) 2009-12-31 2009-12-31 반도체 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20110078734A KR20110078734A (ko) 2011-07-07
KR101098431B1 true KR101098431B1 (ko) 2011-12-26

Family

ID=44918179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090135616A KR101098431B1 (ko) 2009-12-31 2009-12-31 반도체 메모리 장치의 동작 방법

Country Status (1)

Country Link
KR (1) KR101098431B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9607700B2 (en) 2015-04-28 2017-03-28 Samsung Electronics Co., Ltd. Non-volatile memory device, memory system, and methods of operating the device and system
US11848069B2 (en) 2021-10-22 2023-12-19 Samsung Electronics Co., Ltd. Page buffer including latches and memory device including the page buffer

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101212739B1 (ko) 2010-12-21 2012-12-14 에스케이하이닉스 주식회사 비휘발성 메모리장치 및 이의 동작방법
KR102658792B1 (ko) * 2018-09-21 2024-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR20210155228A (ko) 2020-06-15 2021-12-22 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9607700B2 (en) 2015-04-28 2017-03-28 Samsung Electronics Co., Ltd. Non-volatile memory device, memory system, and methods of operating the device and system
US11848069B2 (en) 2021-10-22 2023-12-19 Samsung Electronics Co., Ltd. Page buffer including latches and memory device including the page buffer

Also Published As

Publication number Publication date
KR20110078734A (ko) 2011-07-07

Similar Documents

Publication Publication Date Title
US8625376B2 (en) Semiconductor memory device and method of operation the same
KR100553680B1 (ko) 듀얼 레지스터 구조의 페이지버퍼를 가지는 메모리장치
JP5323170B2 (ja) 不揮発性半導体メモリおよびそのデータの読出し方法
US7808825B2 (en) Non-volatile memory device and method of programming the same
JP4122185B2 (ja) 不揮発性メモリ装置、そのプログラム方法及びパス／フェイルの検査方法
US11114170B2 (en) Memory system
US8111562B2 (en) Semiconductor storage device and method of reading data therefrom
KR101098656B1 (ko) 반도체 기억 장치 및 그 판독 방법
KR101127486B1 (ko) 반도체 기억장치 및 신호 처리 시스템
KR20030061646A (ko) 낸드 플래시 메모리 장치
KR20110078752A (ko) 반도체 메모리 장치의 동작 방법
US10490238B2 (en) Serializer and memory device including the same
KR101098431B1 (ko) 반도체 메모리 장치의 동작 방법
KR100713983B1 (ko) 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한프로그램 방법
KR20120119321A (ko) 반도체 메모리 장치
US8634261B2 (en) Semiconductor memory device and method of operating the same
JP2021174566A (ja) 半導体記憶装置
JP2006127623A (ja) 半導体記憶装置とそのアクセス方法
US9318198B2 (en) Memory system and method of operating the same
JP2007035163A (ja) 不揮発性半導体記憶装置及び信号処理システム
US20100329027A1 (en) Nonvolatile memory device and method of operating the same
KR100769803B1 (ko) 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼 및그것을 이용하여 비트라인을 프리챠지시키는 방법
TWI776607B (zh) 半導體裝置及連續讀出方法
CN111986714B (zh) 半导体存储器装置
KR101068495B1 (ko) 불휘발성 메모리 소자의 데이터 독출 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee