JP2000076872A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】メモリセルの多値化に伴い書き込みに要する時
間が長くなる。 【解決手段】メモリセルが“１”状態を保持する場合
に、メモリセルの外部から入力された書き込みデータに
基づいて第１の書き込みを行い、メモリセルを“１”状
態又は“５”状態にし、メモリセルが“１”状態又は
“５”状態を保持する場合に、メモリセルの外部から入
力された書き込みデータと、メモリセルが保持するデー
タに基づいて第２の書き込みを行い、メモリセルを
“１”状態又は“３”状態又は“５”状態又は“７”状
態にし、メモリセルが“１”状態又は“３”状態又は
“５”状態又は“７”状態を保持する場合に、メモリセ
ルの外部から入力された書き込みデータと、メモリセル
が保持するデータに基づいて第３の書き込みを行い、メ
モリセルを“１”状態又は“２”状態又は“３”状態又
は“４”状態又は“５”状態又は“６”状態又は“７”
状態又は“８”状態にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば電気的に書
き換え可能な半導体記憶装置に係わり、特に、１つのメ
モリセルに多値を記憶することが可能な半導体記憶装置
に関する。

【０００２】

【従来の技術】近年、電気的に書き換え可能とした不揮
発性半導体記憶装置の１つとしてＮＡＮＤセル型ＥＥＰ
ＲＯＭが提案されている。このＮＡＮＤセル型ＥＥＰＲ
ＯＭは、複数のメモリセルのソース、ドレインを隣接す
るもの同士で共有して直列接続し、これを１単位として
ビット線に接続するものである。各メモリセルは、電荷
蓄積層としての浮遊ゲートと、制御ゲートが積層された
ｎチャネルＭＯＳＦＥＴ構造とされている。

【０００３】図３１（ａ）（ｂ）はメモリセルアレイの
１つのＮＡＮＤセル部分の平面図と等価回路図である。
図３２（ａ）は図３１（ａ）に示す３２ａ−３２ａ線に
沿った断面図であり、図３２（ｂ）は図３１（ａ）に示
す３２ｂ−３２ｂ線に沿った断面図である。

【０００４】Ｐ型基板７１内にはＮ型ウェル７１ａが形
成され、このＮ型ウェル７１ａ内にＰ型ウェル７１ｂが
形成されている。メモリセルはＰ型ウェル７１ｂに形成
されている。素子分離酸化膜７２で囲まれたＰ型ウエル
７１ｂ内には、複数のＮＡＮＤセルからなるメモリセル
アレイが形成されている。この例において、１つのＮＡ
ＮＤセルは、８個のメモリセルＭ１〜Ｍ８が直列接続さ
れて構成されている。各メモリセルにおいて、浮遊ゲー
ト７４（７４₁ 、７４₂ …７４₈ ）はＰ型ウエル７１ｂ
にゲート絶縁膜７３を介して形成されている。これらの
メモリセルのソース、ドレインとしてのｎ型拡散層７９
は、隣接するもの同士が直列接続されている。

【０００５】ＮＡＮＤセルのドレイン側、ソース側には
第１の選択ゲート７４₉ 、７６₉ 及び第２の選択ゲート
７４₁₀、７６₁₀が設けられている。各第１の選択ゲート
７４₉ 、７６₉ 及び第２の選択ゲート７４₁₀、７６₁₀は
メモリセルの浮遊ゲート７４（７４₁ …７４₈ ）、制御
ゲート７６（７６₁ …７６₈ ）と同時に形成される。な
お、第１の選択ゲート７４₉ 、７６₉ 及び第２の選択ゲ
ート７４₁₀、７６₁₀はともに、図示せぬ所望の部分で１
層目と２層目が導通接続されている。素子が形成された
基板はＣＶＤ酸化膜７７により覆われ、この上にビット
線７８が配設される。ＮＡＮＤセルの制御ゲート７
６₁ 、７６₂ …７６₈ （ＣＧ₁ 、ＣＧ₂ …ＣＧ₈ ）は、
ワード線とされる。選択ゲート７４₉ 、７６₉ 及び７４
₁₀、７６₁₀（ＳＧ₁ 、ＳＧ₂ ）はそれぞれ行方向に配置
され、選択ゲート線とされる。

【０００６】図３３は、上記構成のＮＡＮＤセルをマト
リクス状に配列したメモリセルアレイの等価回路を示し
ている。この例において、ソース線は例えば６４本のビ
ット線毎に１箇所、コンタクトを介してアルミニウム
や、ポリシリコン等からなる基準電位配線に接続され
る。この基準電位配線は周辺回路に接続される。メモリ
セルの制御ゲート及び第１、第２の選択ゲートは、行方
向に連続的に配設される。通常、制御ゲートが共通に接
続されたメモリセルの集合を１ページと呼び、ドレイン
側（第１の選択ゲート）とソース側（第２の選択ゲー
ト）の１組の選択ゲートの間に配置されたページの集合
を１ＮＡＮＤブロック、又は単に１ブロックと呼ぶ。１
ページは例えば２５６バイト（２５６×８）個のメモリ
セルから構成される。１ページ分のメモリセルはほぼ同
時に書き込みが行われる。１ブロックは例えば２０４８
バイト（２０４８×８）個のメモリセルから構成され
る。１ブロック分のメモリセルはほぼ同時に消去され
る。

【０００７】ＮＡＮＤセル型ＥＥＰＲＯＭの書き込み動
作は次の通りである。ビット線には書き込みデータに応
じて０Ｖ、又は電源電圧Ｖccを印加する。データ“０”
を書き込む場合を“０”書き込みと呼び、この場合、ビ
ット線の電位は電源電圧０Ｖである。また、データ
“１”を書き込む場合を“１”書き込みと呼び、この場
合、ビット線の電位はＶccである。ＮＡＮＤセルをビッ
ト線に接続する選択ゲートには電源電圧Ｖccが供給さ
れ、ソース線に接続する選択ゲートには接地電位０Ｖが
供給される。このとき、“０”書き込みのセルのチャネ
ルにはビット線から０Ｖが伝送され、“１”書き込みの
セルはビット線に接続された選択ゲートがオフとなるた
め、“１”書き込みをするメモリセルのチャネルの電位
はＶcc−Ｖthsg（Ｖthsgは選択ゲートの閾値電圧）とな
り、フローティングになる。あるいは、書き込みを行う
メモリセルよりもビット線側のメモリセルの閾値が正電
圧Ｖthcellを有する場合、メモリセルのチャネルはＶcc
−Ｖthcellになる。

【０００８】その後、選択されたメモリセルの制御ゲー
トには昇圧された書き込み電圧Ｖｐｇｍ（＝２０Ｖ程
度）が印加され、他の非選択メモリセルの制御ゲートに
は中間電位Ｖpass（＝１０Ｖ程度）が印加される。その
結果、“０”書き込みの時は、チャネルの電位が０Ｖで
あるため選択メモリセルの浮遊ゲートとチャネル間に高
電圧が印加される。このため、チャネルから浮遊ゲート
に電子がＦ−Ｎトンネリングにより注入され、選択メモ
リセルの閾値電圧が正方向に移動する。“１”書き込み
の時は、フローティング状態のチャネルの電位は制御ゲ
ートとの容量結合によって６Ｖ程度となるため、チャネ
ルから浮遊ゲートに電子が注入されない。

【０００９】従来のＮＡＮＤ型フラッシュメモリの書き
込み動作では、書き込みパルスの印加後に書き込みが十
分に行われたかどうかを調べるベリファイリードを行
う。このベリファイリードで書き込みが不十分と検知さ
れたメモリセルに対してのみ再書き込みが行われる。

【００１０】データ消去は、ブロック単位でほぼ同時に
行われる。すなわち、消去するブロックの全ての制御ゲ
ートを０Ｖとし、セルが形成されるＰウエル及びＮウエ
ルに昇圧された昇圧電位Ｖera （２０Ｖ程度）を印加す
る。消去を行わないブロックの制御ゲートはフローティ
ング状態からＰウエルとの間の容量結合で昇圧電圧Ｖer
a に昇圧される。これにより消去するブロックのメモリ
セルにおいて浮遊ゲートの電子がウエルに放出され、閾
値電圧が負方向に移動する。消去を行わないブロックで
は制御ゲート、Ｐウエルとも昇圧電位Ｖera であるため
消去は行われない。

【００１１】データの読み出し動作は、先ず、ビット線
を電源電圧Ｖccにプリチャージした後、フローティング
とする。この状態において、選択されたメモリセルの制
御ゲートを０Ｖ、それ以外のメモリセルの制御ゲート、
選択ゲートをそれぞれ例えば３．５Ｖ、ソース線を０Ｖ
とし、選択されたメモリセルに電流が流れるか否かをビ
ット線の電位の変化として検出する。すなわち、メモリ
セルにデータ“０”（メモリセルの閾値Ｖth＞０）が書
き込まれている場合、メモリセルはオフしているため、
ビット線はプリチャージ電位を保つ。一方、データ
“１”（メモリセルの閾値Ｖth＜０）が書き込まれてい
る場合、メモリセルはオンするためビット線はプリチャ
ージ電位からΔＶだけ下がる。これらビット線電位の変
化をセンスアンプにより検出することによって、メモリ
セルのデータが読み出される。

【００１２】ところで、ＥＥＰＲＯＭの大容量化が求め
られており、それを実現する手法の１つとして、１個の
セルに３値以上の情報を記憶させる多値記憶セルが知ら
れている（例えば特開平７−９３９７９、特願平５−３
１１７３２）。

【００１３】

【発明が解決しようとする課題】しかし、メモリセルを
多値化するに従い、記憶容量が増える反面、複数のデー
タを識別可能とするために、各データの閾値電圧を高精
度に制御する必要がある。このため、書き込みに要する
時間が長くなるという問題がある。

【００１４】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは書き込み時間
を短縮することが可能な半導体記憶装置を提供しようと
するものである。

【００１５】

【課題を解決するための手段】本発明は、上記課題を解
決するため、“１”状態は第１の閾値レベルを有し、
“２”状態は第１の閾値レベルよりも高い第２の閾値レ
ベルを有し、“３”状態は第２の閾値レベルよりも高い
第３の閾値レベルを有し、“ｉ”状態（ｉはｎ以下の自
然数であり、ｎは４以上の自然数）は第（ｉ−１）の閾
値レベルよりも高い第ｉの閾値レベルを有するｎ値を記
憶するメモリセルと、前記メモリセルに書き込むデータ
を保持する複数のラッチ回路を含むデータ回路と、前記
データ回路の動作を制御する制御回路とを具備し、前記
制御回路は、前記メモリセルが“１”状態を保持する場
合に、前記メモリセルの外部から入力された書き込みデ
ータに基づいて第１の書き込みを行い、前記メモリセル
を“１”状態又は“５”状態にし、前記メモリセルが
“１”状態又は“５”状態を保持する場合に、前記メモ
リセルの外部から入力された書き込みデータと、前記メ
モリセルが保持するデータに基づいて第２の書き込みを
行い、前記メモリセルを“１”状態又は“３”状態又は
“５”状態又は“７”状態にし、前記メモリセルが
“１”状態又は“３”状態又は“５”状態又は“７”状
態を保持する場合に、前記メモリセルの外部から入力さ
れた書き込みデータと、前記メモリセルが保持するデー
タに基づいて第３の書き込みを行い、前記メモリセルを
“１”状態又は“２”状態又は“３”状態又は“４”状
態又は“５”状態又は“６”状態又は“７”状態又は
“８”状態にする。

【００１６】また、本発明の半導体記憶装置は、“１”
状態は第１の閾値レベルを有し、“２”状態は第１の閾
値レベルよりも高い第２の閾値レベルを有し、“３”状
態は第２の閾値レベルよりも高い第３の閾値レベルを有
し、“１”状態（ｉはｎ以下の自然数であり、ｎは４以
上の自然数）は第（ｉ−１）の閾値レベルよりも高い第
ｉの閾値レベルを有するｎ値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッ
チ回路を含むデータ回路と、前記データ回路の動作を制
御する制御回路とを具備し、前記制御回路は、前記メモ
リセルが“１”状態を保持する場合に、前記メモリセル
の外部から入力された第１の書き込みデータに基づいて
第１の書き込みを行い、第１の書き込みデータが第１の
論理の場合には前記メモリセルを“１”状態にし、第１
の書き込みデータが第２の論理の場合には前記メモリセ
ルは“５”状態にし、前記メモリセルが“１”状態又は
“５”状態を保持する場合に、前記メモリセルの外部か
ら入力された第２の書き込みデータと、前記メモリセル
が保持するデータに基づいて第２の書き込みを行い、第
２の書き込みデータが第３の論理の場合には前記メモリ
セルを“１”状態又は“５”状態とし、第２の書き込み
データが第４の論理の場合には“１”状態の前記メモリ
セルを“３”状態にし、“５”状態の前記メモリセルを
“７”状態にし、前記メモリセルが“１”状態又は
“３”状態又は“５”状態又は“７”状態を保持する場
合に、前記メモリセルの外部から入力された第３の書き
込みデータと、前記メモリセルが保持するデータに基づ
いて第３の書き込みを行い、第３の書き込みデータが第
５の論理の場合には前記メモリセルを“１”状態又は
“３”状態又は“５”状態又は“７”状態にし、第３の
書き込みデータが第６の論理の場合には“１”状態の前
記メモリセルを“２”状態にし、“３”状態の前記メモ
リセルを“４”状態にし、“５”状態の前記メモリセル
を“６”状態にし、“７”状態の前記メモリセルを
“８”状態にする。

【００１７】また、本発明の半導体記憶装置は、“１”
状態は第１の閾値レベルを有し、“２”状態は第１の閾
値レベルよりも高い第２の閾値レベルを有し、“３”状
態は第２の閾値レベルよりも高い第３の閾値レベルを有
し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以
上の自然数）は第（ｉ−１）の閾値レベルよりも高い第
ｉの閾値レベルを有するｎ値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッ
チ回路を含むデータ回路と、前記データ回路の動作を制
御する制御回路とを具備し、前記制御回路は、前記メモ
リセルが“Ｂ”状態を保持する場合に、前記メモリセル
の外部から入力された書き込みデータに基づいて第１の
書き込みを行い、前記メモリセルを“Ｂ”状態又は
“Ｃ”状態（ＣはＣ＞Ｂを満たす整数）にし、前記メモ
リセルが“Ｂ”状態又は“Ｃ”状態を保持する場合に、
前記メモリセルの外部から入力された書き込みデータ
と、前記メモリセルが保持するデータに基づいて第２の
書き込みを行い、前記メモリセルを“Ｂ”状態又は
“Ｃ”状態又は“Ｄ”状態又は“Ｅ”状態（Ｄ、ＥはＥ
＞Ｃ＞Ｄ＞Ｂを満たす整数）にし、前記メモリセルが
“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は“Ｅ”状
態を保持する場合に、前記メモリセルの外部から入力さ
れた書き込みデータと、前記メモリセルが保持するデー
タに基づいて第３の書き込みを行い、前記メモリセルを
“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は“Ｅ”状
態又は“Ｆ”状態又は“Ｇ”状態又は“Ｈ”状態又は
“Ｉ”状態（Ｆ、Ｇ、Ｈ、ＩはＩ＞Ｅ＞Ｈ＞Ｃ＞Ｇ＞Ｄ
＞Ｆ＞Ｂを満たす整数）にする。

【００１８】また、本発明の半導体記憶装置は、“１”
状態は第１の閾値レベルを有し、“２”状態は第１の閾
値レベルよりも高い第２の閾値レベルを有し、“３”状
態は第２の閾値レベルよりも高い第３の閾値レベルを有
し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以
上の自然数）は第（ｉ−１）の閾値レベルよりも高い第
ｉの閾値レベルを有するｎ値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッ
チ回路を含むデータ回路と、前記データ回路の動作を制
御する制御回路とを具備し、前記制御回路は、前記メモ
リセルが“Ｂ”状態を保持する場合に、前記メモリセル
の外部から入力された第１の書き込みデータに基づいて
第１の書き込みを行い、第１の書き込みデータが第１の
論理の場合には前記メモリセルを“Ｂ”状態にし、第１
の書き込みデータが第２の論理の場合には前記メモリセ
ルは“Ｃ”状態（ＣはＣ＞Ｂを満たす整数）にし、前記
メモリセルが“Ｂ”状態又は“Ｃ””状態を保持する場
合に、前記メモリセルの外部から入力された第２の書き
込みデータと、前記メモリセルが保持するデータに基づ
いて第２の書き込みを行い、第２の書き込みデータが第
３の論理の場合には前記メモリセルを“Ｂ”状態又は
“Ｃ”状態にし、第２の書き込みデータが第４の論理の
場合には“Ｂ”状態の前記メモリセルを“Ｄ”状態に
し、“Ｃ”状態の前記メモリセルを“Ｅ”状態（Ｄ、Ｅ
はＥ＞Ｃ＞Ｄ＞Ｂを満たす整数）にし、前記メモリセル
が“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は“Ｅ”
状態を保持する場合に、前記メモリセルの外部から入力
された第３の書き込みデータと、前記メモリセルが保持
するデータに基づいて第３の書き込みを行い、第３の書
き込みデータが第５の論理の場合には前記メモリセルを
“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は“Ｅ”状
態にし、第３の書き込みデータが第６の論理の場合には
“Ｂ”状態の前記メモリセルを“Ｆ”状態にし、“Ｄ”
状態のメモリセルを“Ｇ”状態にし、“Ｃ”状態の前記
メモリセルを“Ｈ”状態にし、“Ｅ”状態の前記メモリ
セルを“Ｉ”状態（Ｆ，Ｇ，Ｈ，ＩはＩ＞Ｅ＞Ｈ＞Ｃ＞
Ｇ＞Ｄ＞Ｆ＞Ｂを満たす整数）にする。

【００１９】また、本発明の半導体記憶装置は、“１”
状態は第１の閾値レベルを有し、“２”状態は第１の閾
値レベルよりも高い第２の閾値レベルを有し、“３”状
態は第２の閾値レベルよりも高い第３の閾値レベルを有
し、“２^m ”状態（ｍは３以上の自然数）は第（２^m −
１）の閾値レベルよりも高い第２^m の閾値レベルを有す
る２^m 値を記憶するメモリセルと、前記メモリセルに書
き込むデータを保持する複数のラッチ回路を含むデータ
回路と、前記データ回路の動作を制御する制御回路とを
具備し、前記制御回路は、前記メモリセルが“１”状態
を保持する場合に、前記メモリセルの外部から入力され
た書き込みデータに基づいて第１の書き込みを行い、前
記メモリセルを“１”状態又は“２^m-1 ＋１”状態に
し、前記メモリセルが“１”状態又は“２^m-1 ＋１”状
態を保持する場合に、前記メモリセルの外部から入力さ
れた書き込みデータと、前記メモリセルが保持するデー
タに基づいて第２の書き込みを行い、前記メモリセルを
“１”状態又は“２^m-2 ＋１”状態又は“２^m-1 ＋１”
状態又は“２^m-1 ＋２^m-2 ＋１”状態にし、前記メモリ
セルが“１”状態又は“２^m-2 ＋１”状態又は“２^m-1
＋１”状態又は“２^m-1 ＋２^m-2 ＋１”状態を保持する
場合に、前記メモリセルの外部から入力された書き込み
データと、前記メモリセルが保持するデータに基づいて
第３の書き込みを行い、前記メモリセルを“１”状態又
は“２^m-3 ＋１”状態又は“２^m-2 ＋１”状態又は“２
^m-2 ＋２^m-3 ＋１”状態又は“２^m-1 ＋１”状態又は
“２^m-1 ＋２^m-3 ＋１”状態又は“２^m-1 ＋２^m-2 ＋
１”状態又は“２^m-1 ＋２^{m- 2} ＋２^m-3 ＋１”状態にす
る。

【００２０】また、本発明の半導体記憶装置は、“１”
状態は第１の閾値レベルを有し、“２”状態は第１の閾
値レベルよりも高い第２の閾値レベルを有し、“３”状
態は第２の閾値レベルよりも高い第３の閾値レベルを有
し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以
上の自然数）は第（ｉ−１）の閾値レベルよりも高い第
ｉの閾値レベルを有するｎ値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッ
チ回路を含むデータ回路と、前記データ回路の動作を制
御する制御回路とを具備し、前記制御回路は、前記メモ
リセルが“１”状態を保持する場合に、前記メモリセル
の外部から入力された第１の書き込みデータに基づいて
第１の書き込みを行い、第１の書き込みデータが第１の
論理の場合には前記メモリセルを“１”状態にし、第１
の書き込みデータが第２の論理の場合には前記メモリセ
ルは“２^m-1 ＋１”状態にし、前記メモリセルが“１”
状態又は“２^m-1 ＋１”状態を保持する場合に、前記メ
モリセルの外部から入力された第２の書き込みデータ
と、前記メモリセルが保持するデータに基づいて第２の
書き込みを行い、第２の書き込みデータが第３の論理の
場合には前記メモリセルを“１”状態又は“２^m-1 ＋
１”状態にし、第２の書き込みデータが第４の論理の場
合には“１”状態の前記メモリセルを“２^m-2 ＋１”状
態にし、“２^m-1＋１”状態の前記メモリセルを“２
^m-1 ＋２^m-2 ＋１”状態にし、前記メモリセルが“１”
状態又は“２^m-2 ＋１”状態又は“２^m-1 ＋１”状態又
は“２^m-1 ＋２^m-2 ＋１”状態を保持する場合に、前記
メモリセルの外部から入力された第３の書き込みデータ
と、前記メモリセルが保持するデータに基づいて第３の
書き込みを行い、第３の書き込みデータが第５の論理の
場合には前記メモリセルを“１”状態又は“２^m-2 ＋
１”状態又は“２^m-1 ＋１”状態又は“２^m-1 ＋２^m-2
＋１”にし、第３の書き込みデータが第６の論理の場合
には“１”状態の前記メモリセルを“２^m-3 ＋１”状態
にし、“２^m-2 ＋１”状態の前記メモリセルを“２^m-2
＋２^m-3 ＋１”状態にし、“２^m-1 ＋１”状態の前記メ
モリセルを“２^m-1＋２^m-3 ＋１”状態にし、“２^m-1
＋２^m-2 ＋１”状態の前記メモリセルを“２^m-1 ＋２
^m-2 ＋２^m-3 ＋１”状態にする。

【００２１】また、本発明の半導体記憶装置は、“１”
状態は第１の閾値レベルを有し、“２”状態は第１の閾
値レベルよりも高い第２の閾値レベルを有し、“３”状
態は第２の閾値レベルよりも高い第３の閾値レベルを有
し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以
上の自然数）は第（ｉ−１）の閾値レベルよりも高い第
ｉの閾値レベルを有するｎ値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッ
チ回路を含むデータ回路と、前記データ回路の動作を制
御する制御回路とを具備し、前記制御回路は、前記メモ
リセルが“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は
“Ｅ”状態（Ｂ，Ｃ、Ｄ、ＥはＥ＞Ｃ＞Ｄ＞Ｂを満たす
整数）を保持する場合に、前記メモリセルの外部から入
力された書き込みデータと、前記メモリセルが保持する
データに基づいて書き込みを行い、前記メモリセルを
“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は“Ｅ”状
態又は“Ｆ”状態又は“Ｇ”状態又は“Ｈ”状態又は
“Ｉ”状態（Ｆ，Ｇ，Ｈ，ＩはＩ＞Ｅ＞Ｈ＞Ｃ＞Ｇ＞Ｄ
＞Ｆ＞Ｂを満たす整数）にする。

【００２２】また、本発明の半導体記憶装置は、“１”
状態は第１の閾値レベルを有し、“２”状態は第１の閾
値レベルよりも高い第２の閾値レベルを有し、“３”状
態は第２の閾値レベルよりも高い第３の閾値レベルを有
し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以
上の自然数）は第（ｉ−１）の閾値レベルよりも高い第
ｉの閾値レベルを有するｎ値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッ
チ回路を含むデータ回路と、前記データ回路の動作を制
御する制御回路とを具備し、前記制御回路は、前記メモ
リセルが“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は
“Ｅ”状態を保持する場合に、前記メモリセルの外部か
ら入力された書き込みデータと、前記メモリセルが保持
するデータに基づいて書き込みを行い、書き込みデータ
が第１の論理の場合には前記メモリセルを“Ｂ”状態又
は“Ｃ”状態又は“Ｄ”状態又は“Ｅ”状態にし、書き
込みデータが第２の論理の場合には“Ｂ”状態の前記メ
モリセルを“Ｆ”状態にし、“Ｄ”状態の前記メモリセ
ルを“Ｇ”状態にし、“Ｃ”状態の前記メモリセルを
“Ｈ”状態にし、“Ｅ”状態の前記メモリセルを“Ｆ”
状態（Ｆ，Ｇ，Ｈ，ＩはＩ＞Ｅ＞Ｈ＞Ｃ＞Ｇ＞Ｄ＞Ｆ＞
Ｂを満たす整数）にする。

【００２３】また、本発明の半導体記憶装置は、“１”
状態は第１の閾値レベルを有し、“２”状態は第１の閾
値レベルよりも高い第２の閾値レベルを有し、“３”状
態は第２の閾値レベルよりも高い第３の閾値レベルを有
し、“２^m ”状態（ｍは３以上の自然数）は第（２^m −
１）の閾値レベルよりも高い第２^m の閾値レベルを有す
る２^m 値を記憶するメモリセルと、前記メモリセルに書
き込むデータを保持する複数のラッチ回路を含むデータ
回路と、前記データ回路の動作を制御する制御回路とを
具備し、前記制御回路は、前記メモリセルが“１”状態
又は“２^k-2 ＋１”状態（ｋはｍ以下の自然数）又は
“２^k-1 ＋１”状態又は“２^k-1 ＋２^k-2＋１”状態を
保持する場合に、前記メモリセルの外部から入力された
書き込みデータと、前記メモリセルが保持するデータに
基づいて書き込みを行い、前記メモリセルを“１”状態
又は“２^k-3 ＋１”状態又は“２^k-2 ＋１”状態又は
“２^{k- 2} ＋２^k-3 ＋１”状態又は“２^k-1 ＋１”状態又
は“２^k-1 ＋２^k-3 ＋１”状態又は“２^k-1 ＋２^k-2 ＋
１状態又は“２^k-1 ＋２^k-2 ＋２^k-3 ＋１”状態にす
る。

【００２４】また、本発明の半導体記憶装置は、“１”
状態は第１の閾値レベルを有し、“２”状態は第１の閾
値レベルよりも高い第２の閾値レベルを有し、“３”状
態は第２の閾値レベルよりも高い第３の閾値レベルを有
し、“ｉ”状態（ｉはｎ以下の自然数であり、ｎは４以
上の自然数）は第（ｉ−１）の閾値レベルよりも高い第
ｉの閾値レベルを有するｎ値を記憶するメモリセルにお
いて、前記メモリセルに書き込むデータを保持する複数
のラッチ回路を含むデータ回路と、前記データ回路の動
作を制御する制御回路とを具備し、前記制御回路は、前
記メモリセルが“１”状態又は“２^k-2 ＋１”状態（k
はm 以下の自然数）又は“２^k-1 ＋１”状態又は“２
^k-1 ＋２^k-2 ＋１”状態を保持する場合に、前記メモリ
セルの外部から入力された書き込みデータと、前記メモ
リセルが保持するデータに基づいて書き込みを行い、書
き込みデータが第１の論理の場合には前記メモリセルを
“１”状態又は“２^k-2 ＋１”状態又は“２^k-1 ＋１”
状態又は“２^k-1 ＋２^k-2 ＋１”にし、書き込みデータ
が第２の論理の場合には“１”状態の前記メモリセルを
“２^k-3 ＋１”状態にし、“２^k-2 ＋１”状態の前記メ
モリセルを“２^k-2 ＋２^k-3 ＋１”状態にし、“２^k-1
＋１”状態の前記メモリセルを“２^k-1 ＋２^{k- 3} ＋１”
状態にし、“２^k-1 ＋２^k-2 ＋１”状態の前記メモリセ
ルを“２^k-1 ＋２^k-2 ＋２^k-3 ＋１”状態にする。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。

【００２６】図１は、本発明に係わる半導体記憶装置の
ブロック図を示している。メモリセルアレイ１には図示
せぬ複数のメモリセルがマトリクス状に配置されてい
る。このメモリセルアレイ１には、制御ゲート・選択ゲ
ート駆動回路２、データ回路群７が接続されている。前
記制御ゲート・選択ゲート駆動回路２にはアドレスバッ
ファ３、書き込み電圧発生回路４、ベリファイ電圧発生
回路５、読み出し電圧発生回路６が接続されている。前
記アドレスバッファ３はアドレス信号を受け、制御ゲー
ト・選択ゲート駆動回路２及びデータ回路群７にアドレ
ス信号を供給する。前記書き込み電圧発生回路４はデー
タの書き込み時に所定の書き込み電圧を発生する。前記
ベリファイ電圧発生回路５はベリファイ時に所定のベリ
ファイ電圧を発生する。前記読み出し電圧発生回路６は
データの読み出し時に所定の読み出し電圧を発生する。
前記制御ゲート・選択ゲート駆動回路２はアドレスバッ
ファ３からのアドレス信号を受け、メモリセルを選択す
る。さらに、制御ゲート・選択ゲート駆動回路２はデー
タの書き込み時に、前記書き込み電圧発回路４から供給
される書き込み電圧を前記選択したメモリセルの制御ゲ
ートに供給し、データの読み出し時に前記読み出し電圧
発生回路６から供給される読み出し電圧を選択したメモ
リセルに供給する。さらに、ベリファイ時に前記ベリフ
ァイ電圧発生回路４から供給されるベリファイ電圧を選
択したメモリセルに供給する。

【００２７】前記データ回路群７には、データ入出力バ
ッファ８が接続されている。データ入出力バッファ８
は、チップ外部とのデータの入出力制御を行う。データ
回路群７は後述するように複数のデータ回路を有してい
る。このデータ回路群７はアドレスバッファ３からのア
ドレス信号を受けるとともに、データ入出力バッファ８
から供給される書き込みデータを保持したり、メモリセ
ルから読み出されたデータを保持する。制御回路９はこ
の半導体記憶装置全体の動作を制御する。この制御回路
９は、書き込み時、読み出し時、ベリファイ時に前記制
御ゲート・選択ゲート駆動回路２、書き込み電圧発生回
路４、ベリファイ電圧発生回路５、読み出し電圧発生回
路６、データ回路群７の動作を制御する。

【００２８】本発明では、１つのメモリセルに複数ペー
ジのデータが記憶される。例えば８値メモリセルの場合
には１つのメモリセルが３ページに分けられている。つ
まり、１つのメモリセルに記憶される３ページのデータ
は３つのロウアドレスに相当する。次に、これについて
説明する。

【００２９】図２は、１つのワード線ＷＬ１に接続され
るメモリセルＭＣ１〜ＭＣ１２８と、これらメモリセル
ＭＣ１〜ＭＣ１２８に書き込まれるデータ群を表してい
る。１２８ビットの書き込みデータ群、Ａ０乃至Ａ１２
７はメモリセルＭＣ１からＭＣ１２８内の第１のページ
に書き込まれる。次の１２８ビットの書き込みデータ
群、Ｂ０乃至Ｂ１２７はメモリセルＭＣ１からＭＣ１２
８内の第２のページに書き込まれる。さらに、１２８ビ
ットの書き込みデータ群、Ｃ０乃至Ｃ１２７はメモリセ
ルＭＣl からＭＣ１２８内の第３のページに書き込まれ
る。

【００３０】図３、図４は、メモリセルの書き込み、読
み出し動作を示している。図３、図４において、メモリ
セルＭＣ１、ＭＣ２、ＭＣ３…ＭＣ１２７、ＭＣ１２８
は、ワード線ＷＬ１をゲート電極として共有する。各メ
モリセルＭＣ１、ＭＣ２、ＭＣ３…ＭＣ１２７、ＭＣ１
２８は、第１乃至第１２８のビット線を介して第１乃至
第１２８のデータ回路に接続されている。

【００３１】＜書き込み＞図３は、書き込み動作を説明
する図である。まず、第１ページ目の書き込みについて
説明する。第１ページ目の書き込みデータのうち、デー
タＡ０が第１のデータ回路７−１にラッチされ、データ
Ａ１が第２のデータ回路７−２にラッチされる。同様
に、データＡ126 が第１２７のデータ回路７−１２７
に、データＡ127 が第１２８のデータ回路７−１２８に
ラッチされる。各データ回路にラッチしたデータに従っ
て、ワード線ＷＬ１を共有する、ＭＣ１，ＭＣ２，ＭＣ
３，…，ＭＣ１２７，ＭＣ１２８に第１ページの書き込
みが行われる。

【００３２】次に、第２ページ目の書き込みについて説
明する。データＢ０が第１のデータ回路７−１にラッチ
され、データＢ１が第２のデータ回路７−２にラッチさ
れる。同様に、データＢ126 が第１２７のデータ回路７
−１２７に、データＢ127 が第１２８のデータ回路７−
１２８にラッチされる。第２ページの書き込みデータＢ
０乃至Ｂ127 を第１のデータ回路７−１から第１２８の
データ回路７−１２８にラッチしている間に、メモリセ
ルに書き込まれた第１ページのデータＡ０乃至Ａ127 を
第１のデータ回路７−１から第１２８のデータ回路７−
１２８に読み出し、保持する。この後、各データ回路に
ラッチした第１ページのデータＡ０からＡ127 及び第２
ページの書き込みデータＢ０乃至Ｂ127 に従って、ワー
ド線ＷＬ１を共有する、ＭＣ１，ＭＣ２，ＭＣ３，…，
ＭＣ127 ，ＭＣ128 に第２ページの書き込みが行われ
る。

【００３３】次に、第３ページ目の書き込み動作につい
て説明する。この場合、データＣ０が第１のデータ回路
７−１にラッチされ、データＣ１が第２のデータ回路７
−１にラッチされる。同様にデータＣ126 が第１２７の
データ回路７−１２７に、データＣ127 が第１２８のデ
ータ回路７−１２８にラッチされる。第３ページの書き
込みデータＣ０乃至Ｃ127 を第１のデータ回路７−１か
ら第１２８のデータ回路７−１２８にラッチしている間
に、メモリセルに書き込まれた第１ページのデータＡ０
乃至Ａ127 、及び第２ページのデータＢ０乃至Ｂ127 を
第１のデータ回路７−１乃至第１２８のデータ回路７−
１２８に読み出し、保持する。この後、各データ回路に
ラッチした第１ページのデータＡ０乃至Ａ127 及び第２
ページのデータＢ０乃至Ｂ127 、さらに、書き込みデー
タＣ０乃至Ｃ127 に従って、ワード線ＷＬ１を共有す
る、ＭＣ１，ＭＣ２，ＭＣ３，…，ＭＣ127 ，ＭＣ128
に第３ページの書き込みが行われる。すなわち、メモリ
セルＭＣ１〜ＭＣ128 に３ページ分のデータが書き込ま
れたこととなる。より詳細な書き込み動作については後
述する。

【００３４】＜読み出し＞図４は、読み出し動作を示し
ている。まず、第１ページ目の読み出し動作について説
明する。メモリセルＭＣ１からデータＡ０が第１のデー
タ回路７−１に読み出され、メモリセルＭＣ２からデー
タＡ１が第２のデータ回路７−２に読み出される。同様
に、メモリセルＭＣ１２７からデータＡ126 が第１２７
のデータ回路７−１２７に、メモリセルＭＣ１２８から
データＡ127 が第１２８のデータ回路７−１２８にラッ
チされる。以上のように、ワード線ＷＬ１を共有する、
ＭＣ１，ＭＣ２，ＭＣ３，…，ＭＣ１２７，ＭＣ１２８
の第１ページのデータが各データ回路７−１〜７−１２
８に読み出される。

【００３５】次に、第２ページ目の読み出し動作につい
て説明する。メモリセルＭＣ１からデータＢ０が第１の
データ回路７−１に読み出され、メモリセルＭＣ２から
データＢ１が第２のデータ回路７−２に読み出される。
同様に、メモリセル１２７からデータＢ126 が第１２７
のデータ回路７−１２７に、メモリセル１２８からデー
タＢ127 が第１２８のデータ回路７−１２８に読み出さ
れる。以上のように、ワード線ＷＬ１を共有する、ＭＣ
１，ＭＣ２，ＭＣ３，…，ＭＣ１２７，ＭＣ１２８の第
２ページのデータが各データ回路７−１〜７−１２８に
読み出される。

【００３６】次に、第３ページ目の読み出し動作につい
て説明する。メモリセルＭＣ１からデータＣ０が第１の
データ回路７−１に読み出され、メモリセルＭＣ２から
データＣ１が第２のデータ回路７−２に読み出される。
同様に、メモリセル１２７からデータＣ126 が第１２７
のデータ回路７−１２７に、メモリセル１２８からデー
タＣ127 が第１２８のデータ回路７−１２８に読み出さ
れる。以上のように、ワード線ＷＬ１を共有する、ＭＣ
１，ＭＣ２，ＭＣ３，…，ＭＣ１２７，ＭＣ１２８の第
３ページのデータが各データ回路７−１〜７−１２８に
読み出される。

【００３７】図５は、図１、図３、図４に示すメモリセ
ルアレイ１とデータ回路群７との関係の一例を示してい
る。メモリセルＭＣ１１〜ＭＣ１８が直列に接続されＮ
ＡＮＤ型セルを構成している。ＮＡＮＤ型セルの両端
は、選択トランジスタＳ１，Ｓ２を介して、それぞれビ
ット線ＢＬ１Ａ〜ＢＬ１２８Ａ、ソース線Ｖｓに接続さ
れている。また、８本の制御ゲートＣＧ１〜ＣＧ８（ワ
ード線ＷＬ１〜ＷＬ８）に接続されるメモリセル群でブ
ロックを形成する。“ページ”及び“ブロック”は前記
制御ゲート・選択ゲート駆動回路２によって選択され
る。各ビット線ＢＬ１Ａ〜ＢＬ１２８Ａは、第１乃至第
１２８のデータ回路７- １〜７- １２８に接続され、こ
れらデータ回路７- １〜７- １２８は対応するメモリセ
ルへの書き込みデータを一時的に記憶する。この実施の
形態はオープン・ビット線配置であるため、第１乃至第
１２８のデータ回路７- １〜７- １２８にはビット線Ｂ
Ｌ１Ｂ〜ＢＬ１２８Ｂも接続される。

【００３８】図６は、データ回路群７を構成する一つの
データ回路を示している。第１乃至第１２８のデータ回
路７- １〜７- １２８は全て同一構成であるため、第１
のデータ回路７−１について説明する。この第１のデー
タ回路７−１は、第１乃至第３のラッチ回路７ａ、７
ｂ、７ｃを有している。第１乃至第３のラッチ回路７
ａ、７ｂ、７ｃはビット線ＢＬ１Ａ、ＢＬ１Ｂに接続さ
れるとともに、Ｉ／Ｏ線を介して前記データ入出力バッ
ファ８に接続される。尚、図６において、第１乃至第３
のラッチ回路７ａ、７ｂ、７ｃは１本のＩ／Ｏ線を共有
しているが、各ラッチ回路に別々のＩ／Ｏ線を接続して
もよい。すなわち、例えば３つのＩ／Ｏ線を設け、各Ｉ
／Ｏ線を第１乃至第３のラッチ回路７ａ、７ｂ、７ｃに
それぞれ接続してもよい。

【００３９】次に、図７、図８を参照して１つのメモリ
セルに対する具体的な書き込み動作について説明する。
メモリセルは図５に示すＮＡＮＤ型メモリセルと同様の
構成とする。尚、図５以降において、ワード線ＷＬ１に
接続されるメモリセルＭＣ１はＭＣ１１と記す。また、
図７（ａ）（ｂ）（ｃ）において、“１”は消去状態を
示している。

【００４０】＜第１の書き込み動作＞第１の書き込み動
作について、図７（ａ）に示したメモリセルの閾値の変
化を参照して説明する。

【００４１】入力データは図６に示す第１のラッチ回路
７ａに供給され、ビット線に所定の電圧が供給される。
例えば入力データが“１”の場合、ビット線は電源電圧
Ｖccとなり、書き込み非選択状態に設定される。入力デ
ータが“０”の場合、ビット線は０Ｖとなり、選択され
たメモリセルのチャネルは０Ｖに設定される。例えば図
５に示すメモリセルＭ１３にデータを書き込む場合、選
択されたワード線ＷＬ３はＶpgm （例えば２０Ｖ）、選
択ワード線の両隣のワード線ＷＬ２、ＷＬ４（図示せ
ず）は０Ｖに設定される。その他のワード線ＷＬ１、Ｗ
Ｌ５（図示せず）…８はＶpass（例えば１０Ｖ）に設定
される。書き込み非選択の場合、Ｍ１２、Ｍ１４がオフ
するため、Ｍ１３のチャネルはＷＬ３との間の容量結合
で８Ｖ程度まで上昇する。その結果、書き込み非選択の
場合、フローティングゲートヘの電子の注入が防止され
る。このように選択ワード線の両隣のワード線を接地す
るローカル・セルフ・ブースト方式の書き込み方式は公
知例T.S.Jung et al., ISSCCTech. Dig. P.３２−３３,
１９９６と同様である。

【００４２】上記ローカル・セルフ・ブースト方式の書
き込み方式により、誤書き込みを生じない高信頼性を有
する書き込みを実現できる。ローカル・セルフ・ブース
ト方式を用いる場合、公知例M. Ohkawa, et al., ISSC
C, pp. ３６−３７, １９９６に記されているようなビ
ット線に例えば１Ｖを印加して複数のセルを同時に書き
込むことはできない。これは、例えば図５に示すメモリ
セルＭ１３を書き込む場合には、Ｍ１２のゲートＷＬ２
を０Ｖにするため、ビット線を１Ｖにした場合にＭ１２
がオフし、ビット線電位をＭ１３のチャネルに転送でき
ないからである。

【００４３】書き込み非選択のメモリセルは消去状態
（“１”状態）を保持する。入力データが“０”の場合
には図７に示すようにメモリセルは“５”状態に書き込
まれる。すなわち、第１の書き込み動作終了後、メモリ
セルの閾値は“１”又は“５”の状態となっている。

【００４４】＜第２の書き込み動作＞次に、図７（ｂ）
を参照して第２の書き込み動作について説明する。

【００４５】入力データは図６に示す第１のラッチ回路
７ａに供給される。このときメモリセルのデータが読み
出され、第２のラッチ回路７ｂに供給される。入力デー
タが“１”の場合、ビット線は電源電圧Ｖccとなり、書
き込み非選択状態に設定される。この時、図７に示すよ
うにメモリセルは第１の書き込み動作後の状態、つま
り、“１”状態又は“５”状態を保持する。入力データ
が“０”の場合、ビット線は０Ｖとなり、選択されたメ
モリセルのチャネルは０Ｖに設定され、書き込みが行わ
れる。先ず最初に“１”状態のセルは“３”状態に書き
込まれる。その後、第１の書き込み動作後に“５”状態
のセルは“７”状態に書き込まれる。すなわち、第２の
書き込み動作終了後、メモリセルの閾値は、“１”又は
“３”又は“５”又は“７”の状態となっている。

【００４６】＜第３の書き込み動作＞次に、図７（ｃ）
を参照して第３の書き込み動作について説明する。

【００４７】入力データは図６の第１のラッチ回路７ａ
に供給される。このときメモリセルのデータが読み出さ
れ、第２および第３のラッチ回路７ｂ、７ｃにそれぞれ
供給される。入力データが“１”の場合、ビット線はＶ
ccとなり、書き込み非選択状態に設定される。この時、
図７に示すようにメモリセルは第２の書き込み動作後の
状態、つまり、“１”又は“３”又は“５”又は“７”
状態を保持する。入力データが“０”の場合、ビット線
は０Ｖとなり、選択されたメモリセルのチャネルは０Ｖ
に設定され、書き込みが行われる。先ず最初に第２の書
き込み動作後に“１”状態のセルは“２”状態に書き込
まれる。次に、第２の書き込み動作後に“３”状態のセ
ルは“４”状態に書き込まれる。最後に、第２の書き込
み動作後に“５”状態のセルは“６”状態に書き込ま
れ、“７”状態のセルは“８”状態に書き込まれる。す
なわち、第３の書き込み動作終了後、メモリセルの閾値
は、“１”乃至“８”のいずれかの状態となっている。

【００４８】図８に上記説明した本発明の書き込みデー
タと閾値分布の関係を示す。すなわち、例えば第１ペー
ジ、第２ページ、第３ページのデータが全て“０”であ
る場合、このセルの閾値は“８”状態となり、第１ペー
ジ、第２ページ、第３ページのデータが全て“１”であ
る場合、このセルの閾値は“１”状態となる。閾値が
“１”状態のセルと“８”状態のセルの間に位置する各
セルの書き込みデータと閾値の関係は、図８に示す通り
である。

【００４９】本発明では各書き込み動作終了後に、書き
込みが十分に行われたかどうかを調べるべリファイリー
ドを行い、書き込みが不十分のメモリセルにのみ再度書
き込みを行う。書き込み電圧Ｖpgm は書き込みサイクル
毎にΔＶppずつ上昇される。すなわち、この書き込み電
圧Ｖpgm はΔＶppずつ上昇される階段状の電圧である。

【００５０】以下において、本発明の書き込み時間を見
積もる。“１”、“２”…“７”、“８”状態の間の閾
値電圧の間隔をΔＶthw とする。

【００５１】＜第１の書き込み動作における書き込み時
間＞“１”状態から“５”状態に書き込まれる場合の閾
値電圧の変動は４×ΔＶthw であるため、書き込み時間
Ｔ１は Ｔ１＝４×ΔＶthw ／ΔＶpp となる。

【００５２】＜第２の書き込み動作における書き込み時
間＞先ず、“１”状態から“３”状態に書き込まれる。
この場合の閾値電圧の変動は２×ΔＶthw であるため、
“１”から“３”への書き込みの時間は２×ΔＶthw ／
ΔＶppである。引き続き、“５”状態から“７”状態に
書き込まれる。この場合の閾値電圧の変動は２×ΔＶth
w であるため、“５”から“７”への書き込み時間は、
２×ΔＶthw ／ΔＶppである。したがって、第２の書き
込みのトータルの書き込み時間Ｔ２は Ｔ２＝４×ΔＶthw ／ΔＶpp となる。

【００５３】＜第３の書き込み動作における書き込み時
間＞先ず、“１”状態から“２”状態に書き込まれる。
この場合の閾値電圧の変動はΔＶthw であるため、
“１”から“２”への書き込みの時間はΔＶthw ／ΔＶ
ppである。引き続き、“３”状態から“４”状態に書き
込まれる。この場合の閾値電圧の変動はΔＶthw である
ため、“３”から“４”への書き込みの時間はΔＶthw
／ΔＶppである。次に、“５”状態から“６”状態に書
き込まれる。この場合の閾値電圧の変動はΔＶthw であ
るため、“５”から“６”への書き込みの時間はΔＶth
w ／ΔＶppである。最後に“７”態から“８”状態に書
き込まれる。この場合の閾値電圧の変動はΔＶthw であ
るため、“７”から“８”への書き込みの時間はΔＶth
w ／ΔＶppである。したがって、第３の書き込みのトー
タルの書き込み時間Ｔ３は Ｔ３＝４×ΔＶthw ／ΔＶpp となる。

【００５４】このように、第１、２、３の書き込み・べ
リファイサイクル数はほぼ同様に行うことができる。

【００５５】一方、図９は、特願平８−９８６２７号に
記載された多値半導体記憶装置の書き込み動作を示して
いる。以下に、この装置の書き込み時間と本発明とを比
較して説明する。

【００５６】＜第１の書き込み動作における書き込み時
間＞図９（ａ）に示すように、第１、第２の論理レベル
のデータ“１”、“０”が入力され、これらデータに応
じてセルの閾値が設定される。このうち、第２の論理レ
ベルのデータ“０”の場合、“１”状態から“２”状態
に書き込まれる。“１”状態から“２”状態に書き込ま
れる場合の閾値電圧の変動はΔＶthw である。このた
め、書き込み時間Ｔ１は Ｔ１＝ΔＶthw ／ΔＶpp となる。

【００５７】＜第２の書き込み動作における書き込み時
間＞図９（ｂ）に示すように、第３の論理レベルのデー
タ“１”が入力された場合、セルの閾値の状態は第１の
書き込み状態から変化しない。一方、第４の論理レベル
のデータ“０”が入力された場合、第１の書き込み状態
から閾値が変化される。すなわち、最初の書き込みにお
いて、“１”状態のセルは“３”状態に書き込まれる。
この場合の閾値電圧の変動は２×ΔＶthw であるため、
“１”から“３”への書き込みの時間は２×ΔＶthw ／
ΔＶppである。引き続き、“２”状態のセルは“４”状
態に書き込まれる。この場合の閾値電圧の変動は２×Δ
Ｖthwであるため、“２”状態から“４”状態への書き
込みの時間は２×ΔＶthw ／ΔＶppである。したがっ
て、第２の書き込みのトータルの書き込み時間Ｔ２はＴ
２＝４×ΔＶthw ／ΔＶppとなる。

【００５８】＜第３の書き込みの書き込み時間＞図９
（ｃ）に示すように、第５の論理レベルのデータ“１”
が入力された場合、セルの閾値の状態は第２の書き込み
状態から変化しない。一方、第６の論理レベルのデータ
“０”が入力された場合、第２の書き込み状態から閾値
が変化される。すなわち、最初の書き込みでは“１”状
態のセルは“５”状態に書き込まれる。この場合の閾値
電圧の変動は４×ΔＶthw であるため、“１”状態から
“５”状態への書き込みの時間は４×ΔＶthw ／ΔＶpp
である。引き続き、“２”状態のセルは“６”状態に書
き込まれる。この場合の閾値電圧の変動は４×ΔＶthw
であるため、“２”状態から“６”状態への書き込みの
時間は４×ΔＶthw ／ΔＶppである。次に、“３”状態
のセルは“７”状態に書き込まれる。この場合の閾値電
圧の変動は４×ΔＶthw であるため、“３”状態から
“７”状態への書き込みの時間は４×ΔＶthw ／ΔＶpp
である。最後に“４”状態のセルは“８”状態に書き込
まれる。この場合の閾値電圧の変動は４×ΔＶthw であ
るため、“４”状態から“８”状態への書き込みの時間
は４×ΔＶthw ／ΔＶppである。したがって、第３の書
き込みのトータルの書き込み時間Ｔ３は Ｔ２＝１６×ΔＶthw ／ΔＶpp となる。

【００５９】このように、従来の半導体記憶装置の書き
込み方法によれば、第１の書き込みは高速に行われる
が、第３の書き込みでは多くの書き込み・べリファイサ
イクル数を必要とするので、書き込みが遅い。チップと
しての書き込み時間は最も遅い第３の書き込み時間に設
定される。このため、このチップが接続される例えばマ
イクロコンピュータは、第３の書き込み時間に相当する
書き込み時間を設定しなければならない。したがって、
マイクロコンピュータを含むシステムの処理速度を高速
化することが困難であった。

【００６０】これに対し、本発明の閾値分布によれば、
第１、第２、第３の書き込みで書き込み・べリファイサ
イクル数をほぼ同じにすることができ、書き込みが高速
化される。このため、このチップが接続されるマイクロ
コンピュータの動作速度も高速化できる。

【００６１】本発明において、第１、第２、第３の書き
込みで書き込みのステップアップ電圧ΔＶppを変えても
よい。実際の書き込みでは第３の書き込み後に行われる
ベリファイリードの数が一番多く、次に第２の書き込
み、第１の書き込みである。つまり、第３の書き込みで
は、“８”、“６”、“４”のベリファイが必要である
のに対して、第２の書き込みでは“３”、“７”のベリ
ファイのみでよい。その結果、ΔＶppが同じ場合には第
３の書き込みが一番長く、次に第２の書き込みが長く、
第１の書き込みが一番短い。第１の書き込み時のステッ
プアップ幅をΔＶpp１、第２の書き込み時のステップア
ップ幅をΔＶpp２、第３の書き込み時のステップアップ
幅をΔＶpp３とする。ΔＶpp１＜ΔＶpp２＜ΔＶpp３と
することにより、第１、第２、第３の書き込み時間をほ
ぼ同様とすることができ、書き込みを高速化できる。こ
の時、（“５”状態の閾値分布幅）＜（“３”、“７”
状態の閾値分布幅）＜（“２”、“４”、“６”、
“８”状態の閾値分布幅）となる。

【００６２】消去は従来技術において説明した２値メモ
リセルと同様である。

【００６３】また、メモリセルユニットは１個又は複数
個のメモリセル、及び０個又は１個又は複数個の選択ト
ランジスタとしてのＭＯＳトランジスタにより構成され
ている。

【００６４】図１０は、メモリセルユニットの例を示し
ている。図１０（ａ）はいわゆるＮＡＮＤ型ＥＥＰＲＯ
Ｍ又はＮＡＮＤ型マスクＲＯＭである。図１０（ｂ）は
図１０（ａ）の選択トランジスタとしての２個のＭＯＳ
トランジスタを、互いに閾値が異なるエンハンスメント
タイプ（Ｅ-type ：閾値が正）とイントリンシックタイ
プ（Ｉ-type ：閾値がゼロ）のＭＯＳトランジスタで構
成した場合である。図１０（ｃ）は選択トランジスタと
してのＭＯＳトランジスタを３個設けた場合のＮＡＮＤ
型不揮発性メモリの一例を示している。図１０（ｄ）は
選択トランジスタとして、エンハンスメントタイプと、
デプレションタイプ（Ｄ-type ：閾値が負）のＭＯＳト
ランジスタを２個ずつ４個設けた場合のＮＡＮＤ型不揮
発性メモリの一例である。

【００６５】さらに、本発明はフラッシュメモリに限ら
ず、図１１乃至図１３に示すマスクＲＯＭ、ＥＰＲＯＭ
等などに適用することも可能である。

【００６６】図１１（ａ）はＮＯＲ型ＥＥＰＲＯＭ又は
ＮＯＲ型マスクＲＯＭである。図１１（ｂ）（ｃ）はＮ
ＯＲ型不揮発性メモリに選択トランジスタとしてのＭＯ
Ｓトランジスタを１個或いは２個設けた場合の一例であ
る。

【００６７】図１２（ａ）はソース及びドレインを複数
個のメモリセルで共有して、メモリセルが並列接続され
たものである。図１２（ｂ）は複数個のメモリセルを並
列接続したものに、選択トランジスタとしてのＭＯＳト
ランジスタを１個接続したもの（公知例 Onoda,H.,et a
l.,IEDM Tech.Dig,1992,p.599 ）である。図１２（ｃ）
は複数個のメモリセルを並列接続したものに、選択ＭＯ
Ｓトランジスタを２個接続したもの（公知例 Kume,H.,e
t al,.IEDM Tech.Dig 、1992,p991、Hisamune,Y.,et a
l.,IEDM Tech.Dig,1992,p19 ）である。図１３は複数の
メモリセルを並列に接続した別の例である（公知例 Ber
gemont,A.,et al,.IEDM Tech.Dig,1993,p15 ）。

【００６８】（第２の実施の形態）本発明は８値メモリ
セルに限定されるものではない。図１４は１６値メモリ
セルの書き込み動作を示している。図１４において、
“１”は消去状態である。

【００６９】この場合、各データ回路は、図１５に示す
ように例えば第１、第２、第３、第４のラッチ回路７ａ
〜７ｄから構成されればよい。ここでは、第１のデータ
回路７−１のみを示しているが、他のデータ回路の構成
も、図１５と同様である。尚、図１５において、第１乃
至第４のラッチ回路７ａ〜７ｄは、１本のＩ／Ｏ線を共
有しているが、これに限定されるものではない。すなわ
ち、例えば４本のＩ／Ｏ線を設け、これらＩ／Ｏ線を第
１乃至第４のラッチ回路７ａ〜７ｄにそれぞれ接続して
もよい。

【００７０】図１４、図１５を参照して書き込み動作に
ついて説明する。先ず、第１の書き込み動作において、
第１の書き込みデータはＩ／Ｏ線から第１のラッチ回路
７ａに供給される。データ回路の各ラッチ回路に保持さ
れる第１の書き込みデータに応じてメモリセルの閾値の
状態が変化する。書き込みデータが“０”の場合、メモ
リセルは“９”に書き込まれ、書き込みデータが“１”
の場合、メモリセルは“１”状態を保持する。

【００７１】第２の書き込み動作では、データ回路内の
第１のラッチ回路７ａに第２の書き込みデータがＩ／Ｏ
線を介して供給される。第２のラッチ回路７ｂは書き込
みを行うメモリセルから読み出された第１の書き込みデ
ータを保持する。この後、データ回路に保持された２ビ
ットのデータに基づいて書き込みが行われる。第２の書
き込みデータが“１”の場合、ビット線は書き込み非選
択状態に設定され、メモリセルは“１”又は“９”状態
を保持する。第２の書き込みデータが“０”の場合、
“１”状態のメモリセルは“５”状態に書き込まれ、
“９”状態のメモリセルは“１３”に書き込まれる。

【００７２】第３の書き込み動作では、データ回路内の
第１のラッチ回路７ａに第３の書き込みデータがＩ／Ｏ
線を介して供給される。第２、第３のラッチ回路７ｂ、
７ｃは書き込みを行うメモリセルから読み出された第
１、第２の書き込みデータをそれぞれ保持する。この
後、データ回路内の第１乃至第３のラッチ回路７ａ、７
ｂ、７ｃに保持された３ビットのデータに基づいて書き
込みが行われる。第３の書き込みデータが“１”の場
合、ビット線は書き込み非選択状態に設定され、メモリ
セルは“１”又は“５”又は“９”又は“１３”状態を
保つ。第３の書き込みデータが“０”の場合、“１”状
態のメモリセルは“３”状態に書き込まれ、“５”状態
のメモリセルは“７”に書き込まれ、“９”状態のメモ
リセルは“１１”に書き込まれ、“１３”状態のメモリ
セルは“１５”に書き込まれる。

【００７３】第４の書き込み動作では、データ回路内の
第１のラッチ回路７ａに第４の書き込みデータがＩ／Ｏ
線を介して供給される。第２、第３、第４のラッチ回路
７ｂ、７ｃ、７ｄは書き込みを行うメモリセルから読み
出された第１、第２、第３の書き込みデータを保持す
る。この後、データ回路の第１乃至第４のラッチ回路７
ａ〜７ｄに保持された４ビットのデータに基づいて書き
込みが行われる。第４の書き込みデータが“１”の場
合、ビット線は書き込み非選択状態に設定され、メモリ
セルは“１”又は“３”又は“５”又は“７”又は
“９”又は“１１”又は“１３”又は“１５”状態を保
つ。第４の書き込みデータが“０”の場合、“１”状態
のメモリセルは“２”状態に書き込まれ、“３”状態の
メモリセルは“４”に書き込まれ、“５”状態のメモリ
セルは“６”に書き込まれ、“７”状態のメモリセルは
“８”に書き込まれ、“９”状態のメモリセルは“１
０”に書き込まれ、“１１”状態のメモリセルは“１
２”に書き込まれ、“１３”状態のメモリセルは“１
４”に書き込まれ、“１５”状態のメモリセルは“１
６”状態に書き込まれる。

【００７４】図１６は第２の実施の形態におけるメモリ
セルの閾値とデータの関係を示している。図１６の見方
は図８と同様である。

【００７５】上記第２の実施の形態によれば、１６値の
メモリセルに対して高速にデータを書き込むことができ
る。

【００７６】（第３の実施の形態）図１７は、一般の２
^m （ｍは２以上の整数）値メモリセルの書き込み動作を
示している。図１７において、“１”は消去状態であ
る。この場合、データ回路は図１８に示すように、例え
ば第１、第２、第３…第ｍのラッチ回路７１- １、７１
- ２〜７１- ｍにより構成される。図１８は第１のラッ
チ回路７−１のみを示しているが、その他のラッチ回路
も同様の構成とされている。尚、図１８において、Ｉ／
Ｏ線は第１、第２、第３…第ｍのラッチ回路７１- １、
７１- ２〜７１- ｍに共有したが、これに限定されるも
のではない。すなわち、例えばｍ本のＩ／Ｏ線を設け、
これらＩ／Ｏ線を第１、第２、第３…第ｍのラッチ回路
７１- １、７１- ２〜７１- ｍにそれぞれ接続してもよ
い。

【００７７】図１７、図１８を参照して書き込み動作に
ついて説明する。先ず、第１の書き込み動作において、
第１の書き込みデータはＩ／Ｏ線を介して第１のラッチ
回路７１- １に供給される。データ回路に保持された第
１の書き込みデータに応じて、書き込みデータが“０”
の場合、メモリセルは“２^m-1 ＋１”状態に書き込ま
れ、書き込みデータが“１”場合、メモリセルは“１”
状態を保持する。

【００７８】第２の書き込み動作では、データ回路内の
第１のラッチ回路７１- １に第２の書き込みデータがＩ
／Ｏ線を介して供給される。第２のラッチ回路７１- ２
は書き込みを行うメモリセルから読み出された第１の書
き込みデータを保持する。この後、データ回路に保持さ
れた２ビットのデータに基づいて書き込みが行われる。
第２の書き込みデータが“１”の場合、ビット線は書き
込み非選択状態に設定され、メモリセルは“１”又は
“２^m-1 ＋１”状態を保つ。第２の書き込みデータが
“０”の場合、“１”状態のメモリセルは‘２^m-2 ＋
１”状態に書き込まれ、“２^m-1 ＋１”状態のメモリセ
ルは“２^m-1 ＋２^m-2 ＋１”状態に書き込まれる。

【００７９】第３の書き込み動作では、データ回路内の
第１のラッチ回路７１- １に第３の書き込みデータがＩ
／Ｏ線を介して供給される。第２、第３のラッチ回路７
１-２、７１- ３（図示せず）は書き込みを行うメモリ
セルから読み出された第１、第２の書き込みデータを保
持する。この後、データ回路に保持された３ビットのデ
ータに基づいて書き込みが行われる。第３の書き込みデ
ータが“１”の場合、ビット線は書き込み非選択状態に
設定され、メモリセルは“１”又は“２^m-2 ＋１”又は
“２^m-1 ＋１”又は“２^m-1 ＋２^m-2 ＋１”状態を保
つ。第３の書き込みデータが“０”の場合、“１”状態
のメモリセルは“２^m-3 ＋１”状態に書き込まれ、“２
^m-2 ＋１”状態のメモリセルは“２^m-2 ＋２^m-3 ＋１”
に書き込まれ、“２^m-1 ＋１”状態のメモリセルは“２
^m-1 ＋２^m-3 ＋１”に書き込まれ、“２^m-1 ＋２^m-2 ＋
１”状態のメモリセルは“２^m-1 ＋２^m-2 ＋２^m-3 ＋
１”に書き込まれる。

【００８０】第４の書き込み動作では、データ回路内の
第１のラッチ回路７１- １に第４の書き込みデータがＩ
／Ｏ線を介して供給される。第２、第３…第ｍのラッチ
回路７１- ２７１- ３〜７１- ｍは書き込みを行うメモ
リセルから読み出された第１、第２…第（ｍ−１）の書
き込みデータを保持する。この後、データ回路に保持さ
れたｍビットのデータに基づいて書き込みが行われる。
第ｍの書き込みデータが“１”の場合、ビット線は書き
込み非選択状態に設定され、メモリセルは“１”又は
“３”又は“５”又は…“２^m −３”又は“２^m −１”
状態を保つ。第ｍの書き込みデータが“０”の場合、
“１”状態のメモリセルは“２”状態に書き込まれ、
“３”状態のメモリセルは“４”に書き込まれ、“５”
状態のメモリセルは“６”に書き込まれ、…“２m −
３”状態のメモリセルは“２m −２”に書き込まれ、
“２m −１”状態のメモリセルは““２m ”に書き込ま
れる。

【００８１】図１９は第３の実施の形態における閾値分
布とデータの関係を示している。図１９の見方は図８と
同様である。

【００８２】上記第３の実施の形態によれば、２m 値メ
モリセルに対して高速にデータを書き込むことができ
る。

【００８３】図２０は、データ回路の一例を示してい
る。このデータ回路は、理解を容易化するため、２個の
ラッチ回路の場合を示している。４値以上のデータを記
憶する場合は、この回路にさらにラッチ回路が付加され
る。この回路を用いて、２ページ、４値の書き込みと、
書き込みベリファイ動作について説明する。以下の説明
はセルフ・ブースト方式の書き込み方式である。

【００８４】メモリセルの書き込み状態と閾値の関係
は、図２１に示すようである。ここで、電圧VCG1R ，VC
G2R ，VCG3R は読み出し電圧であり、例えばそれぞれ０
Ｖ，１Ｖ，２Ｖとされる。電圧VCG1V ，VCG2V ，VCG3V
はベリファイ電圧であり、データ書き込み時にはこれら
ベリファイ電圧を制御ゲートに印加してメモリセルの状
態を検出し、十分書き込みが行われたか否かをチェック
する。ベリファイ電圧VCG1V ，VCG2V ，VCG3V は例えば
それぞれ０．５Ｖ，１．５Ｖ，２．５Ｖとされる。

【００８５】図２０において、２個のラッチ回路はフリ
ップ・フロップＦＦ１、ＦＦ２により構成される。これ
らフリップ・フロップＦＦ１、ＦＦ２はセンスアンプと
しても動作する。フリップ・フロップＦＦ１はｎチャネ
ルＭＯＳトランジスタＱn21，Ｑn22 ，Ｑn23 とｐチャ
ネルＭＯＳトランジスタＱp9，Ｑp10 ，Ｑp11 により構
成される。フリップ・フロップＦＦ２はｎチャネルＭＯ
ＳトランジスタＱn29，Ｑn30 ，Ｑn31 とｐチャネルＭ
ＯＳトランジスタＱp16 ，Ｑp17 ，Ｑp18 により構成さ
れる。

【００８６】フリップ・フロップＦＦ１，ＦＦ２は、
“０”書き込みをするか、“１”書き込みをするか、
“２”書き込みをするか、“３”書き込みをするかを書
き込みデータ情報としてラッチし、メモリセルが“０”
の情報を保持しているか、“１”の情報を保持している
か、“２”の情報を保持しているか、“３”の情報を保
持しているかを読み出しデータ情報としてセンスしラッ
チする。

【００８７】データ入出力線ＩＯＡ，ＩＯＢとフリップ
・フロップＦＦ１は、ｎチャネルＭＯＳトランジスタＱ
n28 ，Ｑn27 を介して接続される。データ入出力線ＩＯ
Ａ，ＩＯＢとフリップ・フロップＦＦ２は、ｎチャネル
ＭＯＳトランジスタＱn35 ，Ｑn36 を介して接続され
る。データ入出力線ＩＯＡ，ＩＯＢは、図１中のデータ
入出力バッファ８にも接続される。フリップ・フロップ
ＦＦ１に保持された読み出しデータはＣＥＮＢ１が活性
化されることにより、ＩＯＡ及びＩＯＢに出力される。
フリップ・フロップＦＦ２に保持された読み出しデータ
はＣＥＮＢ２が活性化されることにより、ＩＯＡ及びＩ
ＯＢに出力される。

【００８８】ｎチャネルＭＯＳトランジスタＱn26 ，Ｑ
n34 は、信号ＥＣＨ１，ＥＣＨ２が“Ｈ”となると、フ
リップ・フロップＦＦ１，ＦＦ２をそれぞれイコライズ
する。ｎチャネルＭＯＳトランジスタＱn24 ，Ｑn32
は、フリップ・フロップＦＦ１，ＦＦ２とＭＯＳキャパ
シタＱd1とを接続するか、非接続とするかを制御する。
ｎチャネルＭＯＳトランジスタＱn25 ，Ｑn33 は、フリ
ップ・フロップＦＦ１，ＦＦ２とＭＯＳキャパシタＱd2
とを接続するか、非接続とするかを制御する。

【００８９】ｐチャネルＭＯＳトランジスタＱp12C，Ｑ
p13Cで構成される回路は、活性化信号ＶＲＦＹＢＡＣに
よって、フリップ・フロップＦＦ１のデータに応じて、
ＭＯＳキャパシタＱd1のゲート電圧を変更する。ｐチャ
ネルＭＯＳトランジスタＱp14C，Ｑp15Cで構成される回
路は、活性化信号ＶＲＦＹＢＢＣによって、フリップ・
フロップＦＦ１のデータに応じて、ＭＯＳキャパシタＱ
d2のゲート電圧を変更する。ｎチャネルＭＯＳトランジ
スタＱn1C ，Ｑn2C で構成される回路は、活性化信号Ｖ
ＲＦＹＢＡ１Ｃによって、フリップ・フロップＦＦ２の
データに応じて、ＭＯＳキャパシタＱd1のゲート電圧を
変更する。ｎチャネルＭＯＳトランジスタＱn3C ，Ｑn4
C で構成される回路は、活性化信号ＶＲＦＹＢＢ１Ｃに
よって、フリップ・フロップＦＦ２のデータに応じて、
ＭＯＳキャパシタＱd2のゲート電圧を変更する。

【００９０】ＭＯＳキャパシタＱd1，Ｑd2は、ディプリ
ーション型ｎチャネルＭＯＳトランジスタで構成され、
ビット線容量より十分小さくされる。ｎチャネルＭＯＳ
トランジスタＱn37 は、信号ＰＲＥＡによってＭＯＳキ
ャパシタＱd1を電圧ＶＡに充電する。ｎチャネルＭＯＳ
トランジスタＱn38 は、信号ＰＲＥＢによってＭＯＳキ
ャパシタＱd2を電圧ＶＢに充電する。ｎチャネルＭＯＳ
トランジスタＱn39 ，Ｑn40 は、信号ＢＬＣＡ，ＢＬＣ
Ｂによって、データ回路３とビット線ＢＬ１Ａ，ＢＬ１
Ｂの接続をそれぞれ制御する。ｎチャネルＭＯＳトラン
ジスタＱn37 ，Ｑn38 で構成される回路はビット線電圧
制御回路を兼ねる。

【００９１】次に、上記構成のＥＥＰＲＯＭの動作につ
いて説明する。以下では制御ゲートＣＧ２Ａが選択され
ている場合を示す。

【００９２】＜第１ページの書き込み＞ (1) 第１ページのプログラム 書き込み動作前に、入力されたデータは、データ入出力
バッファ８を経て、データ回路群７に入力される。１ペ
ージの大きさが１２８であり、データ回路は１２８個あ
るとすると、入力した第１ページ分のデータ、すなわ
ち、２５６ビットの書き込みデータは、カラム活性化信
号ＣＥＮＢ１がハイレベル（“Ｈｉｇｈ”）の場合、Ｉ
／Ｏ線ＩＯＡ，ＩＯＢを介してフリップ・フロップＦＦ
１に入力される。

【００９３】図２２は、書き込みデータとＦＦ１のノー
ドＮ３Ｃ，Ｎ４Ｃの関係を示している。ここで、ノード
Ｎ４Ｃは入力データが“Ｈｉｇｈ”の場合、“０”
（Ｌ）状態を保ち、入力データがローレベル（“Ｌｏ
ｗ”）の場合、“２”（Ｈ）状態に書き込まれる。

【００９４】図２３は、ノードＮ４Ｃ側のビット線ＢＬ
１Ａに接続された所定のセルにデータを書き込む場合の
動作を示している。時刻ｔ1sにＶＲＦＹＢＡＣが０Ｖに
なり、データ“Ｈｉｇｈ”が保持されているデータ回路
からはビット線書き込み制御電圧Ｖccがビット線に出力
される。その後、時刻ｔ2sにRV1AがＶccになることによ
り、データ“Ｌｏｗ”が保持されているデータ回路から
は０Ｖがビット線に出力される。その結果、“０”書き
込みするビット線は０Ｖ、“２”書き込みするビット線
はＶccになる。

【００９５】一方、時刻ｔ1sに制御ゲート・選択ゲート
駆動回路２によって、選択されたブロックの選択ゲート
ＳＧ１Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶccにな
る。選択ゲートＳＧ２Ａは０Ｖである。次に、時刻ｔ3s
に、選択された制御ゲートＣＧ２Ａが高電圧ＶＰＰ（例
えば２０Ｖ）、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，
ＣＧ４ＡがＶＭ（例えば１０Ｖ）となる。データ“Ｌｏ
ｗ”が保持されているデータ回路に対応するメモリセル
では、０Ｖのチャネル電位と制御ゲートのＶＰＰの電位
差によって、浮遊ゲートに電子が注入され閾値が上昇す
る。データ“Ｈｉｇｈ”が保持されているデータ回路に
対応するメモリセルでは、選択ゲートＳＧ１Ａがオフに
なるのでメモリセルのチャネルはフローティングにな
る。

【００９６】その結果、メモリセルのチャネルは制御ゲ
ートとの間の容量結合により、８Ｖ程度になる。データ
“Ｈｉｇｈ”を書き込むメモリセルではチャネルが８
Ｖ、制御ゲートが２０Ｖなので、メモリセルへの電子の
注入は行われず、消去状態（“０”）を保つ。書き込み
動作中、信号ＳＡＮ１，ＳＡＮ２は“Ｈ”、信号ＳＡＰ
１，ＳＡＰ２，ＶＲＦＹＢＡ１Ｃ，ＲＶ１Ｂ，ＲＶ２
Ｂ，ＥＣＨ１，ＥＣＨ２は“Ｌ”、電圧ＶＢは０Ｖであ
る。

【００９７】(2) 第１ページのベリファイリード 書き込み動作後、書き込みが充分に行われたかを検出す
る（書き込みベリファイ）。もし、所望の閾値に達して
いれば、データ回路のデータを“Ｈｉｇｈ”に変更す
る。もし、所望の閾値に達していなければ、データ回路
のデータを保持して再度書き込み動作を行う。書き込み
動作と書き込みベリファイは全ての“２”書き込みする
メモリセルが所望の閾値に達するまで繰り返される。

【００９８】図２０及び図２４を用いて、この書き込み
ベリファイ動作を説明する。

【００９９】まず、時刻ｔ1yc に、電圧ＶＡ，ＶＢがそ
れぞれ１．８Ｖ，１．５Ｖとなって、ビット線ＢＬ１
Ａ，ＢＬ１Ｂはそれぞれ１．８Ｖ，１．５Ｖになる。信
号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット線ＢＬ
１ＡとＭＯＳキャパシタＱd1、ビット線ＢＬ１ＢとＭＯ
ＳキャパシタＱd2は切り離され、ビット線ＢＬ１Ａ，Ｂ
Ｌ１Ｂはフローティングとなる。信号ＰＲＥＡ，ＰＲＥ
Ｂが“Ｌ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲ
ート電極であるノードＮ１，Ｎ２はフローティング状態
になる。

【０１００】続いて、時刻ｔ2yc に、制御ゲート・選択
ゲート駆動回路２によって選択されたブロックの選択さ
れた制御ゲートＣＧ２Ａは１．５Ｖ、非選択制御ゲート
ＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳＧ１Ａ，
ＳＧ２ＡはＶccにされる。選択されたメモリセルの閾値
が１．５Ｖ以下なら、ビット線電圧は１．５Ｖより低く
なる。選択されたメモリセルの閾値が１．５Ｖ以上な
ら、ビット線電圧は１．８Ｖのままとなる。時刻ｔ3yc
に、信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とされ、ビット線
の電位がＮ１，Ｎ２に転送される。その後、信号ＢＬＣ
Ａ，ＢＬＣＢが“Ｌ”となって、ビット線ＢＬ１ＡとＭ
ＯＳキャパシタＱd1、ビット線ＢＬ１ＢとＭＯＳキャパ
シタＱd2は切り離される。

【０１０１】この後、時刻ｔ4yc にＶＲＦＹＢＡＣが
“Ｌ”となると、“０”書き込みデータが保持されてい
るデータ回路では、ｐチャネルＭＯＳトランジスタＱp1
2Cがオンであり、ノードＮ１はＶccとなる。その結果、
ノードＮ１は“０”書き込みの場合にはＶccになる。
“２”書き込みの場合には、ｐチャネルＭＯＳトランジ
スタＱp12Cがオフする。つまり、“２”書き込みが十分
に行われた場合には、Ｎ１はＶccになり、“２”書き込
みが不十分の場合には、Ｎ１は０Ｖになる。その後、信
号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｌ”，“Ｈ”となっ
てフリップ・フロップＦＦ１が非活性化され、信号ＥＣ
Ｈ１が“Ｈ”となってイコライズされる。

【０１０２】この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”
となる。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｈ”、“Ｌ”となることで、時刻ｔ5yc にノードＮ１
の電圧がセンスされラッチされる。これで、“２”書き
込みデータを保持しているデータ回路のみ、対応するメ
モリセルのデータが十分“２”書き込み状態となったか
否かを検出する。メモリセルのデータが“２”であれ
ば、フリップ・フロップＦＦ１でノードＮ１の電圧をセ
ンスしラッチすることで書き込みデータは“０”に変更
される。メモリセルのデータが“２”でなければ、フリ
ップ・フロップＦＦ１でノードＮ１の電圧をセンスしラ
ッチすることで書き込みデータは“２”に保持される。
“０”書き込みデータを保持しているデータ回路の書き
込みデータは変更されない。

【０１０３】全ての選択されたメモリセルが所望の閾値
に達していれば、データ回路のノードＮ４Ｃが“Ｌ”に
なる。これを検出することにより、全ての選択されたメ
モリセルが所望の閾値に達したか否かが分かる。書き込
み終了の検出は、例えば図２０ように書き込み終了一括
検知トランジスタＱn5C を用いればよい。ベリファイリ
ード後、まずＶＲＴＣを例えばＶccにプリチャージす
る。書き込みが不十分なメモリセルが１つでもあると、
そのデータ回路のノードＮ４Ｃは“Ｈ”なのでｎチャネ
ルＭＯＳトランジスタＱn5C はオンし、ＶＲＴＣはプリ
チャージ電位から低下する。全てのメモリセルが十分に
書き込まれると、データ回路７- １〜７-１２８のノー
ドＮ４Ｃが全て“Ｌ”になる。その結果、全てのデータ
回路内のｎチャネルＭＯＳトランジスタＱn5C がオフに
なるのでＶＲＴＣはプリチャージ電位を保ち、書き込み
終了が検知される。

【０１０４】＜第２ページの書き込み＞ (1) 第１データの読み出しとデータ反転、及びデータロ
ード 第２ページを書き込むに先だって、メモリセルには第１
ページのデータが書き込まれ、図２５（ａ）に示すよう
に、“０”状態又は“２”状態になっている。第２ペー
ジのデータを外部からＩＯＡ，ＩＯＢを通じてフリップ
・フロップＦＦ１に入力すると同時に、メモリセルに蓄
えられた第１ページのデータを読み出してフリップ・フ
ロップＦＦ２に保持する。

【０１０５】図２５、図２６を用いてメモリセルに書き
込まれた第１ページのデータの読み出しを説明する。

【０１０６】まず時刻ｔ1yd に、電圧ＶＡ，ＶＢがそれ
ぞれ１．８Ｖ，１．５Ｖとなって、ビット線ＢＬ１Ａ，
ＢＬ１Ｂはそれぞれ１．８Ｖ，１．５Ｖになる。信号Ｂ
ＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬ１Ａ
とＭＯＳキャパシタＱd1、ビット線ＢＬ１ＢとＭＯＳキ
ャパシタＱd2は切り離され、ビット線ＢＬ１Ａ，ＢＬ１
Ｂはフローティングとなる。信号ＰＲＥＡ，ＰＲＥＢが
“Ｌ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲート
電極であるノードＮ１，Ｎ２はフローティング状態にな
る。

【０１０７】続いて時刻ｔ2yd に、制御ゲート・選択ゲ
ート駆動回路２によって選択されたブロックの選択され
た制御ゲートＣＧ２Ａは１Ｖ、非選択制御ゲートＣＧ１
Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳＧ１Ａ，ＳＧ２
ＡはＶccにされる。選択されたメモリセルの閾値が１Ｖ
以下なら、ビット線電圧は１．５Ｖより低くなる。選択
されたメモリセルの閾値が１Ｖ以上なら、ビット線電圧
は１．８Ｖのままとなる。時刻ｔ3yd に、信号ＢＬＣ
Ａ，ＢＬＣＢが“Ｈ”とされ、ビット線の電位がＮ１，
Ｎ２に転送される。その後、信号ＢＬＣＡ，ＢＬＣＢが
“Ｌ”となって、ビット線ＢＬ１ＡとＭＯＳキャパシタ
Ｑd1、ビット線ＢＬ１ＢとＭＯＳキャパシタＱd2は切り
離される。

【０１０８】その後、信号ＳＡＮ２，ＳＡＰ２がそれぞ
れ“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ２が
非活性化され、信号ＥＣＨ２が“Ｈ”となってイコライ
ズされる。この後、信号ＲＶ２Ａ，ＲＶ２Ｂが“Ｈ”と
なる。再度、信号ＳＡＮ２，ＳＡＰ２がそれぞれ
“Ｈ”、“Ｌ”となることで、時刻ｔ4yd にノードＮ１
の電圧がセンスされラッチされる。この時のフリップ・
フロップＦＦ２のノードＮ５Ｃ，Ｎ６Ｃは図２５（ｂ）
になる。

【０１０９】この後に読み出したデータを反転する。例
えば“０”を読み出した場合、図２５（ｂ）のようにＮ
５Ｃは“Ｌ”であるが、データ反転動作によって“Ｈ”
にする。

【０１１０】時刻ｔ5yd に、信号ＰＲＥＡ，ＰＲＥＢが
“Ｈ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲート
電極であるノードＮ１，Ｎ２は１．８Ｖ，１．５Ｖにプ
リチャージされ、その後、フローティング状態になる。
続いて時刻ｔ6yd にＶＲＦＹＢＡ１Ｃが“Ｈ”となる
と、“２”書き込みデータが保持されているデータ回路
では、ｎチャネルＭＯＳトランジスタＱn2C がオンであ
り、ノードＮ１は０Ｖとなる。“０”書き込みの場合に
は、ｎチャネルＭＯＳトランジスタＱn2C がオフし、ノ
ードＮ１は１．８Ｖを保つ。

【０１１１】その後、信号ＳＡＮ２，ＳＡＰ２がそれぞ
れ“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ２が
非活性化され、信号ＥＣＨ２が“Ｈ”となってイコライ
ズされる。この後、信号ＲＶ２Ａ，ＲＶ２Ｂが“Ｈ”と
なる。再度、信号ＳＡＮ２，ＳＡＰ２がそれぞれ
“Ｈ”，“Ｌ”となることで、時刻ｔ7yd にノードＮ１
の電圧がセンスされラッチされる。以上のデータ反転動
作の結果、フリップ・フロップＦＦ２のノードは図２５
（ｃ）のようになる。

【０１１２】外部からフリップ・フロップＦＦ１に入力
した第２ページの書き込みデータは図２７の通りであ
る。第２ページの入力データが“Ｈ”ならば書き込みは
行われず、メモリセルは“０”又は“２”状態を保つ。
一方、第２ページの入力データが“Ｌ”ならば書き込み
が行われ、“０”状態のメモリセルは“１”状態に、
“２”状態のメモリセルは“３”状態に書き込まれる。

【０１１３】以上をまとめると、第２ページ書き込み時
のフリップ・フロップのノードＮ３Ｃ，Ｎ４Ｃ，Ｎ５
Ｃ，Ｎ６Ｃのデータは図２８のようになる。

【０１１４】（２）第２ページのプログラム 図２９は書き込み動作を示している。時刻ｔ1pに電圧Ｖ
Ａがビット線書き込み制御電圧２Ｖとなってビット線Ｂ
Ｌ１Ａが２Ｖとされる。ｎチャネルＭＯＳトランジスタ
Ｑn39 の閾値分の電圧降下分が問題になるときは、信号
ＢＬＣＡを昇圧すればよい。続いて、信号ＰＲＥＡが
“Ｌ”となってビット線がフローティングにされる。次
に、時刻ｔ2pに信号ＲＶ２Ａが１．５Ｖとされる。これ
によって、データ“２”又は“３”が保持されているデ
ータ回路からはビット線制御電圧０Ｖがビット線に印加
される。

【０１１５】ｎチャネルＭＯＳトランジスタＱn32 の閾
値を１Ｖとすると、“０”又は“１”書き込み時にはｎ
チャネルＭＯＳトランジスタＱn32 はオフ，“２”，又
は“３”書き込み時にはオンとなる。その後、時刻ｔ3p
にＶＲＦＹＢＡＣが０Ｖになり、データ“０”又はデー
タ“２”が保持されているデータ回路からはビット線書
き込み制御電圧Ｖccがビット線に出力される。

【０１１６】その結果、“０”書き込み又は“２”書き
込みするビット線はＶcc、“１”書き込みするビット線
は２Ｖ，“３”書き込みするビット線は０Ｖになる。

【０１１７】時刻ｔ1pに制御ゲート・選択ゲート駆動回
路２によって、選択されたブロックの選択ゲートＳＧ１
Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶccとなる。選択
ゲートＳＧ２Ａは０Ｖである。時刻ｔ4pに選択された制
御ゲートＣＧ２Ａが高電圧ＶＰＰ（例えば２０Ｖ）、非
選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４ＡがＶＭ
（例えば１０Ｖ）となる。データ“３”が保持されてい
るデータ回路に対応するメモリセルでは、０Ｖのチャネ
ル電位と制御ゲートのＶＰＰの電位差によって、浮遊ゲ
ートに電子が注入され閾値が上昇する。データ“１”が
保持されているデータ回路に対応するメモリセルでは、
２Ｖのチャネル電位と制御ゲートのＶＰＰの電位差によ
って、浮遊ゲートに電子が注入され閾値が上昇する。

【０１１８】“１”書き込みの場合のチャネル電位を２
Ｖにしているのは、電子の注入量を“３”データ書き込
みの場合よりも、少なくするためである。データ“０”
又は“２”が保持されているデータ回路に対応するメモ
リセルでは、チャネル電位と制御ゲートのＶＰＰの電位
差が小さいため、実効的には浮遊ゲートに電子は注入さ
れない。よって、メモリセルの閾値は変動しない。書き
込み動作中、信号ＳＡＮ１，ＳＡＮ２は“Ｈ”、信号Ｓ
ＡＰ１，ＳＡＰ２，ＶＲＦＹＢＡ１Ｃ，ＲＶ１Ａ，ＲＶ
１Ｂ，ＲＶ２Ｂ，ＥＣＨ１，ＥＣＨ２は“Ｌ”、電圧Ｖ
Ｂは０Ｖである。

【０１１９】(3) 第２ページのベリファイリード 書き込み動作後、書き込みが充分に行われたかを検出す
る（書き込みベリファイ）。もし、所望の閾値に達して
いれば、フリップ・フロップＦＦ１のノードＮ３Ｃを
“Ｈ”に変更する。そして、所望の閾値に達していなけ
れば、データ回路のデータを保持して再度書き込み動作
を行う。書き込み動作と書き込みベリファイは全ての
“１”書き込みするメモリセルおよび“３”書き込みす
るメモリセルが所望の閾値に達するまで繰り返される。

【０１２０】図２０及び図３０を用いて、この書き込み
ベリファイ動作を説明する。

【０１２１】まず、“１”書き込みするメモリセルが所
定の閾値に達しているかを検出する。

【０１２２】まず、時刻ｔ1yx に、電圧ＶＡ，ＶＢがそ
れぞれ１．８Ｖ，１．５Ｖとなって、ビット線ＢＬ１
Ａ，ＢＬ１Ｂはそれぞれ１．８Ｖ，１．５Ｖになる。信
号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬ
１ＡとＭＯＳキャパシタＱd1、ビット線ＢＬ１ＢとＭＯ
ＳキャパシタＱd2は切り離され、ビット線ＢＬ１Ａ，Ｂ
Ｌ１Ｂはフローティングとなる。信号ＰＲＥＡ，ＰＲＥ
Ｂが“Ｌ”となって、ＭＯＳキャパシタＱd1，Ｑd2のゲ
ート電極であるノードＮ１，Ｎ２はフローティング状態
になる。続いて制御ゲート・選択ゲート駆動回路２によ
って選択されたブロックの選択された制御ゲートＣＧ２
Ａは０．５Ｖ、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，
ＣＧ４Ａと選択ゲートＳＧ１Ａ，ＳＧ２ＡはＶccにされ
る。選択されたメモリセルの閾値が０．５Ｖ以下なら、
ビット線電圧は１．５Ｖより低くなる。選択されたメモ
リセルの閾値が０．５Ｖ以上なら、ビット線電圧は１．
８Ｖのままとなる。

【０１２３】時刻ｔ2yx に、信号ＢＬＣＡ，ＢＬＣＢが
“Ｈ”とされ、ビット線の電位がＮ１，Ｎ２に転送され
る。その後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となっ
て、ビット線ＢＬ１ＡとＭＯＳキャパシタＱd1、ビット
線ＢＬ１ＢとＭＯＳキャパシタＱd2は切り離される。こ
の後時刻ｔ3yx にＲＶ２Ａが１．５Ｖになり、“２”書
き込みの場合及び“３”書き込みの場合には、ノードＮ
１が０Ｖに放電される。時刻ｔ4yx に信号ＶＲＦＹＢＡ
Ｃが“Ｌ”となると、“０”又は“２”書き込みデータ
が保持されているデータ回路では、ｐチャネルＭＯＳト
ランジスタＱp12Cがオンであり、ノードＮ１はＶccとな
る。その結果、ノードＮ１は“０”書き込み又は“２”
書き込みの場合にはＶcc，“３”書き込みの場合には０
Ｖになる。

【０１２４】信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ5yx にノードＮ１の電圧が
センスされラッチされる。これで、“１”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが十分“１”書き込み状態となったか否かを検
出する。メモリセルのデータが“１”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“０”に変更される。メ
モリセルのデータが“１”でなければ、フリップ・フロ
ップＦＦ１でノードＮ２の電圧をセンスしラッチするこ
とで書き込みデータは“１”に保持され以後、追加書き
込みが行われる。“０”又は“２”又は“３”書き込み
データを保持しているデータ回路の書き込みデータは変
更されない。

【０１２５】次に、選択された制御ゲートが２．５Ｖに
される。選択されたメモリセルの閾値が２．５Ｖ以下な
ら、ビット線電圧は１．５Ｖより低くなる。選択された
メモリセルの閾値が２．５Ｖ以上なら、ビット線電圧は
１．８Ｖのままとなる。時刻ｔ6yx にＰＲＥＡ，ＰＲＥ
ＢがＶccになりノードＮ１，Ｎ２が１．８Ｖ，１．５Ｖ
になった後、フローティングになる。この後時刻ｔ7yx
に、信号ＢＬＣＡ，ＢＬＣＢがハイレベルとされ、ビッ
ト線の電位がＮ１，Ｎ２に転送される。その後、信号Ｂ
ＬＣＡ，ＢＬＣＢがローレベルとなって、ビット線ＢＬ
１ＡとＭＯＳキャパシタＱd1，ビット線ＢＬ１ＢとＭＯ
ＳキャパシタＱd2は切り離される。

【０１２６】時刻ｔ8yx に信号ＶＲＦＹＢＡＣがローレ
ベルとなると、“０”又は“２”書き込みデータが保持
されているデータ回路及び、“１”書き込みが十分に行
われたために“０”書き込みデータが保持されているデ
ータ回路では、ｐチャネルＭＯＳトランジスタＱp12Cが
オンであり、ノードＮ１はＶccとなる。

【０１２７】信号ＳＡＮ１，ＳＡＰ１がそれぞれローレ
ベル、ハイレベルとなってフリップ・フロップＦＦ１が
非活性化され、信号ＥＣＨ１がハイレベルとなってイコ
ライズされる。この後、信号ＲＶ１Ａ，ＲＶ１Ｂがハイ
レベルとなる。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞ
れハイレベル、ローレベルとなることで、時刻ｔ9yxに
ノードＮ１の電圧がセンスされラッチされる。これで、
“３”書き込みデータを保持しているデータ回路のみ、
対応するメモリセルのデータが十分“３”書き込み状態
となったか否かを検出する。メモリセルのデータが
“３”であれば、フリップ・フロップＦＦ１でノードＮ
１の電圧をセンスしラッチすることで書き込みデータは
“２”に変更され、以後は書き込まれなくなる。メモリ
セルのデータが“３”でなければ、フリップ・フロップ
ＦＦ１でノードＮ１の電圧をセンスしラッチすることで
書き込みデータは“３”に保持され以後、追加書き込み
が行われる。“０”又は“１”又は“２”書き込みデー
タを保持しているデータ回路の書き込みデータは変更さ
れない。

【０１２８】全ての選択されたメモリセルが所望の閾値
に達していれば、データ回路のノードＮ４Ｃがローレベ
ルになる。これを検出することにより、全ての選択され
たメモリセルが所望の閾値に達したか否かが分かる。書
き込み終了の検出は、例えば図２０のように書き込み終
了一括検知トランジスタＱn5C を用いればよい。ベリフ
ァイリード後、まずＶＲＴＣを例えばＶccにプリチャー
ジする。書き込みが不十分なメモリセルが１つでもある
と、そのデータ回路のノードＮ４Ｃは“Ｈ”なのでｎチ
ャネルＭＯＳトランジスタＱn5C はオンし、ＶＲＴＣは
プリチャージ電位から低下する。全てのメモリセルが十
分に書き込まれると、第１乃至第１２８のデータ回路７
- １…７- １２８のノードＮ４Ｃが全てローレベルにな
る。その結果、全てのデータ回路内のｎチャネルＭＯＳ
トランジスタＱn5C がオフになるのでＶＲＴＣはプリチ
ャージ電位を保ち、書き込み終了が検知される。

【０１２９】上記書き込み動作、書き込みベリファイ動
作は、図２１に示すデータと閾値の関係に基づいて、ベ
リファイ電圧を順次設定したが、第１乃至第３の実施の
形態の場合、図７、図１４、図１７に示すデータと閾値
の関係に基づいて、ベリファイ電圧を順次設定設定すれ
ばよい。また、３ページ目以上のデータについても同様
の動作により、書き込むことができる。

【０１３０】この発明は上記実施例に限定されるもので
はなく、発明の要旨を変えない範囲で種々変形実施可能
なことは勿論である。

【０１３１】

【発明の効果】以上、詳述したようにこの発明によれ
ば、第１乃至第ｍの書き込みにおいて、書き込み・べリ
ファイサイクル数をほぼ同じにすることができ、書き込
み時間を短縮することが可能な半導体記憶装置を提供で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図。

【図２】１つのワード線に接続されるメモリセルのアド
レスを表した図。

【図３】本発明に係るメモリセルの書き込み動作を概略
的に示す構成図。

【図４】本発明に係るメモリセルの読み出し動作を概略
的に示す構成図。

【図５】図１に示すメモリセルアレイとデータ回路の関
係の一例を示す回路図。

【図６】データ回路の一例を示す概略構成図。

【図７】本発明の第１の実施の形態に係る書き込み動作
を説明するために示す図。

【図８】本発明の第１の実施の形態に係る書き込みデー
タと閾値分布の関係を示す。

【図９】従来例の書き込み時間を説明するために示す
図。

【図１０】図１０（ａ）乃至（ｄ）はそれぞれメモリセ
ルユニットの例を示す回路図。

【図１１】図１１（ａ）乃至（ｃ）はそれぞれメモリセ
ルユニットの例を示す回路図。

【図１２】図１２（ａ）乃至（ｃ）はそれぞれメモリセ
ルユニットの例を示す回路図。

【図１３】複数のメモリセルを並列に接続した例を示す
回路図。

【図１４】本発明の第２の実施の形態に係る書き込み動
作を説明するために示す図。

【図１５】本発明の第２の実施の形態に適用されるデー
タ回路の一例を示す概略構成図。

【図１６】本発明の第２の実施の形態に係る書き込みデ
ータと閾値分布の関係を示す。

【図１７】本発明の第３の実施の形態に係る書き込み動
作を説明するために示す図。

【図１８】本発明の第３の実施の形態に適用されるデー
タ回路の一例を示す概略構成図。

【図１９】本発明の第３の実施の形態に係る書き込みデ
ータと閾値分布の関係を示す。

【図２０】データラッチ回路の一例を示す回路図。

【図２１】メモリセルの閾値分布を示す図。

【図２２】図２０に示す回路の動作を説明するために示
す図。

【図２３】図２０に示す回路の第１ページ目の書き込み
動作を説明するために示すタイミング図。

【図２４】図２０に示す回路の第１ページ目のベリファ
イ動作を説明するために示すタイミング図。

【図２５】図２５（ａ）（ｂ）（ｃ）は図２０に示す回
路の第２ページ目の書き込み動作を説明するために示す
図。

【図２６】図２０に示す回路の第１ページ目の読み出し
動作を説明するために示すタイミング図。

【図２７】図２７（ａ）（ｂ）は図２０に示す回路の第
２ページ目の書き込みデータを説明するために示す図。

【図２８】図２８（ａ）（ｂ）は図２０に示す回路の第
２ページ目の書き込み動作を説明するために示す図。

【図２９】図２０に示す回路の第２ページ目の書き込み
動作を説明するために示すタイミング図。

【図３０】図２０に示す回路の第２ページ目のベリファ
イ動作を説明するために示すタイミング図。

【図３１】図３１（ａ）はメモリセルアレイの１つのＮ
ＡＮＤセル部分の平面図、図３１（ｂ）は図３１（ａ）
の等価回路図。

【図３２】図３２（ａ）は図３１（ａ）に示す３２ａ−
３２ａ線に沿った断面図、図３２（ｂ）は図３１（ａ）
に示す３２ｂ−３２ｂ線に沿った断面図。

【図３３】ＮＡＮＤセルをマトリクス状に配列したメモ
リセルアレイの等価回路図。

【符号の説明】

１…メモリセルアレイ、 ２…制御ゲート・選択ゲート駆動回路、 ３…アドレスバッファ、 ４…書き込み電圧発生回路、 ５…ベリファイ電圧発生回路、 ６…読み出し電圧発生回路、 ７…データ回路群、 ７ａ〜７ｍ…第１乃至第ｍのデータラッチ回路、 ８…データ入出力バッファ、 ９…制御回路。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AE05 5F001 AA25 AB08 AD41 AD53 AD61 AE02 AE03 AE08 AF20 5F083 EP02 EP23 EP32 GA22 GA30 LA10 LA12 LA16 MA01 MA20 ZA21

Claims (11)

【特許請求の範囲】
1. 【請求項１】 “１”状態は第１の閾値レベルを有し、
   “２”状態は第１の閾値レベルよりも高い第２の閾値レ
   ベルを有し、“３”状態は第２の閾値レベルよりも高い
   第３の閾値レベルを有し、“ｉ”状態（ｉはn 以下の自
   然数であり、n は４以上の自然数）は第（ｉ−１）の閾
   値レベルよりも高い第ｉの閾値レベルを有するn 値を記
   憶するメモリセルと、 前記メモリセルに書き込むデータを保持する複数のラッ
   チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、
   前記制御回路は、 前記メモリセルが“１”状態を保持する場合に、前記メ
   モリセルの外部から入力された書き込みデータに基づい
   て第１の書き込みを行い、前記メモリセルを“１”状態
   又は“５”状態にし、 前記メモリセルが“１”状態又は“５”状態を保持する
   場合に、前記メモリセルの外部から入力された書き込み
   データと、前記メモリセルが保持するデータに基づいて
   第２の書き込みを行い、前記メモリセルを“１”状態又
   は“３”状態又は“５”状態又は“７”状態にし、 前記メモリセルが“１”状態又は“３”状態又は“５”
   状態又は“７”状態を保持する場合に、前記メモリセル
   の外部から入力された書き込みデータと、前記メモリセ
   ルが保持するデータに基づいて第３の書き込みを行い、
   前記メモリセルを“１”状態又は“２”状態又は“３”
   状態又は“４”状態又は“５”状態又は“６”状態又は
   “７”状態又は“８”状態にすることを特徴とする半導
   体記憶装置。
2. 【請求項２】 “１”状態は第１の閾値レベルを有し、
   “２”状態は第１の閾値レベルよりも高い第２の閾値レ
   ベルを有し、“３”状態は第２の閾値レベルよりも高い
   第３の閾値レベルを有し、“１”状態（ｉはn 以下の自
   然数であり、n は４以上の自然数）は第（ｉ−１）の閾
   値レベルよりも高い第ｉの閾値レベルを有するn 値を記
   憶するメモリセルと、 前記メモリセルに書き込むデータを保持する複数のラッ
   チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルが“１”状態を保持する場合に、前記メ
   モリセルの外部から入力された第１の書き込みデータに
   基づいて第１の書き込みを行い、 第１の書き込みデータが第１の論理の場合には前記メモ
   リセルを“１”状態にし、 第１の書き込みデータが第２の論理の場合には前記メモ
   リセルは“５”状態にし、 前記メモリセルが“１”状態又は“５”状態を保持する
   場合に、前記メモリセルの外部から入力された第２の書
   き込みデータと、前記メモリセルが保持するデータに基
   づいて第２の書き込みを行い、 第２の書き込みデータが第３の論理の場合には前記メモ
   リセルを“１”状態又は“５”状態とし、第２の書き込
   みデータが第４の論理の場合には“１”状態の前記メモ
   リセルを“３”状態にし、“５”状態の前記メモリセル
   を“７”状態にし、前記メモリセルが“１”状態又は
   “３”状態又は“５”状態又は“７”状態を保持する場
   合に、前記メモリセルの外部から入力された第３の書き
   込みデータと、前記メモリセルが保持するデータに基づ
   いて第３の書き込みを行い、 第３の書き込みデータが第５の論理の場合には前記メモ
   リセルを“１”状態又は“３”状態又は“５”状態又は
   “７”状態にし、第３の書き込みデータが第６の論理の
   場合には“１”状態の前記メモリセルを“２”状態に
   し、“３”状態の前記メモリセルを“４”状態にし、
   “５”状態の前記メモリセルを“６”状態にし、“７”
   状態の前記メモリセルを“８”状態にすることを特徴と
   する半導体記憶装置。
3. 【請求項３】 “１”状態は第１の閾値レベルを有し、
   “２”状態は第１の閾値レベルよりも高い第２の閾値レ
   ベルを有し、“３”状態は第２の閾値レベルよりも高い
   第３の閾値レベルを有し、“ｉ”状態（ｉはn 以下の自
   然数であり、n は４以上の自然数）は第（ｉ−１）の閾
   値レベルよりも高い第ｉの閾値レベルを有するn 値を記
   憶するメモリセルと、 前記メモリセルに書き込むデータを保持する複数のラッ
   チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルが“Ｂ”状態を保持する場合に、前記メ
   モリセルの外部から入力された書き込みデータに基づい
   て第１の書き込みを行い、前記メモリセルを“Ｂ”状態
   又は“Ｃ”状態（ＣはＣ＞Ｂを満たす整数）にし、 前記メモリセルが“Ｂ”状態又は“Ｃ”状態を保持する
   場合に、前記メモリセルの外部から入力された書き込み
   データと、前記メモリセルが保持するデータに基づいて
   第２の書き込みを行い、前記メモリセルを“Ｂ”状態又
   は“Ｃ”状態又は“Ｄ”状態又は“Ｅ”状態（Ｄ、Ｅは
   Ｅ＞Ｃ＞Ｄ＞Ｂを満たす整数）にし、 前記メモリセルが“Ｂ”状態又は“Ｃ”状態又は“Ｄ”
   状態又は“Ｅ”状態を保持する場合に、前記メモリセル
   の外部から入力された書き込みデータと、前記メモリセ
   ルが保持するデータに基づいて第３の書き込みを行い、
   前記メモリセルを“Ｂ”状態又は“Ｃ”状態又は“Ｄ”
   状態又は“Ｅ”状態又は“Ｆ”状態又は“Ｇ”状態又は
   “Ｈ”状態又は“Ｉ”状態（Ｆ、Ｇ、Ｈ、ＩはＩ＞Ｅ＞
   Ｈ＞Ｃ＞Ｇ＞Ｄ＞Ｆ＞Ｂを満たす整数）にすることを特
   徴とする半導体記憶装置。
4. 【請求項４】 “１”状態は第１の閾値レベルを有し、
   “２”状態は第１の閾値レベルよりも高い第２の閾値レ
   ベルを有し、“３”状態は第２の閾値レベルよりも高い
   第３の閾値レベルを有し、“ｉ”状態（ｉはn 以下の自
   然数であり、n は４以上の自然数）は第（ｉ−１）の閾
   値レベルよりも高い第ｉの閾値レベルを有するn 値を記
   憶するメモリセルと、 前記メモリセルに書き込むデータを保持する複数のラッ
   チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルが“Ｂ”状態を保持する場合に、前記メ
   モリセルの外部から入力された第１の書き込みデータに
   基づいて第１の書き込みを行い、 第１の書き込みデータが第１の論理の場合には前記メモ
   リセルを“Ｂ”状態にし、 第１の書き込みデータが第２の論理の場合には前記メモ
   リセルは“Ｃ”状態（ＣはＣ＞Ｂを満たす整数）にし、 前記メモリセルが“Ｂ”状態又は“Ｃ””状態を保持す
   る場合に、前記メモリセルの外部から入力された第２の
   書き込みデータと、前記メモリセルが保持するデータに
   基づいて第２の書き込みを行い、 第２の書き込みデータが第３の論理の場合には前記メモ
   リセルを“Ｂ”状態又は“Ｃ”状態にし、 第２の書き込みデータが第４の論理の場合には“Ｂ”状
   態の前記メモリセルを“Ｄ”状態にし、 “Ｃ”状態の前記メモリセルを“Ｅ”状態（Ｄ、ＥはＥ
   ＞Ｃ＞Ｄ＞Ｂを満たす整数）にし、 前記メモリセルが“Ｂ”状態又は“Ｃ”状態又は“Ｄ”
   状態又は“Ｅ”状態を保持する場合に、前記メモリセル
   の外部から入力された第３の書き込みデータと、前記メ
   モリセルが保持するデータに基づいて第３の書き込みを
   行い、 第３の書き込みデータが第５の論理の場合には前記メモ
   リセルを“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は
   “Ｅ”状態にし、 第３の書き込みデータが第６の論理の場合には“Ｂ”状
   態の前記メモリセルを“Ｆ”状態にし、“Ｄ”状態のメ
   モリセルを“Ｇ”状態にし、“Ｃ”状態の前記メモリセ
   ルを“Ｈ”状態にし、“Ｅ”状態の前記メモリセルを
   “Ｉ”状態（Ｆ，Ｇ，Ｈ，ＩはＩ＞Ｅ＞Ｈ＞Ｃ＞Ｇ＞Ｄ
   ＞Ｆ＞Ｂを満たす整数）にすることを特徴とする半導体
   記憶装置。
5. 【請求項５】 “１”状態は第１の閾値レベルを有し、
   “２”状態は第１の閾値レベルよりも高い第２の閾値レ
   ベルを有し、“３”状態は第２の閾値レベルよりも高い
   第３の閾値レベルを有し、“２^m ”状態（ｍは３以上の
   自然数）は第（２^m −１）の閾値レベルよりも高い第２
   ^m の閾値レベルを有する２^m 値を記憶するメモリセル
   と、 前記メモリセルに書き込むデータを保持する複数のラッ
   チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルが“１”状態を保持する場合に、前記メ
   モリセルの外部から入力された書き込みデータに基づい
   て第１の書き込みを行い、前記メモリセルを“１”状態
   又は“２^m-1 ＋１”状態にし、 前記メモリセルが“１”状態又は“２^m-1 ＋１”状態を
   保持する場合に、前記メモリセルの外部から入力された
   書き込みデータと、前記メモリセルが保持するデータに
   基づいて第２の書き込みを行い、前記メモリセルを
   “１”状態又は“２^m-2 ＋１”状態又は“２^m-1 ＋１”
   状態又は“２^m-1 ＋２^m-2 ＋１”状態にし、 前記メモリセルが“１”状態又は“２^m-2 ＋１”状態又
   は“２^m-1 ＋１”状態又は“２^m-1 ＋２^m-2 ＋１”状態
   を保持する場合に、前記メモリセルの外部から入力され
   た書き込みデータと、前記メモリセルが保持するデータ
   に基づいて第３の書き込みを行い、前記メモリセルを
   “１”状態又は“２^m-3 ＋１”状態又は“２^m-2 ＋１”
   状態又は“２^m-2 ＋２^m-3 ＋１”状態又は“２^m-1 ＋
   １”状態又は“２^m-1 ＋２^m-3 ＋１”状態又は“２^m-1
   ＋２^m-2 ＋１”状態又は“２^m-1 ＋２^m-2 ＋２^m-3 ＋
   １”状態にすることを特徴とする半導体記憶装置。
6. 【請求項６】 “１”状態は第１の閾値レベルを有し、
   “２”状態は第１の閾値レベルよりも高い第２の閾値レ
   ベルを有し、“３”状態は第２の閾値レベルよりも高い
   第３の閾値レベルを有し、“ｉ”状態（ｉはn 以下の自
   然数であり、n は４以上の自然数）は第（ｉ−１）の閾
   値レベルよりも高い第ｉの閾値レベルを有するn 値を記
   憶するメモリセルと、 前記メモリセルに書き込むデータを保持する複数のラッ
   チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルが“１”状態を保持する場合に、前記メ
   モリセルの外部から入力された第１の書き込みデータに
   基づいて第１の書き込みを行い、 第１の書き込みデータが第１の論理の場合には前記メモ
   リセルを“１”状態にし、 第１の書き込みデータが第２の論理の場合には前記メモ
   リセルは“２^m-1 ＋１”状態にし、 前記メモリセルが“１”状態又は“２^m-1 ＋１”状態を
   保持する場合に、前記メモリセルの外部から入力された
   第２の書き込みデータと、前記メモリセルが保持するデ
   ータに基づいて第２の書き込みを行い、 第２の書き込みデータが第３の論理の場合には前記メモ
   リセルを“１”状態又は“２^m-1 ＋１”状態にし、 第２の書き込みデータが第４の論理の場合には“１”状
   態の前記メモリセルを“２^m-2 ＋１”状態にし、“２
   ^m-1 ＋１”状態の前記メモリセルを“２^m-1 ＋２^m-2 ＋
   １”状態にし、 前記メモリセルが“１”状態又は“２^m-2 ＋１”状態又
   は“２^m-1 ＋１”状態又は“２^m-1 ＋２^m-2 ＋１”状態
   を保持する場合に、前記メモリセルの外部から入力され
   た第３の書き込みデータと、前記メモリセルが保持する
   データに基づいて第３の書き込みを行い、 第３の書き込みデータが第５の論理の場合には前記メモ
   リセルを“１”状態又は“２^m-2 ＋１”状態又は“２
   ^m-1 ＋１”状態又は“２^m-1 ＋２^m-2 ＋１”にし、 第３の書き込みデータが第６の論理の場合には“１”状
   態の前記メモリセルを“２^m-3 ＋１”状態にし、“２
   ^m-2 ＋１”状態の前記メモリセルを“２^m-2 ＋２^m-3 ＋
   １”状態にし、“２^m-1 ＋１”状態の前記メモリセルを
   “２^m-1 ＋２^m-3＋１”状態にし、“２^m-1 ＋２^m-2 ＋
   １”状態の前記メモリセルを“２^m-1 ＋２^m-2 ＋２^m-3
   ＋１”状態にすることを特徴とする半導体記憶装置。
7. 【請求項７】 第１、第３、第５の論理は等しく、第
   ２、第４、第６の論理は等しいことを特徴とする請求項
   ２、４、６のいずれかに記載の半導体記憶装置。
8. 【請求項８】 “１”状態は第１の閾値レベルを有し、
   “２”状態は第１の閾値レベルよりも高い第２の閾値レ
   ベルを有し、“３”状態は第２の閾値レベルよりも高い
   第３の閾値レベルを有し、“ｉ”状態（ｉはn 以下の自
   然数であり、n は４以上の自然数）は第（ｉ−１）の閾
   値レベルよりも高い第ｉの閾値レベルを有するn 値を記
   憶するメモリセルと、 前記メモリセルに書き込むデータを保持する複数のラッ
   チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルが“Ｂ”状態又は“Ｃ”状態又は“Ｄ”
   状態又は“Ｅ”状態（Ｂ，Ｃ、Ｄ、ＥはＥ＞Ｃ＞Ｄ＞Ｂ
   を満たす整数）を保持する場合に、前記メモリセルの外
   部から入力された書き込みデータと、前記メモリセルが
   保持するデータに基づいて書き込みを行い、前記メモリ
   セルを“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は
   “Ｅ”状態又は“Ｆ”状態又は“Ｇ”状態又は“Ｈ”状
   態又は“Ｉ”状態（Ｆ，Ｇ，Ｈ，ＩはＩ＞Ｅ＞Ｈ＞Ｃ＞
   Ｇ＞Ｄ＞Ｆ＞Ｂを満たす整数）にすることを特徴とする
   半導体記憶装置。
9. 【請求項９】 “１”状態は第１の閾値レベルを有し、
   “２”状態は第１の閾値レベルよりも高い第２の閾値レ
   ベルを有し、“３”状態は第２の閾値レベルよりも高い
   第３の閾値レベルを有し、“ｉ”状態（ｉはn 以下の自
   然数であり、n は４以上の自然数）は第（ｉ−１）の閾
   値レベルよりも高い第ｉの閾値レベルを有するn 値を記
   憶するメモリセルと、 前記メモリセルに書き込むデータを保持する複数のラッ
   チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルが“Ｂ”状態又は“Ｃ”状態又は“Ｄ”
   状態又は“Ｅ”状態を保持する場合に、前記メモリセル
   の外部から入力された書き込みデータと、前記メモリセ
   ルが保持するデータに基づいて書き込みを行い、 書き込みデータが第１の論理の場合には前記メモリセル
   を“Ｂ”状態又は“Ｃ”状態又は“Ｄ”状態又は“Ｅ”
   状態にし、 書き込みデータが第２の論理の場合には“Ｂ”状態の前
   記メモリセルを“Ｆ”状態にし、“Ｄ”状態の前記メモ
   リセルを“Ｇ”状態にし、“Ｃ”状態の前記メモリセル
   を“Ｈ”状態にし、“Ｅ”状態の前記メモリセルを
   “Ｆ”状態（Ｆ，Ｇ，Ｈ，ＩはＩ＞Ｅ＞Ｈ＞Ｃ＞Ｇ＞Ｄ
   ＞Ｆ＞Ｂを満たす整数）にすることを特徴とする半導体
   記憶装置。
10. 【請求項１０】 “１”状態は第１の閾値レベルを有
    し、“２”状態は第１の閾値レベルよりも高い第２の閾
    値レベルを有し、“３”状態は第２の閾値レベルよりも
    高い第３の閾値レベルを有し、“２^m ”状態（ｍは３以
    上の自然数）は第（２^m −１）の閾値レベルよりも高い
    第２^m の閾値レベルを有する２^m 値を記憶するメモリセ
    ルと、 前記メモリセルに書き込むデータを保持する複数のラッ
    チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルが“１”状態又は“２^k-2 ＋１”状態
    （ｋはｍ以下の自然数）又は“２^k-1 ＋１”状態又は
    “２^k-1 ＋２^k-2 ＋１”状態を保持する場合に、前記メ
    モリセルの外部から入力された書き込みデータと、前記
    メモリセルが保持するデータに基づいて書き込みを行
    い、前記メモリセルを“１”状態又は“２^k-3＋１”状
    態又は“２^k-2 ＋１”状態又は“２^k-2 ＋２^k-3 ＋１”
    状態又は“２^{k- 1} ＋１”状態又は“２^k-1 ＋２^k-3 ＋
    １”状態又は“２^k-1 ＋２^k-2 ＋１状態又は“２^k-1 ＋
    ２^k-2 ＋２^k-3 ＋１”状態にすることを特徴とする半導
    体記憶装置。
11. 【請求項１１】 “１”状態は第１の閾値レベルを有
    し、“２”状態は第１の閾値レベルよりも高い第２の閾
    値レベルを有し、“３”状態は第２の閾値レベルよりも
    高い第３の閾値レベルを有し、“ｉ”状態（ｉはｎ以下
    の自然数であり、ｎは４以上の自然数）は第（ｉ−１）
    の閾値レベルよりも高い第ｉの閾値レベルを有するn 値
    を記憶するメモリセルにおいて、 前記メモリセルに書き込むデータを保持する複数のラッ
    チ回路を含むデータ回路と、 前記データ回路の動作を制御する制御回路とを具備し、 前記制御回路は、 前記メモリセルが“１”状態又は“２^k-3 ＋１”状態
    （ｋはｍ以下の自然数）又は“２^k-1 ＋１”状態又は
    “２^k-3 ＋２^k-2 ＋１”状態を保持する場合に、前記メ
    モリセルの外部から入力された書き込みデータと、前記
    メモリセルが保持するデータに基づいて書き込みを行
    い、 書き込みデータが第１の論理の場合には前記メモリセル
    を“１”状態又は“２^k-2 ＋１”状態又は“２^k-1 ＋
    １”状態又は“２^k-1 ＋２^k-2 ＋１”にし、 書き込みデータが第２の論理の場合には“１”状態の前
    記メモリセルを“２^{k- 3} ＋１”状態にし、“２^k-2 ＋
    １”状態の前記メモリセルを“２^k-2 ＋２^k-3 ＋１”状
    態にし、“２^k-1 ＋１”状態の前記メモリセルを“２
    ^k-1 ＋２^k-3 ＋１”状態にし、“２^k-1 ＋２^k-2 ＋１”
    状態の前記メモリセルを“２^k-1 ＋２^k-2 ＋２^k-3 ＋
    １”状態にすることを特徴とする半導体記憶装置。