JPH09251786A

JPH09251786A - 不揮発性半導体記憶装置およびデータ書き込み方法

Info

Publication number: JPH09251786A
Application number: JP6144496A
Authority: JP
Inventors: Tomoharu Tanaka; 智晴田中; Kazunori Ouchi; 和則大内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 1997-09-22
Anticipated expiration: 2016-03-18
Also published as: JP3913800B2

Abstract

(57)【要約】【課題】カラム系回路の回路規模を小さくして、高集
積化に適した不揮発性半導体記憶装置を提供すること。【解決手段】多値のデータをメモリセルトランジスタ
Ｍに書き込むとき、多値のデータそれぞれに応じたビッ
ト線書き込み電位の一つをビット線ＢＬに充電し、充電
した後、ビット線ＢＬを電気的にフローティングな状態
にするビット線プリチャージ回路８と、ビット線ＢＬの
電位を、ビット線ＢＬの充電量を増加させる、減少させ
る、維持させるのいずれかの状態をとることによって、
多値のデータに応じて設定される、ビット線書き込み制
御電位にするデータ制御回路１０-1〜１０-3とを具備す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書き換え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特に多値記憶ＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。ＮＡＮ
Ｄ型ＥＥＰＲＯＭは、ＮＡＮＤ型セルと呼ばれるメモリ
セルユニットを、ｐ型半導体基板（またはｐ型ウェル）
にマトリクス状に配置したメモリセルアレイを有してい
る。ＮＡＮＤ型セルは、互いに直列に接続された複数の
メモリセルを有している。この互いに直列接続されたメ
モリセル群の一端は、第１の選択トランジスタを介して
ビット線に接続され、他端は第２の選択トランジスタを
介してソース線に接続されている。ＮＡＮＤ型ＥＥＰＲ
ＯＭでは、制御ゲートを共有する複数のメモリセルで
“ページ”単位が構成され、“ページ”を構成するメモ
リセルを含むメモリユニットで“ブロック”単位が構成
される。この“ブロック”は複数の“ページ”を含んで
いる。そして、通常、データの消去は“ブロック”単位
で行われ、書き込みと読み出しは“ページ”単位で行わ
れる。ＮＡＮＤ型ＥＥＰＲＯＭの動作は、次の通りであ
る。

【０００３】データの消去は、選択された“ブロック”
内の全てのメモリセルに対して同時に行われる。データ
を消去するとき、全ての制御ゲートを０Ｖにし、ｐ型基
板と選択トランジスタの選択ゲートを消去電圧（例えば
２０Ｖ）とし、ビット線とソース線を浮遊状態とする。
これにより、メモリセルの電荷蓄積部に蓄積されていた
電子は、ｐ型基板に放出され、メモリセルのしきい値は
０Ｖ以下とされる。

【０００４】データの書き込みは、ビット線から最も離
れている“ページ”に属しているメモリセルから順に行
われる。データを書き込むとき、選択されたメモリセル
の制御ゲートを書き込み電圧（例えば１８Ｖ）とする。
さらに同一ブロックの非選択メモリセルの制御ゲートに
は書き込み制御ゲート電圧（例えば１０Ｖ）を、第１の
選択トランジスタの選択ゲートには電源電圧（例えば５
Ｖ）を印加する。ビット線には、書き込みデータに応じ
たビット線書き込み制御電圧を印加する。ビット線書き
込み制御電圧が０Ｖとされると、選択されたメモリセル
のチャネル電位が０Ｖとなり、書き込み電圧との電位差
でメモリセルの電荷蓄積部に電子が注入され、しきい値
が０Ｖ以上にシフトする。これにより、データ“１”が
書き込まれる。一方、ビット線書き込み制御電圧が例え
ば電源電圧（例えば５Ｖ）とされると、選択されたメモ
リセルのチャネル電位は非選択メモリセルの制御ゲート
との容量カップリングによって書き込み制御ゲート電圧
近く（〜８Ｖ）となる。例えばチャネル電位が８Ｖにさ
れると、書き込み電圧との電位差が小さくされ、選択さ
れたメモリセルの電荷蓄積部の電荷量を実質的に変化さ
せずに済む。このため、消去状態が維持され、しきい値
は０Ｖ以下のままとされる。この状態は、データ“０”
を記憶している状態である。

【０００５】読み出し動作は、選択されたメモリセルの
制御ゲートを０Ｖ、同一ブロック内の全ての選択ゲート
および非選択制御ゲートを電源電位ＶＣＣ（例えば５
Ｖ）として行われる。選択メモリセルで電流が流れれば
データ“０”、流れなければデータ“１”が記憶されて
いる。

【０００６】このようなＥＥＰＲＯＭでは、書き込み動
作のときに、選択されたメモリセルに接続されるビット
線に書き込みデータに応じてビット線書き込み制御電圧
を転送する。

【０００７】２値記憶式の場合は、書き込み動作のとき
に、データ“０”、または“１”に応じて、電源電位、
または０Ｖをビット線に印加する。

【０００８】また、多値（ｎ値）記憶式の場合は、書き
込み動作のときに、データ“０”、“１”、“２”、
…、“ｎ−１”に応じて、第１、２、・・・、ｎのビッ
ト線書き込み制御電圧を、ビット線に印加する。このよ
うにｎ値書き込みデータに応じたビット線書き込み制御
電圧をそれぞれ、ビット線に印加するためのビット線電
圧制御回路が必要であり、回路構成が複雑で回路面積も
大きい。

【０００９】

【発明が解決しようとする課題】多値のデータを、メモ
リセルに書き込むときには、ビット線の電位を、ビット
線書き込み制御電圧にする。ビット線書き込み制御電圧
は、書き込むべき多値のデータごとに設定されていて、
それぞれビット線電圧制御回路からビット線に与えられ
る。従来では、ビット線電圧制御回路が、ビット線書き
込み制御電圧ごとに必要になっている。

【００１０】以上のような事情により、ビット線に接続
される回路、つまりカラム系回路の回路規模、特にビッ
ト線電圧制御回路の数が膨大なものとなって、高集積化
のネックになっている。

【００１１】この発明は、上記の事情に鑑み為されたも
ので、その目的は、カラム系回路の回路規模を、特にビ
ット線電圧制御回路の数を減ずることによって小さく
し、高集積化に適した不揮発性半導体記憶装置およびデ
ータ書き込み方法を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る第１の不揮発性半導体記憶装置で
は、多値のデータをメモリセルに書き込むとき、多値の
データそれぞれに応じたビット線書き込み電位の一つを
ビット線に充電し、充電した後、ビット線を電気的にフ
ローティングな状態にする手段と、ビット線の電位を、
前記ビット線の充電量を増加させる、減少させる、維持
させるのいずれかの状態をとることによって、多値のデ
ータに応じて設定される、ビット線書き込み制御電位に
する手段とを具備すること特徴とする。

【００１３】また、データの書き込み方法は、多値のデ
ータをメモリセルに書き込むとき、多値のデータそれぞ
れに応じたビット線書き込み電位の一つをビット線に充
電し、充電した後、ビット線を電気的にフローティング
な状態にする工程と、ビット線の電位を、前記ビット線
の充電量を増加させる、減少させる、維持させるのいず
れかの状態をとることによって、多値のデータに応じて
設定される、ビット線書き込み制御電位にする工程とを
具備すること特徴とする。

【００１４】上記目的を達成するために、この発明に係
る第２の不揮発性半導体記憶装置では、２値以上のデー
タを記憶するメモリセルがマトリクス状に配置されて構
成されるメモリセルアレイと、前記メモリセルへのデー
タの書き込み、並びに前記メモリセルからのデータの読
み出しに使用されるビット線とを具備し、前記ビット線
を、所定の電位とした後、前記ビット線を電気的にフロ
ーティングな状態とし、前記メモリセルへデータを書き
込むとき、前記ビット線の所定の電位を、ビット線書き
込み制御電圧の一つとして用いるように構成されている
ことを特徴とする。

【００１５】上記目的を達成するために、この発明に係
る第３の不揮発性半導体記憶装置では、２値以上のデー
タを記憶するメモリセルがマトリクス状に配置されて構
成されるメモリセルアレイと、前記メモリセルへ書き込
みデータを伝える、および前記メモリセルからの読み出
しデータを伝えるためのビット線と、前記ビット線に接
続された、前記メモリセルへデータを書き込む前に、前
記ビット線を所定の電位とし、前記所定の電位のビット
線を電気的にフローティングな状態とする第１の回路
と、前記ビット線に接続された、前記２値以上のデータ
の一つを選択されたメモリセルへ書き込むとき、前記ビ
ット線の電位を前記所定の電位のままとし、前記２値以
上のデータの他の一つを選択されたメモリセルへ書き込
むとき、前記ビット線の電位を前記所定の電位とは異な
った電位にシフトさせる第２の回路とを具備することを
特徴とする。

【００１６】また、前記第２の回路は、フリップフロッ
プ回路を含み、前記フリップフロップ回路は、前記メモ
リセルへデータを書き込むとき、書き込みデータを記憶
することを特徴とする。

【００１７】また、前記フリップフロップ回路は、前記
メモリセルへデータを書き込むとき、記憶された書き込
みデータに応じて、前記ビット線の電位を前記所定の電
位のままとするか、前記ビット線の電位を前記所定の電
位とは異なった電位にシフトさせるかを決定することを
特徴とする。

【００１８】また、前記フリップフロップ回路は、前記
メモリセルからデータを読み出すとき、読み出しデータ
を増幅し記憶することを特徴とする。

【００１９】また、前記メモリセルが記憶するデータの
数をＮ（Ｎ≧２）としたとき、このメモリセルへの書き
込みデータを記憶する、およびこのメモリセルからの読
み出しデータを増幅し記憶するための前記フリップフロ
ップ回路の数は、Ｎ−１個であることを特徴とする。

【００２０】また、前記Ｎ−１個のフリップフロップ回
路が記憶する書き込みデータは、ベリファイ動作が完了
した後、他のデータに変更されることを特徴とする。

【００２１】また、前記Ｎ−１個のフリップフロップ回
路が記憶する書き込みデータが、他のデータに変更され
たことを検知して書き込み動作を終了させる書き込み終
了検知回路をさらに具備することを特徴とする。

【００２２】上記目的を達成するために、この発明に係
る第４の不揮発性半導体記憶装置では、２値以上のデー
タを記憶するメモリセルがマトリクス状に配置されて構
成されるメモリセルアレイと、前記メモリセルのソース
／ドレインの一方を、前記メモリセルアレイから導出す
るビット線と、前記ビット線とデータ入出力線との間に
介在するビット線制御回路とを具備し、前記ビット線制
御回路は、書き込み動作の前に、前記ビット線を充電す
る充電回路と、データ入出力線に供給された書き込みデ
ータを記憶する書き込みデータ記憶部と、前記書き込み
データ記憶部に記憶された書き込みデータに応じて、ビ
ット線の電位を、前記充電電位のままか、前記充電電位
からシフトさせるかを制御するデータ制御回路とを含む
ことを特徴とする。

【００２３】また、前記データ制御回路は、フリップフ
ロップ回路を含み、前記フリップフロップ回路は、前記
メモリセルへデータを書き込むとき、前記データ入出力
線に供給された書き込みデータを記憶することを特徴と
する。

【００２４】また、前記フリップフロップ回路は、前記
メモリセルからデータを読み出すとき、前記ビット線に
読み出された読み出しデータを増幅し、前記データ入出
力線に供給することを特徴とする。

【００２５】また、前記メモリセルが記憶するデータの
数をＮ（Ｎ≧２）としたとき、このメモリセルへの書き
込みデータを記憶する、およびこのメモリセルからの読
み出しデータを増幅し記憶するための前記フリップフロ
ップ回路の数は、Ｎ−１個であることを特徴とする。

【００２６】また、前記Ｎ−１個のフリップフロップ回
路が記憶する書き込みデータは、ベリファイ動作が完了
した後、他のデータに変更されることを特徴とする。

【００２７】また、前記Ｎ−１個のフリップフロップ回
路が記憶する書き込みデータが、他のデータに変更され
たことを検知して書き込み動作を終了させる書き込み終
了検知回路をさらに具備することを特徴とする。

【００２８】また、前記充電回路は、前記ビット線を電
源電位に充電することを特徴とする。

【００２９】また、前記データ制御回路は、このデータ
制御回路に含まれている前記書き込みデータ記憶部に記
憶された書き込みデータに応じて、前記ビット線の電位
を、前記電源電位のままか、前記電源電位よりも低くす
ることを特徴とする。

【００３０】また、前記充電回路は、前記ビット線を接
地と電源電圧との中間にある電位に充電することを特徴
とする。

【００３１】また、前記データ制御回路は、このデータ
制御回路に含まれている前記書き込みデータ記憶部に記
憶された書き込みデータに応じて、前記ビット線の電位
を、前記中間にある電位のままか、前記中間にある電位
よりも低くするか、前記中間にある電位より高くするこ
とを特徴とする。

【００３２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。

【００３３】図１は、この発明の第１の実施の形態に係
る多値記憶式ＥＥＰＲＯＭの構成を示す構成図である。

【００３４】図１に示すように、メモリセルがマトリク
ス状に配置されて構成されるメモリセルアレイ１に対し
て、ロウ系回路２、カラム系回路３が設けられている。
ロウ系回路２には、アドレスバッファ４から出力された
アドレス信号を受け、受けたアドレス信号に基いて、メ
モリセルアレイのロウを選択するロウデコーダと、ロウ
デコーダの出力に基いて、メモリセルアレイのワード線
を駆動するワード線駆動回路とが含まれている。この実
施の形態に係るようなＮＡＮＤ型ＥＥＰＲＯＭの場合、
ワード線は、選択ゲート（ＳＧ）および制御ゲート（Ｃ
Ｇ）を指し、ワード線駆動回路は、制御ゲート／選択ゲ
ート駆動回路と称される。制御ゲート／選択ゲート駆動
回路は、アドレス信号に応じて選択ゲート（ＳＧ）およ
び制御ゲート（ＣＧ）を選び、選ばれた選択ゲートおよ
び制御ゲートに、書き込み電圧および読み出し電圧など
を印加する。カラム系回路３には、アドレスバッファ４
から出力されたアドレス信号を受け、受けたアドレス信
号に基いて、メモリセルアレイのカラムを選択するカラ
ムデコーダと、カラムデコーダの出力に基いて、メモリ
セルアレイのカラムを選択するカラム選択線を駆動する
カラム選択線駆動回路とが含まれている。さらに、カラ
ム系回路３には、メモリセルへの書き込みデータを一時
的に保持したり、メモリセルのデータを読み出したりす
るためのビット線制御回路（データ回路）が含まれてい
る。データ回路は、データ入出力回路（データ入出力バ
ッファ）５に接続されている。データ回路は、データを
書き込むとき、データ入出力バッファ５から書き込みデ
ータを受け、受けた書き込みデータをメモリセルへ入力
する。一方、データ回路は、データを読み出すとき、メ
モリセルから読み出しデータを受け、受けた読み出しデ
ータをデータ入出力バッファ５へと出力する。データ入
出力バッファ５は、データ入出力制御を行うもので、Ｅ
ＥＰＲＯＭの外部から入力された書き込みデータをメモ
リコアへ導いたり、メモリコアから読み出された読み出
しデータを、ＥＥＰＲＯＭの外部へ出力したりする。さ
らにデータ入出力バッファ５は、ＥＥＰＲＯＭの外部と
メモリコアとのインターフェースとしての機能を持つ。
例えばメモリコアから読み出されてきた４値データを、
２ビットのデータにエンコードして外部に出力する機能
や、ＥＥＰＲＯＭの外部から２ビットで入力されたデー
タを、４値データにデコードして、メモリコアに導く機
能などを有している。

【００３５】図２は、図１に示すメモリセルアレイ１、
およびカラム系回路３の構成を示す構成図である。

【００３６】図２に示すように、メモリセルアレイ１に
は、メモリセルＭＣがマトリクス状に配置されている。
この実施の形態に係るＥＥＰＲＯＭでは、１つのセルＭ
Ｃが、互いに直列に接続された複数のメモリセルトラン
ジスタＭ１〜Ｍ４を含み、ＮＡＮＤ型のセルＭＣを構成
している。セルＭＣの一端は、選択トランジスタＳ１を
介してビット線ＢＬに接続され、その他端は、選択トラ
ンジスタＳ２を介して、ソース線ＶＳに接続される。制
御ゲートＣＧを共有するメモリセルトランジスタＭのグ
ループは、“ページ”と呼ばれる単位を形成する。デー
タの書き込みおよび読み出しは、“ページ”で同時に行
われる。また、４本の制御ゲートＣＧ１〜ＣＧ４に接続
されるメモリセルトランジスタＭのグループは、“ブロ
ック”と呼ばれる単位を形成する。“ページ”、および
“ブロック”はそれぞれ、制御ゲート／選択ゲート駆動
回路によって選択される。

【００３７】データ回路６-0〜６-mはそれぞれ、ビット
線ＢＬ０〜ＢＬｍと、データ入出力線ＩＯとの間に接続
されている。データ回路６-0〜６-mは、メモリセルへの
書き込みデータを一時的に記憶する機能、並びにメモリ
セルからの読み出しデータをセンスおよび一時的に記憶
する機能を有している。

【００３８】図３は、ＥＥＰＲＯＭが４値記憶式である
ときの、メモリセルトランジスタＭのしきい値電圧と、
４つの書き込み状態（４値データ“０”、“１”、
“２”、“３”）との関係を示す図である。

【００３９】ＥＥＰＲＯＭを４値記憶式とするときに
は、１つのメモリセルトランジスタＭに、４つの書き込
み状態を設ける。４つの書き込み状態はそれぞれ、メモ
リセルトランジスタＭのしきい値電圧により、互いに区
別される。

【００４０】図３に示すように、電源電圧ＶＣＣが３Ｖ
であるＥＥＰＲＯＭでは、データ“０”の状態は、デー
タ消去後の状態と同じとし、例えば負のしきい値を持た
せる。また、データ“１”の状態には、例えば０．５Ｖ
から０．８Ｖの間のしきい値を持たせる。データ“２”
の状態には、例えば１．５Ｖから１．８Ｖの間のしきい
値を持たせる。データ“３”の状態には、例えば２．５
Ｖから２．８Ｖの間のしきい値を持たせる。

【００４１】メモリセルトランジスタＭからデータを読
み出すときには、制御ゲートＣＧに、３つの読み出し電
圧ＶＣＧ１Ｒ〜ＶＣＧ３Ｒを順次印加する。

【００４２】まず、制御ゲートＣＧに、読み出し電圧Ｖ
ＣＧ１Ｒを印加する。このとき、メモリセルトランジス
タＭが「ＯＮ」するか「ＯＦＦ」するかで、記憶されて
いるデータが「“０”」か、「“１”、“２”、
“３”」かが検出される。続けて、読み出し電圧ＶＣＧ
２Ｒを印加する。これにより、記憶されているデータが
「“１”」か、「“２”、“３”」かが検出される。さ
らに続けて、読み出し電圧ＶＣＧ３Ｒを印加すると、記
憶されているデータが「“２”」か、「“３”」かが検
出される。読み出し電圧ＶＣＧ１Ｒ、ＶＣＧ２Ｒ、ＶＣ
Ｇ３Ｒの一つの例は、それぞれ０Ｖ、１Ｖ、２Ｖであ
る。

【００４３】また、図３に示す電圧ＶＣＧ１Ｖ、ＶＣＧ
２Ｖ、ＶＣＧ３Ｖは、ベリファイ読み出し電圧と呼ばれ
るもので、データが十分に書き込まれたか否かをチェッ
クするとき（ベリファイ動作）に使用される読み出し電
圧である。ベリファイ読み出し電圧は、データを書き込
んだ後に制御ゲートＣＧに印加される。ベリファイ読み
出し電圧が制御ゲートＣＧに印加されたとき、メモリセ
ルトランジスタＭが「ＯＮ」するか「ＯＦＦ」するか
で、メモリセルトランジスタＭのしきい値が、書き込ま
れたデータに応じた範囲までシフトされているか否かを
知ることができる。これを利用して、十分な書き込みが
行われたか否かをチェックする。ベリファイ読み出し電
圧ＶＣＧ１Ｖ、ＶＣＧ２Ｖ、ＶＣＧ３Ｖの一つの例は、
それぞれ０．５Ｖ、１．５Ｖ、２．５Ｖである。

【００４４】図４は、図２に示すデータ回路６の構成を
示す構成図である。

【００４５】図４に示すように、データ回路６は、ビッ
ト線ＢＬにトランスファゲート回路７を介して接続され
る。データ回路６は、ビット線ＢＬをプリチャージする
ためのビット線プリチャージ回路８と、ビット線ＢＬを
リセットするためのビット線リセット回路９と、書き込
みデータ、および読み出しデータを記憶する機能を有す
るデータ制御回路１０と、データ制御回路１０が記憶し
ているデータに応じて、ビット線ＢＬの電圧を、ビット
線書き込み制御電圧に設定するためのビット線書き込み
電圧制御回路１１と、データ制御回路１０とデータ入出
力線ＩＯとを接続するためのカラムゲート回路１２と、
を含んでいる。

【００４６】３つのデータ制御回路１０-1、１０-2、１
０-3はそれぞれ、「データ“１”の書き込みをするか否
か」、「データ“２”の書き込みをするか否か」、「デ
ータ“３”の書き込みをするか否か」を記憶する。

【００４７】カラムゲート回路１２は、ｎチャネルＭＯ
ＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３により構成され
る。ｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑ
ｎ３はそれぞれ、カラム選択信号ＣＳＬに従って、３つ
のデータ制御回路１０-1、１０-2、１０-3と、３つのデ
ータ入出力線ＩＯ１、ＩＯ２、ＩＯ３線との接続を制御
する。

【００４８】カラムデコーダ１３は、インバータ回路Ｉ
１とＮＡＮＤ回路Ｇ１で構成される。カラムデコーダ１
３は、カラム選択信号ＣＳＬを出力し、カラム活性化信
号ＣＥＮＢが“Ｈ”レベルのとき、アドレス信号に応じ
てデータ回路６-0〜６-mのいずれか一つ、あるいはデー
タ回路６-0〜６-mのグループを選ぶ。

【００４９】カラムデコーダ１３によって選ばれたデー
タ回路６では、データ制御回路１０-1〜１０-3と、デー
タ入出力線ＩＯ１〜ＩＯ３とが互いに接続される。これ
により、書き込みデータが、データ入出力線ＩＯ１、Ｉ
Ｏ２、ＩＯ３からデータ制御回路１０-1〜１０-3へ入力
できるようになる。

【００５０】図５は、データを書き込むときの書き込み
データと、データ入出力線ＩＯ１〜ＩＯ３の電位レベル
との関係を示す図である。

【００５１】同様に、読み出しデータが、データ制御回
路１０-1〜１０-3からデータ入出力線ＩＯ１〜ＩＯ３へ
出力できるようになる。

【００５２】図６は、データを読み出すときの読み出し
データと、データ入出力線ＩＯ１〜ＩＯ３の電位レベル
との関係を示す図である。

【００５３】ビット線書き込み電圧制御回路１１は、デ
ータ制御回路１０-1〜１０-3ごとに設けられている。ビ
ット線書き込み電圧制御回路１１-1〜１１-3はそれぞ
れ、データ制御回路１０-1〜１０-3のノードＮａｉに接
続される。ノードＮａｉ（ｉ＝１、２、３）は、データ
制御回路１０-1〜１０-3のノードＮｃｉの反転信号であ
る。

【００５４】書き込み電圧制御回路１１-1〜１１-3はそ
れぞれ、ｎチャネルＭＯＳトランジスタＱｎ４とＱｎ
５、Ｑｎ６とＱｎ７、Ｑｎ８とＱｎ９により構成され
る。ビット線書き込み電圧制御回路１１-1〜１１-3は、
データ制御回路１０-1〜１０-3に記憶されたデータに従
って、ビット線書き込み制御電圧ＶＢＬ１、ＶＢＬ２、
ＶＢＬ３をビット線ＢＬに出力する。

【００５５】ビット線プリチャージ回路８は、ｐチャネ
ルＭＯＳトランジスタＱｐ１により構成される。ｐチャ
ネルＭＯＳトランジスタＱｐ１は、ビット線プリチャー
ジ信号ＰＲＥに従って、ビット線ＢＬを電源電圧ＶＣＣ
に充電する。この発明に係るＥＥＰＲＯＭでは、ビット
線プリチャージ回路８が、ビット線書き込み電圧制御回
路の一つとして位置づけられていて、ビット線プリチャ
ージ回路８がビット線ＢＬに与える電源電圧ＶＣＣは、
ビット線書き込み制御電圧ＶＢＬの一つとして使用され
る。

【００５６】ビット線リセット回路９は、ｎチャネルＭ
ＯＳトランジスタＱｎ１０により構成される。ｎチャネ
ルＭＯＳトランジスタＱｎ１０は、ビット線リセット信
号ＲＥＳＥＴに従って、ビット線ＢＬを接地電圧０Ｖに
放電させる。

【００５７】トランスファゲート回路７は、ｎチャネル
ＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ１３によ
り構成される。ｎチャネルＭＯＳトランジスタＱｎ１
１、Ｑｎ１２、Ｑｎ１３はそれぞれ、トランスファゲー
ト駆動信号ＢＬＣに従って、データ回路６とビット線Ｂ
Ｌとの電気的な接続を制御する。

【００５８】図７は、図４に示すデータ回路を備えるＥ
ＥＰＲＯＭの書き込み動作を示す動作波形図である。

【００５９】以下、図７に従って、制御ゲートＣＧ２が
選択されている状態を例にとり、第１の実施の形態に係
るＥＥＰＲＯＭの書き込み動作を説明する。

【００６０】まず、ビット線リセット信号ＲＥＳＥＴが
“Ｌ”レベルとされ、ｎチャネルＭＯＳトランジスタＱ
ｎ１０がオフし、ビット線ＢＬはフローティングにされ
る。続いて、ビット線プリチャージ信号ＰＲＥが“Ｌ”
レベルとされ、ｐチャネルＭＯＳトランジスタＱｐ１が
オンし、ビット線ＢＬは、ビット線書き込み制御電圧Ｖ
ＢＬの１つである電圧ＶＣＣに充電される。ここで、ｎ
チャネルＭＯＳトランジスタＱｎ１１のしきい値分の電
圧降下が問題になるときは、トランスファゲート駆動信
号ＢＬＣを昇圧すればよい。続いて、ビット線プリチャ
ージ信号ＰＲＥが“Ｈ”レベルとされ、ビット線ＢＬ
は、再びフローティングにされる。フローティングにさ
れたビット線ＢＬの電圧は、電圧ＶＣＣ（例えば３Ｖ）
のままである。続いて、ビット線書き込み制御電圧ＶＢ
Ｌ１が例えば２Ｖ、ビット線書き込み制御電圧ＶＢＬ２
が例えば１Ｖ、ビット線書き込み制御電圧ＶＢＬ３が例
えば０Ｖにされる。

【００６１】この後、書き込み制御信号ＰＲＯ１、ＰＲ
Ｏ２、ＰＲＯ３が順次、“Ｈ”レベルとされる。そし
て、データ“１”を書き込むときには、ｎチャネルトラ
ンジスタＱｎ５がオン、ｎチャネルトランジスタＱｎ
７、Ｑｎ９がオフするので、ビット線ＢＬの電圧は２Ｖ
（ＶＢＬ１）になる。同様に、データ“２”を書き込む
ときには、ｎチャネルトランジスタＱｎ７がオン、ｎチ
ャネルトランジスタＱｎ５、Ｑｎ９がオフするので、ビ
ット線ＢＬの電圧は１Ｖ（ＶＢＬ２）になる。さらに、
データ“３”を書き込むときには、ｎチャネルトランジ
スタＱｎ９がオン、ｎチャネルトランジスタＱｎ５、Ｑ
ｎ７がオフするので、ビット線ＢＬの電圧は０Ｖ（ＶＢ
Ｌ３）になる。また、データ“０”を書き込むときに
は、ｎチャネルトランジスタＱｎ５、Ｑｎ７、Ｑｎ９が
それぞれオフするので、ビット線ＢＬの電圧は変化せ
ず、３Ｖ（ＶＣＣ）のままである。

【００６２】続いて、選択されたブロックの選択ゲート
ＳＧ１が電源電圧ＶＣＣに、非選択の制御ゲートＣＧ
１、ＣＧ３、ＣＧ４が制御ゲート書き込み制御電圧ＶＭ
（例えば１０Ｖ）に、選択された制御ゲートＣＧ２が制
御ゲート書き込み電圧ＶＰＰ（例えば１８Ｖ）に、選択
ゲートＳＧ２が０Ｖにされて書き込みが行われる。

【００６３】このように、第１の実施の形態に係るＥＥ
ＰＲＯＭでは、データ“０”の書き込むためのビット線
書き込み制御電圧ＶＢＬを、ビット線プリチャージ回路
８を使って、あらかじめビット線ＢＬを電圧ＶＣＣに充
電しておく。この後、ビット線ＢＬの電圧を、書き込み
データに応じた電圧とする前に、充電されたビット線Ｂ
Ｌをフローティングとし、ビット線ＢＬの電位を充電状
態のままとする。充電されたビット線ＢＬの電位は、そ
のまま、データ“０”を書き込むときのビット線書き込
み制御電圧に利用する。したがって、ビット線ＢＬの電
圧を、データ“０”の書き込みに応じた電圧とするため
の回路を省略することができる。

【００６４】もし、ビット線ＢＬをフローティングにし
ないでデータ“０”を書き込もうとするならば、「ノー
ドＮａ１、Ｎａ２、Ｎａ３が全て“Ｌ”であれば、ビッ
ト線ＢＬの電圧を、データ“０”の書き込みに応じた電
圧とするための回路」が必要である。このため、トラン
ジスタの数、および配線の数が多くなって、回路の面積
が大きくなり、「集積度の向上」という技術的な要求が
妨げられる。

【００６５】しかしながら、この第１の実施の形態で
は、上記回路の面積が大きくなる、という事情を解消で
きるので、「集積度の向上」という技術的な要求を満足
することができる。

【００６６】なお、第１の実施の形態に係るＥＥＰＲＯ
Ｍは、下記するような変形が可能である。

【００６７】ビット線書き込み制御電圧ＶＢＬを、書き
込みデータに応じて変えるのは、メモリセルトランジス
タＭ２の浮遊ゲートに蓄える電荷の量を、書き込みデー
タによって異ならせるためである。しかし、浮遊ゲート
に電荷が注入される原理から考えると、データ“０”を
書き込むときを除いて、データ“１”、“２”、“３”
を書き込むときのビット線書き込み制御電圧ＶＢＬは、
全て同じ（例えば０Ｖ）でも構わない。このようなとき
には、制御ゲートＣＧに与える電圧を書き込みデータに
よって変える、あるいは制御ゲートＣＧに電圧を与える
時間（一般に、書き込みパルス幅と呼ばれている時間）
を、書き込みデータによって変えれば良い。

【００６８】この原理を利用しつつ、例えばデータ
“１”を書き込むときのビット線書き込み制御電圧を上
記した電圧ＶＢＬ２、データ“２”、“３”を書き込む
ときのビット線書き込み制御電圧を上記した電圧ＶＢＬ
３としても良い。さらに、例えばデータ“１”、“２”
を書き込むときのビット線書き込み制御電圧を上記した
電圧ＶＢＬ２、データ“３”を書き込むときのビット線
書き込み制御電圧を上記した電圧ＶＢＬ３としても良
い。

【００６９】また、図７の動作波形図に示す動作では、
時刻ｔ１から時刻ｔ２の間、書き込み制御信号ＰＲＯ１
が“Ｈ”レベルとされ、データ“１”を書き込むときに
は、ビット線ＢＬの電圧を上記した電圧ＶＢＬ１とし、
時刻ｔ３から時刻ｔ４の間、書き込み制御信号ＰＲＯ２
が“Ｈ”レベルとされ、データ“２”を書き込むときに
は、ビット線ＢＬの電圧を上記した電圧ＶＢＬ２とし、
時刻ｔ５から時刻ｔ６の間、書き込み制御信号ＰＲＯ３
が“Ｈ”レベルとされ、データ“３”を書き込むときに
は、ビット線ＢＬの電圧を上記した電圧ＶＢＬ３とす
る。

【００７０】これを、電圧ＶＢＬ１の電圧源、電圧ＶＢ
Ｌ２の電圧源、電圧ＶＢＬ３の電圧源をそれぞれ共通化
し、時刻ｔ１から時刻ｔ３の間、電圧ＶＢＬ１を、時刻
ｔ３から時刻ｔ５の間、電圧ＶＢＬ２を、時刻ｔ５から
時刻ｔ７の間、電圧ＶＢＬ３を、共通化された電圧源か
ら発生させるようにしても良い。あるいは、書き込み信
号ＰＲＯ１、ＰＲＯ２、ＰＲＯ３をそれぞれ共通化し、
時刻ｔ１から時刻ｔ２の間のみ、全ての信号を一括して
“Ｈ”レベルとしても良い。

【００７１】また、予め充電され、フローティングにさ
れるビット線ＢＬの電圧はＶＣＣでなくても構わない。
例えば充電されるビット線ＢＬの電圧を、データ
“１”、データ“２”、データ“３”のいずれかに応じ
た電圧２Ｖ、１Ｖ、０Ｖとしても良い。このときには、
例えばベリファイ回路、ビット線リセット回路などビッ
ト線ＢＬに接続されている既存の回路を使って、ビット
線ＢＬを、データに応じた電圧に充電する構成とするこ
とが好ましい。つまり、回路の面積を増加させずに済む
ためである。

【００７２】次に、データ制御回路１０の具体的な回路
の、一つの例を説明する。

【００７３】図８は、この発明の第１の実施の形態に係
る半導体記憶装置が有するデータ制御回路１０を示す図
で、（ａ）図はデータ制御回路の構成を示す構成図、
（ｂ）図は（ａ）図に示すフリップフロップ回路の回路
図である。

【００７４】図８（ａ）に示すように、データ制御回路
１０ｉ（ｉ＝１，２，３）は、ノードＮａｉに接続され
る入出力端子１５と、ノードＮｃｉに接続される反転入
出力端子１５Ｂとを有するフリップフロップ回路１４ｉ
と、ベリファイ回路１６ｉとを含む。

【００７５】フリップフロップ回路１４ｉの反転入出力
端子１５Ｂの信号レベルは、入出力端子１５の信号レベ
ルと逆相である。フリップフロップ回路１４ｉの反転入
出力端子１５Ｂは、データ入出力線ＩＯおよびビット線
ＢＬそれぞれに、電気的に結合されている。このため、
フリップフロップ回路１４ｉはそれぞれ、メモリセルへ
の書き込みデータ情報、およびメモリセルからの読み出
しデータ情報をそれぞれ記憶することができる。

【００７６】ベリファイ回路１６ｉは、ｐチャネルＭＯ
ＳトランジスタＱｐ２、Ｑｐ３から構成される。ｐチャ
ネルＭＯＳトランジスタＱｐ２のゲートには、ノードＮ
ａｉの電位が供給され、ｐチャネルＭＯＳトランジスタ
Ｑｐ３のゲートには、ベリファイ信号ＶＲＦＹＢｉが供
給される。ベリファイ回路１６ｉは、ノードＮａｉ（ｉ
＝１、２、３）が“Ｌ”レベルのとき、ベリファイ信号
ＶＲＦＹＢｉが“Ｌ”レベルとなると、ノードＮｂｉに
電源電圧ＶＣＣを供給する。

【００７７】また、ノードＮｃｉとノードＮａｉとの間
に直列に接続されているｎチャネルＭＯＳトランジスタ
Ｑｎ１４は、トランスファゲート回路であり、トランス
ファゲート駆動信号ＲＶｉ（ｉ＝１、２、３）に従っ
て、ノードＮｃｉとノードＮｂｉとの電気的な接続を制
御する。トランスファゲート駆動信号ＲＶｉが“Ｈ”レ
ベルとなるとノードＮｃｉとノードＮｂｉは電気的に接
続される。

【００７８】また、図８（ｂ）に示すように、フリップ
フロップ回路１４ｉは、ｐチャネルＭＯＳトランジスタ
Ｑｐ４、Ｑｐ５、Ｑｐ６、Ｑｐ７と、ｎチャネルＭＯＳ
トランジスタＱｎ１５、Ｑｎ１６、Ｑｎ１７、Ｑｎ１８
により構成される。そして、データを書き込むときに
は、書き込みデータ情報をラッチ、また、データを読み
出すときには、ビット線の電位をセンスし、読み出しデ
ータ情報をラッチする。図９は、図８（ａ）および
（ｂ）に示すデータ制御回路を備えるＥＥＰＲＯＭの読
み出し動作と、書き込み動作の後に行われるベリファイ
読み出し動作とを示す動作波形図である。

【００７９】以下、図９に従って、第１の実施の形態に
係るＥＥＰＲＯＭの読み出し動作、およびベリファイ読
み出し動作を、制御ゲートＣＧ２が選択されている状態
を例にとり、説明する。

【００８０】まず、ビット線リセット信号ＲＥＳＥＴが
“Ｌ”レベルとされ、ビット線ＢＬがフローティングに
される。続いて、ビット線プリチャージ信号ＰＲＥが
“Ｌ”レベルとされ、ビット線ＢＬが電源電圧ＶＣＣに
充電される。この後、ビット線プリチャージ信号ＰＲＥ
が“Ｈ”レベルとされ、ビット線ＢＬが再びフローティ
ングにされる。

【００８１】この後、通常の読み出し動作を行うときに
は、選択された制御ゲートＣＧ２に、読み出し電圧ＶＣ
ＧｉＲ（ｉ＝１、２、３）が印加される。読み出し電圧
ＶＣＧｉＲの一つの例は、図３に示されている。非選択
の制御ゲートＣＧ１、ＣＧ３、ＣＧ４、選択ゲートＳＧ
１、ＳＧ２にはそれぞれ、電圧ＶＣＣが印加される。ま
た、ベリファイ読み出し動作を行うときには、選択され
た制御ゲートＣＧ２に、ベリファイ読み出し電圧ＶＣＧ
ｉＶ（ｉ＝１、２、３）が印加される。ベリファイ読み
出し電圧ＶＣＧｉＶの一つの例は、読み出し電圧ＶＣＧ
ｉＲと同様に、図３に示されている。ベリファイ読み出
し動作を行うときにもまた、非選択の制御ゲートＣＧ
１、ＣＧ３、ＣＧ４、選択ゲートＳＧ１、ＳＧ２にはそ
れぞれ、電圧ＶＣＣが印加される。

【００８２】このような通常の読み出し、およびベリフ
ァイ読み出しにおいて、メモリセルトランジスタＭ２の
しきい値が、読み出し電圧ＶＣＧｉＲ以下、またはベリ
ファイ読み出し電圧ＶＣＧｉＶ以下の場合は、ビット線
ＢＬの電位は“Ｌ”レベルになる。一方、メモリセルト
ランジスタＭ２のしきい値が、読み出し電圧ＶＣＧｉＲ
以上、またはベリファイ読み出しＶＣＧｉＶ以上の場合
は、ビット線の電位は“Ｈ”レベルになる。

【００８３】この後、ベリファイ読み出し動作のときに
は、ベリファイ信号ＶＲＦＹＢｉが“Ｌ”レベルとさ
れ、ノードＮａｉが“Ｌ”レベルである場合にのみ、ビ
ット線ＢＬの電位は、メモリセルトランジスタＭ２の状
態にかかわらず“Ｈ”レベルとなる。続いて、センスア
ンプ活性信号ＳＥＮｉが“Ｌ”レベル、ＳＥＮＢｉが
“Ｈ”レベル、ラッチ活性信号ＬＡＴｉが“Ｌ”レベ
ル、ＬＡＴＢｉが“Ｈ”レベルとされ、フリップフロッ
プ回路１４ｉが非活性化される。フリップフロップ回路
１４ｉが非活性になった後、トランスファゲート駆動信
号ＲＶｉが“Ｈ”レベルとされて、ノードＮｂｉとノー
ドＮｃｉとが電気的に接続される。ノードＮｂｉとノー
ドＮｃｉとが電気的に接続された後、センスアンプ活性
信号ＳＥＮｉを“Ｈ”レベル、ＳＥＮＢｉを“Ｌ”レベ
ルとし、フリップフロップ回路１４ｉを活性化する。フ
リップフロップ回路１４ｉが活性になり、かつビット線
ＢＬに接続されることで、ビット線ＢＬの電圧がセンス
される。さらにこの後、ラッチ活性信号ＬＡＴｉを
“Ｈ”レベル、ＬＡＴＢｉを“Ｌ”レベルにすること
で、センスされたビット線ＢＬの電圧（情報）が、フリ
ップフロップ回路１４ｉにラッチされる。

【００８４】このような動作を、データ制御回路１０-
1、１０-2、１０-3について繰り返すことで、データの
読み出し、および書き込まれたデータのベリファイ読み
出しがそれぞれ実行される。

【００８５】データ制御回路１０-1は、通常の読み出し
時に、メモリセルトランジスタＭに記憶されているデー
タが「“１”、あるいは“２”、あるいは“３”」であ
るか否かを検出し、また、ベリファイ読み出し時に、メ
モリセルトランジスタＭに書き込まれたデータが
「“１”の状態」に達したか否かを検出する。同様に、
データ制御回路１０-2は、通常の読み出し時に、メモリ
セルトランジスタＭに記憶されているデータが
「“２”、あるいは“３”」であるか否かを検出し、ま
た、ベリファイ読み出し時に、メモリセルトランジスタ
Ｍに書き込まれたデータが「“２”の状態」に達したか
否かを検出する。さらに、データ制御回路１０-3は、通
常の読み出し時に、メモリセルトランジスタＭに記憶さ
れているデータが「“３”」であるか否かを検出し、ま
た、ベリファイ読み出し時に、メモリセルトランジスタ
Ｍに書き込まれたデータが「“３”の状態」に達したか
否かを検出する。次に、データ制御回路１０の具体的な
回路の、他の例を説明する。

【００８６】図１０は、この発明の第１の実施の形態に
係る半導体記憶装置が有するデータ制御回路１０の他の
例を示す図で、（ａ）図はデータ制御回路の構成を示す
構成図、（ｂ）図は（ａ）図に示すフリップフロップ回
路の回路図である。

【００８７】図１０（ａ）に示すように、データ制御回
路１０^*ｉ（ｉ＝１，２，３）は、ノードＮａｉに接続
される入出力端子１５と、ノードＮｃｉに接続される反
転入出力端子１５Ｂとを有するフリップフロップ回路１
４^*ｉと、ビット線ＢＬのデータのフリップフロップ回
路１４^*ｉへの伝達を制御するデータ伝達制御回路１７
ｉ（ｉ＝１，２，３）とを含む。

【００８８】フリップフロップ回路１４^*ｉの反転入出
力端子１５Ｂの信号レベルは、入出力端子１５の信号レ
ベルと逆相である。フリップフロップ回路１４^*ｉの入
出力端子１５は伝達制御回路１７ｉに接続され、反転入
出力端子１５Ｂはデータ入出力線ＩＯに接続されてい
る。このため、フリップフロップ回路１４^*ｉはそれぞ
れ、図８（ａ）および（ｂ）に示されたフリップフロッ
プ回路１４ｉと同様に、メモリセルへの書き込みデータ
情報、およびメモリセルからの読み出しデータ情報をそ
れぞれ記憶することができる。

【００８９】データ伝達制御回路１７ｉは、電源電位Ｖ
ＣＣと接地電位ＶＳＳとの間に直列に接続されたｐチャ
ネルＭＯＳトランジスタＱｐ８、ｎチャネルＭＯＳトラ
ンジスタＱｎ１９、Ｑｎ２０から構成される。ｐチャネ
ルＭＯＳトランジスタＱｐ８は、信号ＬＴＲＳＴｉが
“Ｌ”レベルとされたとき、ノードＮａｉを“Ｈ”レベ
ルにリセットする。また、ｎチャネルＭＯＳトランジス
タＱｎ１９、Ｑｎ２０はノードＮｂｉの電位が“Ｈ”レ
ベルであり、かつ信号ＤＴＣｉが“Ｈ”レベルとされた
とき、ノードＮａｉを“Ｌ”レベルにする。

【００９０】また、図１０（ｂ）に示すように、フリッ
プフロップ回路１４^*ｉは、ＣＭＯＳ型インバータＩ２
の出力をＣＭＯＳ型インバータＩ３の入力に接続し、Ｃ
ＭＯＳ型インバータＩ３の出力をＣＭＯＳ型インバータ
Ｉ２の入力に接続したクロスカップル型ラッチ回路から
構成される。

【００９１】図１１は、図１０（ａ）および（ｂ）に示
すデータ制御回路を備えるＥＥＰＲＯＭの読み出し動作
と、書き込み動作の後に行われるベリファイ読み出し動
作とを示す動作波形図である。

【００９２】以下、図１１に従って、第１の実施の形態
の変形例に係るＥＥＰＲＯＭの読み出し動作、およびベ
リファイ読み出し動作を、制御ゲートＣＧ２が選択され
ている状態を例にとり、説明する。

【００９３】まず、ビット線リセット信号ＲＥＳＥＴが
“Ｌ”レベルとされ、ビット線ＢＬがフローティングに
される。この後、通常の読み出しのときには、信号ＬＴ
ＲＳＴｉが“Ｌ”レベルとされて、ノードＮａｉが
“Ｈ”レベルにリセットされる。続いて、ビット線プリ
チャージ信号ＰＲＥが“Ｌ”レベルとされ、ビット線Ｂ
Ｌが電源電圧ＶＣＣに充電される。この後、ビット線プ
リチャージ信号ＰＲＥが“Ｈ”レベルとされ、ビット線
ＢＬが再びフローティングにされる。

【００９４】この後、通常の読み出し動作を行うときに
は、選択された制御ゲートＣＧ２に、読み出し電圧ＶＣ
ＧｉＲ（ｉ＝１、２、３）が印加される。読み出し電圧
ＶＣＧｉＲの一つの例は、図３に示されている。非選択
の制御ゲートＣＧ１、ＣＧ３、ＣＧ４、選択ゲートＳＧ
１、ＳＧ２にはそれぞれ、電圧ＶＣＣが印加される。ま
た、ベリファイ読み出し動作を行うときには、選択され
た制御ゲートＣＧ２に、ベリファイ読み出し電圧ＶＣＧ
ｉＶ（ｉ＝１、２、３）が印加される。ベリファイ読み
出し電圧ＶＣＧｉＶの一つの例は、読み出し電圧ＶＣＧ
ｉＲと同様に、図３に示されている。ベリファイ読み出
し動作を行うときにもまた、非選択の制御ゲートＣＧ
１、ＣＧ３、ＣＧ４、選択ゲートＳＧ１、ＳＧ２にはそ
れぞれ、電圧ＶＣＣが印加される。

【００９５】このような通常の読み出し、およびベリフ
ァイ読み出しにおいて、メモリセルトランジスタＭ２の
しきい値が、読み出し電圧ＶＣＧｉＲ以下、またはベリ
ファイ読み出し電圧ＶＣＧｉＶ以下の場合は、ビット線
ＢＬの電位は“Ｌ”レベルになる。一方、メモリセルト
ランジスタＭ２のしきい値が、読み出し電圧ＶＣＧｉＲ
以上、またはベリファイ読み出しＶＣＧｉＶ以上の場合
は、ビット線の電位は“Ｈ”レベルになる。

【００９６】この後、ベリファイ読み出し動作のときに
は、信号ＤＴＣｉが“Ｈ”となり、かつビット線ＢＬの
電位が“Ｈ”レベルである場合にのみ、ｎチャネルＭＯ
ＳトランジスタＱｎ１９が“オン”しているため、ノー
ドＮａｉの電位は、“Ｌ”レベルにされる。ビット線Ｂ
Ｌの電位が“Ｌ”レベルの場合は、ｎチャネルＭＯＳト
ランジスタＱｎ１９が“オフ”しているため、ノードＮ
ａｉの電位は変わらない。

【００９７】このような動作を、データ制御回路１０^*
-1、１０^*-2、１０^*-3について繰り返すことで、デー
タの読み出し、および書き込まれたデータのベリファイ
読み出しがそれぞれ実行される。データ制御回路１０^*
-1は、通常の読み出し時に、メモリセルトランジスタＭ
に記憶されているデータが「“１”、あるいは“２”、
あるいは“３”」であるか否かを検出し、また、ベリフ
ァイ読み出し時に、メモリセルトランジスタＭに書き込
まれたデータが「“１”の状態」に達したか否かを検出
する。同様に、データ制御回路１０^*-2は、通常の読み
出し時に、メモリセルトランジスタＭに記憶されている
データが「“２”、あるいは“３”」であるか否かを検
出し、また、ベリファイ読み出し時に、メモリセルトラ
ンジスタＭに書き込まれたデータが「“２”の状態」に
達したか否かを検出する。さらに、データ制御回路１０
^*-3は、通常の読み出し時に、メモリセルトランジスタ
Ｍに記憶されているデータが「“３”」であるか否かを
検出し、また、ベリファイ読み出し時に、メモリセルト
ランジスタＭに書き込まれたデータが「“３”の状態」
に達したか否かを検出する。

【００９８】図４に示したデータ制御回路１０が、図８
に示された回路、および図１０に示された回路のいずれ
で構成されていても、書き込み動作とベリファイ読み出
し動作を繰り返していくと、４値のデータがメモリセル
トランジスタＭに書き込める。“ページ”を構成するメ
モリセルの全てについてデータの書き込みが完了する
と、全てのデータ回路６-0〜６-mの書き込みデータは、
全て“０”となる。これは、ベリファイ読み出しの結
果、書き込みが成功したことが確認されると、書き込み
データが、図１２に示すように変更されるからである。

【００９９】図１２は、データ回路６の書き込みデータ
の変更の様子を示す図である。

【０１００】よって、全てのデータ回路６-0〜６-mの書
き込みデータを検出して、検出した結果、全て“０”レ
ベルであれば、データの書き込み動作は終了される。

【０１０１】図１３は、データ回路６の書き込みデータ
を検知して、データの書き込み動作が終了したか否かを
検出するデータ書き込み終了検知回路の回路図である。

【０１０２】図１３に示すように、データ書き込み終了
検知回路１８は、各データ回路３ごとに設けられてい
る。検知回路１８-1〜１８-mはそれぞれ、データ回路６
-0〜６-mの書き込みデータを検出し、全て“０”レベル
である場合は、データ書き込み終了信号を出力する。

【０１０３】検知回路１８-1〜１８-mそれぞれ、ｎチャ
ネルＭＯＳトランジスタＱｎ１００〜１０５で構成され
る。ｎチャネルＭＯＳトランジスタＱｎ１００とＱｎ１
０１は、データ制御回路１０-1のノードＮａ１が“Ｌ”
レベルであるか否かを検出する。ｎチャネルＭＯＳトラ
ンジスタＱｎ１０２とＱｎ１０３は、データ制御回路１
０-2のノードＮａ２が“Ｌ”レベルであるか否かを検出
する。ｎチャネルＭＯＳトランジスタＱｎ１０４とＱｎ
１０５は、データ制御回路１０-3のノードＮａ３が
“Ｌ”レベルであるか否かを検出する。信号ＰＣＨＫ
１、ＰＣＨＫ２、ＰＣＨＫ３が全て“Ｈ”とされ、信号
線ＰＥＮＤ１、ＰＥＮＤ２、ＰＥＮＤ３が全て接地電位
ＶＳＳに、電気的に接続されていなければ、データ書き
込み終了信号が出力され、データの書き込みは終了され
る。ここでは、信号ＰＣＨＫ１、ＰＣＨＫ２、ＰＣＨＫ
３を別々にしたが、共通の信号でも良い。また、信号線
ＰＥＮＤ１、ＰＥＮＤ２、ＰＥＮＤ３を別々にしたが、
共通の信号線でも良い。

【０１０４】次に、この発明の第２の実施の形態に係る
多値記憶式ＥＥＰＲＯＭについて説明する。なお、この
説明は、第１の実施の形態に係るＥＥＰＲＯＭと同一の
部分については、同一の参照符号を付し、異なる部分を
中心に行うことにする。

【０１０５】図１４は、この発明の第２の実施の形態に
係る多値記憶式ＥＥＰＲＯＭが備えるデータ回路の構成
を示す構成図である。

【０１０６】第２の実施の形態に係るＥＥＰＲＯＭと第
１の実施の形態に係るＥＥＰＲＯＭとの第１の相違点
は、データ回路６に含まれているデータ制御回路１０-1
〜１０-3を、ビット線ＢＬの両端に分散させて配置した
ことである。

【０１０７】また、第２の相違点は、ビット線書き込み
電圧制御回路１１のうち、０Ｖのビット線書き込み制御
電圧ＶＢＬ３を出力する回路を省略し、データ制御回路
１０-3に含まれているフリップフロップ回路の“Ｌ”レ
ベルの出力（０Ｖ）を、電圧ＶＢＬ３に利用したことで
ある。

【０１０８】さらに、第３の相違点は、データ制御回路
１０-3に含まれているフリップフロップ回路の“Ｈ”レ
ベルの出力（ＶＣＣ＝３Ｖ）を、データ“０”を書き込
むためのビット線書き込み制御電圧ＶＢＬに利用したこ
とである。

【０１０９】なお、図１４に示すデータ制御回路１０-1
〜１０-3の回路は、例えば図８（ａ）および（ｂ）に示
したデータ制御回路１０-1〜１０-3の回路と同じであ
る。

【０１１０】図１５は、図１４に示すデータ回路を備え
るＥＥＰＲＯＭの書き込み動作を示す動作波形図であ
る。

【０１１１】以下、図１５に従って、制御ゲートＣＧ２
が選択されている状態を例にとり、第２の実施の形態に
係るＥＥＰＲＯＭの書き込み動作を説明する。

【０１１２】まず、ビット線リセット信号ＲＥＳＥＴが
“Ｌ”レベルとされ、ビット線ＢＬはフローティングに
される。続いて、トランスファゲート駆動信号ＲＶ３が
“Ｈ”レベル、ベリファイ信号ＶＲＦＹＢ３が“Ｌ”レ
ベルにされる。データ“０”、またはデータ“１”、ま
たはデータ“２”を書き込むときにはそれぞれ、フリッ
プフロップ回路１４-3から“Ｈ”レベルの出力がビット
線ＢＬに供給される。そして、ビット線ＢＬは、ビット
線書き込み制御電圧ＶＢＬの１つである電圧ＶＣＣに充
電される。一方、データ“３”を書き込むときには、フ
リップフロップ回路１４-3から“Ｌ”レベルの出力がビ
ット線ＢＬに供給される。そして、ビット線ＢＬは、ビ
ット線書き込み制御電圧ＶＢＬの他の１つである０Ｖに
なる。続いて、トランスファゲート駆動信号ＲＶ３が
“Ｌ”レベル、ベリファイ信号ＶＲＦＹＢ３が“Ｌ”レ
ベルにされると、ビット線ＢＬは、再びフローティング
にされる。

【０１１３】この後、書き込み制御信号ＰＲＯ１、ＰＲ
Ｏ２がそれぞれ、“Ｈ”レベルとされる。そして、デー
タ“１”を書き込むときには、ｎチャネルトランジスタ
Ｑｎ５がオン、Ｑｎ７がオフするので、ビット線ＢＬの
電圧は２Ｖ（ＶＢＬ１）となる。同様に、データ“２”
を書き込むときには、ｎチャネルトランジスタＱｎ５が
オフ、Ｑｎ７がオンするので、ビット線ＢＬの電圧は１
Ｖ（ＶＢＬ２）となる。また、データ“３”を書き込む
ときには、ｎチャネルトランジスタＱｎ５、Ｑｎ７がと
もにオフするので、ビット線ＢＬの電圧は変化せず、０
Ｖのままである。同様に、データ“０”を書き込むとき
には、ｎチャネルトランジスタＱｎ５、Ｑｎ７がともに
オフするので、ビット線ＢＬの電圧は変化せず、電圧Ｖ
ＣＣのままである。

【０１１４】続いて、選択されたブロックの選択ゲート
ＳＧ１が電源電圧ＶＣＣに、非選択の制御ゲートＣＧ
１、ＣＧ３、ＣＧ４が制御ゲート書き込み制御電圧ＶＭ
（例えば１０Ｖ）に、選択された制御ゲートＣＧ２が制
御ゲート書き込み電圧ＶＰＰ（例えば１８Ｖ）に、選択
ゲートＳＧ２が０Ｖにされて書き込みが行われる。

【０１１５】また、読みだし動作、書き込み動作の後に
行われるベリファイ読み出し動作はそれぞれ、図９、も
しくは図１１に示す動作により、行われる。

【０１１６】このように、第２の実施の形態に係るＥＥ
ＰＲＯＭでは、データ“０”の書き込むためのビット線
書き込み制御電圧ＶＢＬをフリップフロップ回路１４-3
の“Ｈ”レベルの出力を利用して、あらかじめビット線
ＢＬを電圧ＶＣＣに充電しておく。同様に、データ
“３”の書き込むためのビット線書き込み制御電圧ＶＢ
Ｌをフリップフロップ回路１４-3の“Ｌ”レベルの出力
を利用して、あらかじめビット線ＢＬを放電しておく。
この後、ビット線ＢＬの電圧を、書き込みデータに応じ
た電圧とする前に、充電、または放電されたビット線Ｂ
Ｌをフローティングとし、ビット線ＢＬの電位を充電状
態、または放電状態のままとする。充電状態のビット線
ＢＬの電位は、そのまま、データ“０”を書き込むとき
のビット線書き込み制御電圧に利用する。同様に放電状
態のビット線ＢＬの電位は、そのまま、データ“３”を
書き込むときのビット線書き込み制御電圧に利用する。
したがって、第２の実施の形態でも、第１の実施の形態
と同様に、ビット線ＢＬの電圧を、データ“０”の書き
込みに応じた電圧とするための回路を省略することがで
きる。さらに第２の実施の形態では、ビット線ＢＬの電
圧を、データ“３”の書き込みに応じた電圧とするため
の回路をも省略することができる。

【０１１７】よって、この第２の実施の形態でも、第１
の実施の形態と同様に、回路の面積が大きくなる、とい
う事情を解消でき、「集積度の向上」という技術的な要
求を満足することができる。

【０１１８】なお、第２の実施の形態に係るＥＥＰＲＯ
Ｍにおいても、第１の実施の形態に係るＥＥＲＯＭと同
じような変形が可能である。

【０１１９】例えばビット線書き込み制御電圧ＶＢＬ
１、ＶＢＬ２をそれぞれ、２Ｖ、１Ｖとそれぞれした
が、共に０Ｖとしても良い。

【０１２０】次に、この発明の第３の実施の形態に係る
多値記憶式ＥＥＰＲＯＭについて説明する。

【０１２１】図１６は、この発明の第３の実施の形態に
係る多値記憶式ＥＥＰＲＯＭの構成を示す構成図であ
る。

【０１２２】図１６に示すように、第３の実施の形態に
係るＥＥＰＲＯＭは、図１に示されるような構成を持つ
ＥＥＰＲＯＭと異なり、オープンビット型と呼ばれる構
成を有している。オープンビット型の構成では、基本的
にメモリセルがマトリクス状に配置されて構成されるメ
モリセルアレイ１Ａ、１Ｂそれぞれに対して設けられた
ロウ系回路２Ａ、２Ｂと、メモリセルアレイ１Ａ、１Ｂ
それぞれで共通に使用されるカラム系回路３^**とを有し
ている。ロウ系回路２Ａ、２Ｂには、アドレスバッファ
４から出力されたアドレス信号を受け、受けたアドレス
信号に基いて、メモリセルアレイのロウを選択するロウ
デコーダと、ロウデコーダの出力に基いて、メモリセル
アレイのワード線を駆動するワード線駆動回路が含まれ
ている。この実施の形態に係るようなＮＡＮＤ型ＥＥＰ
ＲＯＭの場合、ワード線は、選択ゲートおよび制御ゲー
トを指す。そして、ワード線駆動回路は、制御ゲート／
選択ゲート駆動回路と読み替えられる。

【０１２３】また、メモリセルアレイ１Ａ、１Ｂそれぞ
れで共通に使用されるカラム系回路３^**には、アドレス
バッファ４から出力されたアドレス信号を受け、受けた
アドレス信号に基いて、メモリセルアレイのカラムを選
択するカラムデコーダと、カラムデコーダの出力に基い
て、メモリセルアレイのカラムを選択するカラム選択線
を駆動するカラム選択線駆動回路とが含まれている。さ
らに、カラム系回路３^**には、メモリセルへの書き込み
データを一時的に保持したり、メモリセルのデータを読
み出したりするためのビット線制御回路（データ回路）
が含まれている。データ回路は、データ入出力回路（デ
ータ入出力バッファ）５に接続されている。データ回路
は、データを書き込むとき、データ入出力バッファ５か
ら書き込みデータを受け、受けた書き込みデータをメモ
リセルへ入力する。一方、データ回路は、データを読み
出すとき、メモリセルから読み出しデータを受け、受け
た読み出しデータをデータ入出力バッファ５へと出力す
る。データ入出力バッファ５は、データ入出力制御を行
うもので、ＥＥＰＲＯＭの外部から入力された書き込み
データをメモリコアへ導いたり、メモリコアから読み出
された読み出しデータを、ＥＥＰＲＯＭの外部へ出力し
たりする。さらにデータ入出力バッファ５は、ＥＥＰＲ
ＯＭの外部とメモリコアとのインターフェース回路とし
ての機能を持つ。インターフェース回路機能の一つの例
は、メモリコアから読み出されてきた２つの３値データ
から、３ビットのデータにエンコードして外部に出力す
る機能や、ＥＥＰＲＯＭの外部から３ビットで入力され
たデータを、２つの３値データにデコードして、メモリ
コアに導く機能を有している。また、以下の説明では、
インターフェース回路機能の他の例が説明される。

【０１２４】図１７は、図１６に示すメモリセルアレイ
１Ａ、１Ｂ、およびカラム系回路３の構成を示す構成図
である。

【０１２５】図１７に示すように、メモリセルアレイ１
Ａ、１Ｂにはそれぞれ、メモリセルＭＣがマトリクス状
に配置されている。この実施の形態に係るＥＥＰＲＯＭ
では、１つのセルＭＣが、互いに直列に接続された複数
のメモリセルトランジスタを含み、ＮＡＮＤ型のセルＭ
Ｃを構成している。セルＭＣの一端は、選択トランジス
タＳ１を介してビット線ＢＬに接続され、その他端は、
選択トランジスタＳ２を介して、ソース線ＶＳに接続さ
れる。制御ゲートＣＧを共有するメモリセルトランジス
タのグループは、“ページ”と呼ばれる単位を形成す
る。データの書き込みおよび読み出しは、“ページ”で
同時に行われる。また、４本の制御ゲートＣＧ１〜ＣＧ
４に接続されるメモリセルトランジスタのグループは、
“ブロック”と呼ばれる単位を形成する。“ページ”、
および“ブロック”はそれぞれ、制御ゲート／選択ゲー
ト駆動回路によって選択される。データ回路６^**-0〜６
^**-mはそれぞれ、ビット線ＢＬａ０〜ＢＬａｍ、ＢＬｂ
０〜ＢＬｂｍ、と、データ入出力線ＩＯとの間に接続さ
れている。データ回路６^**-0〜６^**-mは、メモリセルへ
の書き込みデータを一時的に記憶する機能、並びにメモ
リセルからの読み出しデータをセンスおよび一時的に記
憶する機能を有している。

【０１２６】図１８は、ＥＥＰＲＯＭが３値記憶式であ
るときの、メモリセルトランジスタのしきい値電圧と、
３つの書き込み状態（３値データ“０”、“１”、
“２”、）との関係を示す図である。

【０１２７】ＥＥＰＲＯＭを３値記憶式とするときに
は、１つのメモリセルトランジスタに、３つの書き込み
状態を設ける。３つの書き込み状態はそれぞれ、メモリ
セルトランジスタＭのしきい値電圧により、互いに区別
される。

【０１２８】図１８に示すように、電源電圧ＶＣＣが３
ＶであるＥＥＰＲＯＭでは、データ“０”の状態は、デ
ータ消去後の状態と同じとし、例えば負のしきい値を持
たせる。また、データ“１”の状態には、例えば０．５
Ｖから０．８Ｖの間のしきい値を持たせる。データ
“２”の状態には、例えば２．０Ｖから２．３Ｖの間の
しきい値を持たせる。

【０１２９】メモリセルトランジスタからデータを読み
出すときには、制御ゲートＣＧに、３つの読み出し電圧
ＶＣＧ１Ｒ〜ＶＣＧ２Ｒを順次印加する。

【０１３０】まず、制御ゲートＣＧに、読み出し電圧Ｖ
ＣＧ１Ｒを印加する。このとき、メモリセルトランジス
タが「ＯＮ」するか「ＯＦＦ」するかで、記憶されてい
るデータが「“０”」か、「“１”、“２”」かが検出
される。続けて、読み出し電圧ＶＣＧ２Ｒを印加する。
これにより、記憶されているデータが「“１”」か、
「“２”」かが検出される。読み出し電圧ＶＣＧ１Ｒ、
ＶＣＧ２Ｒの一つの例は、それぞれ０Ｖ、１．５Ｖであ
る。

【０１３１】また、図１８に示す電圧ＶＣＧ１Ｖ、ＶＣ
Ｇ２Ｖは、ベリファイ読み出し電圧と呼ばれるもので、
データが十分に書き込まれたか否かをチェックするとき
（ベリファイ動作）に使用される読み出し電圧である。
ベリファイ読み出し電圧は、データを書き込んだ後に制
御ゲートＣＧに印加される。ベリファイ読み出し電圧が
制御ゲートＣＧに印加されたとき、メモリセルトランジ
スタが「ＯＮ」するか「ＯＦＦ」するかで、メモリセル
トランジスタのしきい値が、書き込まれたデータに応じ
た範囲までシフトされているか否かを知ることができ
る。これを利用して、十分な書き込みが行われたか否か
がチェックされる。ベリファイ読み出し電圧ＶＣＧ１
Ｖ、ＶＣＧ２Ｖの一つの例は、それぞれ０．５Ｖ、２．
５Ｖである。図１９は、図１７に示すデータ回路６^**の
構成を示す構成図である。

【０１３２】図１９に示すように、データ回路６^**は、
ビット線ＢＬａにトランスファゲート回路７Ａを介して
接続され、ビット線ＢＬｂにトランスファゲート回路７
Ｂを介して接続される。トランスファゲート回路７Ａ
は、ｎチャネルＭＯＳトランジスタＱｎ３６により構成
され、トランスファゲート駆動信号ＢＬＣＡによってデ
ータ回路６^**とビット線ＢＬａとの接続を制御する。ト
ランスファゲート回路７Ｂは、ｎチャネルＭＯＳトラン
ジスタＱｎ３７により構成され、トランスファゲート駆
動信号ＢＬＣＡによってデータ回路６^**とビット線ＢＬ
ｂとの接続を制御する。データ回路６^**は、ビット線Ｂ
Ｌａをプリチャージするためのビット線プリチャージ回
路８Ａと、ビット線ＢＬｂをプリチャージするためのビ
ット線プリチャージ回路８Ｂと、書き込みデータ、およ
び読み出しデータを記憶する機能を有するデータ制御回
路１０^**と、データ制御回路１０^**とデータ入出力線Ｉ
Ｏとを接続するためのカラムゲート回路１２と、データ
入出力線ＩＯＡに接続されるデータ制御回路１０^**のノ
ードＮ３と、データ入出力線ＩＯＢに接続されるデータ
制御回路１０^**のノードＮ４とをイコライズするイコラ
イズ回路２１-1と、データ入出力線ＩＯＣに接続される
データ制御回路１０^**のノードＮ５と、データ入出力線
ＩＯＤに接続されるデータ制御回路１０^**のノードＮ６
とをイコライズするイコライズ回路２１-2とを含んでい
る。

【０１３３】ビット線プリチャージ回路８Ａは、ｎチャ
ネルＭＯＳトランジスタＱｎ３８により構成される。同
様に、ビット線プリチャージ回路８Ｂは、ｎチャネルＭ
ＯＳトランジスタＱｎ３９により構成される。ＭＯＳト
ランジスタＱｎ３８は、ビット線プリチャージ信号ＰＲ
ＥＡに従って、ビット線ＢＬａを電圧ＶＡに充電する。
同様に、ＭＯＳトランジスタＱｎ３９は、ビット線プリ
チャージ信号ＰＲＥＢに従って、ビット線ＢＬｂを電圧
ＶＢに充電する。

【０１３４】カラムゲート回路１２は、ｎチャネル型Ｍ
ＯＳトランジスタＱｎ２８、Ｑｎ２９、Ｑｎ３０、Ｑｎ
３１により構成されている。ＭＯＳトランジスタＱｎ２
８、Ｑｎ２９、Ｑｎ３０、Ｑｎ３１は、カラムデコーダ
１３の出力ＣＳＬによって、データ回路６^**とデータ入
出力線ＩＯＡ〜ＩＯＤとの接続を制御する。データ入出
力線ＩＯＡの一端は、ｎチャネルＭＯＳトランジスタＱ
ｎ２８を介してノードＮ３に接続され、データ入出力線
ＩＯＢの一端は、ｎチャネルＭＯＳトランジスタＱｎ２
９を介してノードＮ４に接続され、データ入出力線ＩＯ
Ｃの一端は、ｎチャネルＭＯＳトランジスタＱｎ３０を
介してノードＮ５に接続され、データ入出力線ＩＯＤの
一端は、ｎチャネルＭＯＳトランジスタＱｎ３１を介し
てノードＮ６に接続される。データ入出力線ＩＯＡ〜Ｉ
ＯＤそれぞれの他端は、図１６に示されたデータ入出力
バッファ５に接続される。

【０１３５】カラムデコーダ１３によって選ばれたデー
タ回路６^**では、データ制御回路１０^**と、データ入出
力線ＩＯＡ〜ＩＯＤとが互いに接続される。これによ
り、書き込みデータを、データ入出力線ＩＯＡ〜ＩＯＤ
からデータ制御回路１０^**へ入力できるようになる。

【０１３６】図２３は、データを書き込むときの書き込
みデータと、データ入出力線ＩＯＡ〜ＩＯＤの電位レベ
ルとの関係を示す図である。

【０１３７】同様に、読み出しデータを、データ制御回
路１０^**からデータ入出力線ＩＯＡ〜ＩＯＤへ出力でき
るようになる。

【０１３８】図２４は、データを読み出すときの読み出
しデータと、データ入出力線ＩＯＡ〜ＩＯＤの電位レベ
ルとの関係を示す図である。

【０１３９】イコライズ回路２１-1は、ｎチャネルＭＯ
ＳトランジスタＱｎ４０により構成され、イコライズ信
号ＥＣＨ１に応答してノードＮ３とノードＮ４とをイコ
ライズする。同様に、イコライズ回路２１-2は、ｎチャ
ネルＭＯＳトランジスタＱｎ４３により構成され、イコ
ライズ信号ＥＣＨ２に応答してノードＮ５とノードＮ６
とをイコライズする。

【０１４０】この第３の実施の形態に係るＥＥＰＲＯＭ
では、ビット線プリチャージ回路８Ａ、８Ｂがそれぞ
れ、ビット線書き込み電圧制御回路の一つとして位置づ
けられていて、ビット線プリチャージ回路８Ａがビット
線ＢＬａに与える電圧ＶＡは、ビット線書き込み制御電
圧ＶＢＬの一つとして使用される。同様に、ビット線プ
リチャージ回路８Ｂがビット線ＢＬｂに与える電圧ＶＢ
は、ビット線書き込み制御電圧ＶＢＬの一つとして使用
される。

【０１４１】次に、データ制御回路１０^**の具体的な回
路の、一つの例を説明する。

【０１４２】図２０は、この発明の第３の実施の形態に
係る半導体記憶装置が有するデータ制御回路１０^**の構
成を示す構成図、図２１は、図２０に示す第１フリップ
フロップ回路の回路図、図２２は、図２０に示す第２フ
リップフロップ回路の回路図である。

【０１４３】図２０に示すように、データ制御回路１０
^**は、ノードＮ３に接続される入出力端子と、ノードＮ
４に接続される反転入出力端子とを有する第１フリップ
フロップ回路１４^**-1と、ノードＮ５に接続される入出
力端子と、ノードＮ６に接続される反転入出力端子とを
有する第２フリップフロップ回路１４^**-2と、ベリファ
イ回路１６^**とを含む。

【０１４４】また、図２１に示すように、第１フリップ
フロップ回路１４^**-1は、ｎチャネルＭＯＳトランジス
タＱｎ２２、Ｑｎ２３、Ｑｎ２４と、ｐチャネルＭＯＳ
トランジスタＱｐ９、Ｑｐ１０、Ｑｐ１１とにより構成
される。また、図２２に示すように、第２フリップフロ
ップ回路１４^**-2は、ｎチャネルＭＯＳトランジスタＱ
ｎ２５、Ｑｎ２６、Ｑｎ２７と、ｐチャネルＭＯＳトラ
ンジスタＱｐ１２、Ｑｐ１３、Ｑｐ１４により構成され
る。第１フリップフロップ回路１４^**-1、第２フリップ
フロップ回路１４^**-2はそれぞれ、データを書き込むと
き、書き込みデータ情報をラッチし、データを読み出す
とき、ビット線ＢＬａ、あるいはＢＬｂの電位をセンス
し、読み出しデータ情報をラッチする。

【０１４５】第１フリップフロップ回路１４^**-1は、書
き込みデータ情報として、メモリセルトランジスタにデ
ータ「“０”を書き込むか、“１”または“２”を書き
込むか」を、ラッチする。また、読み出しデータ情報と
して、メモリセルトランジスタがデータ「“０”を保持
しているか、“１”または“２”を保持しているか」
を、センスしラッチする。

【０１４６】第２フリップフロップ回路１４^**-2は、書
き込みデータ情報として、メモリセルトランジスタにデ
ータ「“２”を書き込むか、“１”または“０”を書き
込むか」をラッチする。また、読み出しデータ情報とし
て、メモリセルトランジスタがデータ「“２”を保持し
ているか、“１”または“０”を保持しているか」を、
センスしラッチする。

【０１４７】ｎチャネルＭＯＳトランジスタＱｎ３２、
Ｑｎ３３、Ｑｎ３４、Ｑｎ３５はそれぞれ、トランスフ
ァゲート回路を構成する。ＭＯＳトランジスタＱｎ３２
は、トランスファゲート駆動信号ＲＶ１Ａが“Ｈ”レベ
ルとされたとき、第１フリップフロップ回路１４^**-1の
ノードＮ３を、ノードＮ１に接続されたＭＯＳキャパシ
タＱｄ１に接続する。ＭＯＳトランジスタＱｎ３３は、
トランスファゲート駆動信号ＲＶ２Ａが“Ｈ”レベルと
されたとき、第２フリップフロップ回路１４^**-2のノー
ドＮ５を、ＭＯＳキャパシタＱｄ１に接続する。ＭＯＳ
トランジスタＱｎ３４は、トランスファゲート駆動信号
ＲＶ１Ｂが“Ｈ”レベルとされたとき、第１フリップフ
ロップ回路１４^**-1のノードＮ４を、ノードＮ２に接続
されたＭＯＳキャパシタＱｄ２に接続する。ＭＯＳトラ
ンジスタＱｎ３５は、トランスファゲート駆動信号ＲＶ
２Ｂが“Ｈ”レベルとされたとき、第２フリップフロッ
プ回路１４^**-2のノードＮ６を、ＭＯＳキャパシタＱｄ
２に接続する。ＭＯＳキャパシタＱｄ１、Ｑｄ２はそれ
ぞれ、デプレッション型のｎチャネルＭＯＳトランジス
タで構成され、その容量は、ビット線容量よりも十分に
小さくされる。

【０１４８】ベリファイ回路１６^**は、ｐチャネルＭＯ
ＳトランジスタＱｐ１２、Ｑｐ１３、Ｑｐ１４、Ｑｐ１
５により構成される。

【０１４９】ベリファイ回路１６^**を構成するＭＯＳト
ランジスタＱｐ１４は、活性化信号ＶＲＦＹＢＡが
“Ｌ”レベルとなったときに導通する。ＭＯＳトランジ
スタＱｐ１５は、第１フリップフロップ回路１４^**-1の
ノードＮ４が“Ｌ”レベルとなったときに導通する。Ｍ
ＯＳトランジスタＱｐ１４、Ｑｐ１５の双方がともに導
通したとき、ＭＯＳキャパシタＱｄ１のゲート、つまり
ノードＮ１には、電圧ＶＣＣが供給される。ベリファイ
回路１６^**を構成するＭＯＳトランジスタＱｐ１２は、
活性化信号ＶＲＦＹＢＢが“Ｌ”レベルとなったときに
導通する。ＭＯＳトランジスタＱｐ１３は、第１フリッ
プフロップ回路１４^**-1のノードＮ３が“Ｌ”レベルと
なったときに導通する。ＭＯＳトランジスタＱｐ１２、
Ｑｐ１３の双方がともに導通したとき、ＭＯＳキャパシ
タＱｄ２のゲート、つまりノードＮ２には、電圧ＶＣＣ
が供給される。

【０１５０】また、図１９に示したＭＯＳトランジスタ
Ｑｎ３８が導通したとき、ＭＯＳキャパシタＱｄ１のゲ
ートには電圧ＶＡが供給され、ＭＯＳキャパシタＱｄ１
が充電される。同様に、図１９に示したＭＯＳトランジ
スタＱｎ３９が導通したとき、ＭＯＳキャパシタＱｄ２
のゲートには電圧ＶＢが供給され、ＭＯＳキャパシタＱ
ｄ２が充電される。

【０１５１】このように、ＭＯＳトランジスタＱｎ３
８、Ｑｎ３９で構成されるビット線プリチャージ回路８
Ａ、８Ｂは、ビット線書き込み電圧制御回路を兼ねる。

【０１５２】また、ＭＯＳキャパシタＱｄ１、Ｑｄ２の
ゲート電位を変更させるベリファイ回路１６^**も、ビッ
ト線書き込み電圧制御回路を兼ねた回路である。

【０１５３】さらに、第２フリップフロップ回路１４^**
-2、ＭＯＳトランジスタＱｎ３３により構成されるトラ
ンスファゲート回路、およびＭＯＳトランジスタＱｎ３
５により構成されるトランスファゲート回路も、ＭＯＳ
キャパシタＱｄ１、Ｑｄ２のゲート電位を変更させる。
よって、これらの回路も、ビット線書き込み電圧制御回
路を兼ねる。

【０１５４】次に、この発明の第３の実施の形態に係る
ＥＥＰＲＯＭの動作について説明する。この説明は、２
つのメモリセルアレイ１Ａ、１Ｂのうち、メモリセルア
レイ１Ａをアクセスし、制御ゲートＣＧ２Ａが選択され
ている場合を例に説明する。なお、メモリセルアレイ１
Ｂをアクセスしたときの動作については、メモリセルア
レイ１Ａをアクセスしたときの動作と同様である。

【０１５５】図２５は、この発明の第３の実施の形態に
係るＥＥＰＲＯＭの書き込み動作を示す動作波形図であ
る。

【０１５６】まず、ＥＥＰＲＯＭの外部からデータ入出
力バッファ５に、例えば３ビットの外部用書き込みデー
タが入力される。３ビットの外部用書き込みデータは、
８値のデータを表す。この実施の形態に係るＥＥＰＲＯ
Ｍのメモリセルトランジスタは３値記憶式である。この
ため、外部用書き込みデータを、データ入出力バッファ
５によって、ＥＥＰＲＯＭの内部で有効な２つの３値の
データに変換する。３値データのそれぞれは、例えば図
２３に示されるようにされ、データ回路１０^**に入力さ
れる。このような有効な３値のデータを２つ用意して、
それぞれ隣り合う偶数、奇数カラムのデータ回路６^**に
入力する。このようにして、３ビットで８値のデータ
を、データ入出力バッファ５によって、３値のデータ×
２、つまりデータの値としては９値とし、そのうちの８
値のデータが有効となるように変換する。データ入出力
バッファ５によって変換された、内部で有効な２つの３
値のデータの一つは、カラム活性化信号ＣＥＮＢが
“Ｈ”レベルのとき、アドレス信号で指定されたカラム
アドレスに対応したデータ回路６^**の一つに転送され
る。そして、３値のデータのいずれか一つが、書き込み
データとして、データ回路６^**の一つに記憶される。

【０１５７】この後、ビット線プリチャージ信号ＰＲＥ
Ａが“Ｈ”レベルとされ、電圧ＶＡが１．５Ｖにされ
る。これにより、ビット線ＢＬａは、ビット線書き込み
制御電圧の１つである１．５Ｖに充電される。続いて、
ビット線プリチャージ信号ＰＲＥＡが“Ｌ”レベルとさ
れて、ビット線ＢＬａがフローティングにされる。次
に、ベリファイ信号ＶＲＦＹＢＡが“Ｌ”レベル、トラ
ンスファゲート駆動信号ＲＶＡ２Ａが１．５Ｖとされ
る。ここで、駆動信号ＲＶＡ２Ａをゲートに受けるｎチ
ャネルＭＯＳトランジスタＱｎ３３のしきい値を１Ｖと
すると、ＭＯＳトランジスタＱｎ３３は、データ
“０”、またはデータ“１”を書き込むときに“ＯＦ
Ｆ”、データ“２”を書き込むときに“ＯＮ”する。こ
れによって、データ制御回路１０^**がデータ“０”を記
憶しているときには、データ制御回路１０^**からビット
線ＢＬａに、ビット線書き込み制御電圧として、電圧Ｖ
ＣＣが供給される。また、データ制御回路１０^**がデー
タ“２”を記憶しているときには、データ制御回路１０
^**からビット線ＢＬａに、ビット線書き込み制御電圧と
して、電圧ＶＳＳ（０Ｖ）が供給される。なお、ビット
線ＢＬａの電位に、トランスファゲート回路１２のＭＯ
ＳトランジスタＱｎ３６のしきい値だけ落ちる、いわゆ
る“しきい値落ち”が問題となるときには、駆動信号Ｂ
ＬＣＡを、図２５に示すように、昇圧電位ＶＭに昇圧す
るとよい。

【０１５８】次に、制御ゲート／選択ゲート駆動回路２
によって、選択されたブロックの選択ゲートＳＧ１Ａ、
制御ゲートＣＧ１Ａ〜ＣＧ４Ａの電位が電圧ＶＣＣとな
る。選択ゲートＳＧ２Ａは０Ｖである。次に、選択され
た制御ゲートＣＧ２Ａが高電圧ＶＰＰ（例えば２０
Ｖ）、非選択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａ
がＶＭ（例えば１０Ｖ）となる。データ“２”が記憶さ
れているデータ制御回路１０^**に対応するメモリセルト
ランジスタでは、０Ｖのチャネル電位と制御ゲートのＶ
ＰＰの電位差によって、浮遊ゲートに電子が注入され、
そのしきい値が上昇する。同様に、データ“１”が記憶
されているデータ制御回路１０^**に対応するメモリセル
トランジスタでは、１．５Ｖのチャネル電位と制御ゲー
トのＶＰＰの電位差によって、浮遊ゲートに電子が注入
され、そのしきい値が上昇する。なお、チャネル電位を
１．５Ｖにする理由は、データ“２”を書き込むときよ
りも、浮遊ゲートに注入する電子の量を少なくするため
である。データ“０”が記憶されているデータ制御回路
１０^**に対応するメモリセルトランジスタでは、チャネ
ル電位と制御ゲートのＶＰＰの電位差が小さいので、実
効的に、浮遊ゲートに電子が注入されない。よって、メ
モリセルトランジスタのしきい値は変動しない。書き込
み動作中、センスアンプ活性化信号ＳＡＮ１、ＳＡＮ
２、ベリファイ信号ＶＲＦＹＢＢ、ビット線プリチャー
ジ信号ＰＲＥＢ、トランスファゲート駆動信号ＢＬＣＢ
はそれぞれ“Ｈ”レベル、センスアンプ活性化信号ＳＡ
Ｐ１、ＳＡＰ２、トランスファゲート駆動信号ＲＶ１
Ａ、ＲＶ１Ｂ、ＲＶ２Ｂ、イコライズ信号ＥＣＨ１、Ｅ
ＣＨ２はそれぞれ“Ｌ”レベルである。また、電圧ＶＢ
は０Ｖである。

【０１５９】上記書き込み動作の後、メモリセルトラン
ジスタのしきい値を検証するためのベリファイ読み出し
動作が行われる。ベリファイ読み出し動作によって、メ
モリセルトランジスタのしきい値が、所望の値に達して
いることが検証されれば、データ制御回路１０^**が記憶
している書き込みデータは、データ“０”に変更され
る。反対に、所望の値に達していなければ、データ制御
回路１０^**は、記憶している書き込みデータを記憶した
まま、上記の書き込み動作を、再度行う。書き込み動作
と、ベリファイ読み出し動作は、選択されたメモリセル
トランジスタの全てのしきい値が、所望の値に達するま
で、繰り返し行われる。

【０１６０】図２６は、この発明の第３の実施の形態に
係るＥＥＰＲＯＭの読み出し動作を示す動作波形図であ
る。

【０１６１】まず、電圧ＶＡを１．８Ｖに、電圧ＶＢを
１．５Ｖにする。これにより、ビット線ＢＬａが１．８
Ｖに、ビット線ＢＬｂが１．５Ｖにそれぞれ充電され
る。この後、トランスファゲート駆動信号ＢＬＣＡ、Ｂ
ＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬａ
とＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキ
ャパシタＱｄ２とをそれぞれ切り離す。これにより、ビ
ット線ＢＬａ、ＢＬｂはそれぞれ電気的にフローティン
グな状態にされる。この後、ビット線プリチャージ信号
ＰＲＥＡ、ＰＲＥＢをそれぞれ“Ｌ”レベルとして、Ｍ
ＯＳキャパシタＱｄ１のゲート電極であるノードＮ１、
ＭＯＳキャパシタＱｄ２のゲート電極であるノードＮ２
をそれぞれ、電気的にフローティングな状態にする。続
いて、制御ゲート／選択ゲート駆動回路によって選択さ
れたブロックの選択された制御ゲートＣＧ２Ａを０Ｖ、
非選択の制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと、
選択ゲートＳＧ１Ａ、ＳＧ２Ａをそれぞれ電圧ＶＣＣに
する。選択されたメモリセルトランジスタのしきい値が
０Ｖ以下なら、ビット線の電圧は１．５Ｖより低くな
る。また、選択されたメモリセルトランジスタのしきい
値が０Ｖ以上なら、ビット線の電圧は１．８Ｖのままと
なる。この後、トランスファゲート駆動信号ＢＬＣＡ、
ＢＬＣＢをそれぞれ“Ｈ”レベルとし、ビット線ＢＬ
ａ、ＢＬｂをそれぞれ、一旦、ノードＮ１、Ｎ２に接続
する。この後、トランスファゲート駆動信号ＢＬＣＡ、
ＢＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬ
ａ、ＢＬｂと、ノードＮ１、Ｎ２とを、再度切り離す。

【０１６２】この後、センスアンプ活性化信号ＳＡＮ１
を“Ｌ”レベル、センスアンプ活性化信号ＳＡＰ１を
“Ｈ”レベルとして、第１フリップフロップ回路１４^**
-1を非活性な状態とする。さらに、イコライズ信号ＥＣ
Ｈ１を“Ｈ”レベルとして、ノードＮ３とノードＮ４と
をイコライズする。この後、トランスファゲート駆動信
号ＲＶ１Ａ、ＲＶ１Ｂをそれぞれ“Ｈ”レベルとする。
さらに、センスアンプ活性化信号ＳＡＮ１を“Ｈ”レベ
ル、センスアンプ活性化信号ＳＡＰ１を“Ｌ”レベルと
して、第１フリップフロップ回路１４^**-1を活性な状態
とする。これにより、ノードＮ１の電圧が、第１フリッ
プフロップ回路１４^**-1によりセンスされ、そして、ラ
ッチされる。これにより、メモリセルトランジスタから
読み出されたデータが「“０”か、“１”または
“２”」かが、第１フリップフロップ回路１４^**-1によ
りセンスされ、そして、ラッチされる。

【０１６３】次に、選択された制御ゲートＣＧ２Ａが
１．５Ｖにされる。ビット線プリチャージ信号ＰＲＥ
Ａ、ＰＲＥＢをそれぞれ“Ｈ”レベルとして、ＭＯＳキ
ャパシタＱｄ１のゲート電極であるノードＮ１を１．８
Ｖに、ＭＯＳキャパシタＱｄ２のゲート電極であるノー
ドＮ２を１．５Ｖに充電する。この後、ビット線プリチ
ャージ信号ＰＲＥＡ、ＰＲＥＢをそれぞれ“Ｌ”レベル
として、ノードＮ１、Ｎ２をそれぞれ電気的にフローテ
ィングな状態にする。選択されたメモリセルトランジス
タのしきい値が１．５Ｖ以下なら、ビット線の電圧は
１．５Ｖより低くなる。また、選択されたメモリセルト
ランジスタのしきい値が１．５Ｖ以上なら、ビット線の
電圧は１．８Ｖのままとなる。この後、トランスファゲ
ート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｈ”レベ
ルとし、ビット線ＢＬａ、ＢＬｂをそれぞれ、一旦、ノ
ードＮ１、Ｎ２に接続する。この後、トランスファゲー
ト駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｌ”レベル
として、ビット線ＢＬａ、ＢＬｂと、ノードＮ１、Ｎ２
とを、再度切り離す。この後、センスアンプ活性化信号
ＳＡＮ２を“Ｌ”レベル、センスアンプ活性化信号ＳＡ
Ｐ２を“Ｈ”レベルとして、第２フリップフロップ回路
１４^**-2を非活性な状態とする。さらにイコライズ信号
ＥＣＨ２を“Ｈ”レベルとして、ノードＮ５とノードＮ
６とをイコライズする。この後、トランスファゲート駆
動信号ＲＶ２Ａ、ＲＶ２Ｂをそれぞれ“Ｈ”レベルとす
る。さらにセンスアンプ活性化信号ＳＡＮ２を“Ｈ”レ
ベル、センスアンプ活性化信号ＳＡＰ２を“Ｌ”レベル
として、第２フリップフロップ回路１４^**-2を活性な状
態とする。これにより、ノードＮ１の電圧が、第２フリ
ップフロップ回路１４^**-2によりセンスされ、そして、
ラッチされる。これにより、メモリセルトランジスタか
ら読み出されたデータが「“２”か、“０”または
“１”」かが、第２フリップフロップ回路１４^**-2によ
りセンスされ、そして、ラッチされる。このように、２
つのフリップフロップ回路１４^**-1、１４^**-2により構
成されるデータ制御回路１０^**は、メモリセルトランジ
スタから読み出されたデータが「“０”か、“１”か、
“２”か」を区別して記憶することができる。よって、
データ回路６^**は、読み出しデータを記憶する。

【０１６４】なお、上記の読み出し動作中、ベリファイ
信号ＶＲＦＹＢＡ、ＶＲＦＹＢＢはともに“Ｈ”レベル
である。また、メモリセルトランジスタのソース線の電
圧Ｖｓａ、Ｖｓｂはそれぞれ０Ｖである。

【０１６５】続いて、カラムアドレスデコーダに入力さ
れるカラム活性化信号ＣＥＮＢが“Ｈ”レベルとされる
と、アドレス信号によって選択されたデータ回路６^**の
一つから、読み出しデータが、データ入出力線ＩＯＡ、
ＩＯＢ、ＩＯＣ、ＩＯＤに出力される。このとき、隣り
合う偶数、奇数カラムのデータ回路６^**からそれぞれ、
例えば図２４に示すような２つの３値のデータが出力さ
れてきて、データ入出力バッファ５に入力される。デー
タ入出力バッファ５には、３値のデータ×２のデータが
入力されてくる。データ入出力バッファ５は、入力され
た２つの３値のデータを、３ビットで８値の外部用読み
出しデータに変換し、そして、ＥＥＰＲＯＭの外部に向
けて出力する。

【０１６６】図２７および図２８はそれぞれ、この発明
の第３の実施の形態に係るＥＥＰＲＯＭのベリファイ読
み出し動作を示す動作波形図である。

【０１６７】まず、電圧ＶＡを１．８Ｖに、電圧ＶＢを
１．５Ｖにする。これにより、ビット線ＢＬａが１．８
Ｖに、ビット線ＢＬｂが１．５Ｖにそれぞれ充電され
る。この後、トランスファゲート駆動信号ＢＬＣＡ、Ｂ
ＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬａ
とＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキ
ャパシタＱｄ２とをそれぞれ切り離す。これにより、ビ
ット線ＢＬａ、ＢＬｂはそれぞれ電気的にフローティン
グな状態にされる。この後、ビット線プリチャージ信号
ＰＲＥＡ、ＰＲＥＢをそれぞれ“Ｌ”レベルとして、Ｍ
ＯＳキャパシタＱｄ１のゲート電極であるノードＮ１、
ＭＯＳキャパシタＱｄ２のゲート電極であるノードＮ２
をそれぞれ、電気的にフローティングな状態にする。続
いて、制御ゲート／選択ゲート駆動回路によって選択さ
れたブロックの選択された制御ゲートＣＧ２Ａを０．５
Ｖ、非選択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａ
と、選択ゲートＳＧ１Ａ、ＳＧ２Ａをそれぞれ電圧ＶＣ
Ｃにする。選択されたメモリセルトランジスタのしきい
値が０．５Ｖ以下なら、ビット線の電圧は１．５Ｖより
低くなる。また、選択されたメモリセルトランジスタの
しきい値が０．５Ｖ以上なら、ビット線の電圧は１．８
Ｖのままとなる。この後、トランスファゲート駆動信号
ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｈ”レベルとし、ビッ
ト線ＢＬａ、ＢＬｂをそれぞれ、一旦、ノードＮ１、Ｎ
２に接続する。この後、トランスファゲート駆動信号Ｂ
ＬＣＡ、ＢＬＣＢをそれぞれ“Ｌ”レベルとして、ビッ
ト線ＢＬａ、ＢＬｂと、ノードＮ１、Ｎ２とを、再度切
り離す。この後、トランスファゲート駆動信号ＲＶＡ２
Ａが、例えば電圧ＶＣＣ以下の１．５Ｖとされる。ここ
で、駆動信号ＲＶＡ２Ａをゲートに受けるｎチャネルＭ
ＯＳトランジスタＱｎ３３のしきい値を１Ｖとすると、
書き込みデータ“２”が記憶されているデータ回路６^**
の、ＭＯＳトランジスタＱｎ３３は“ＯＮ”し、ノード
Ｎ１は０Ｖとなる。一方、書き込みデータ“０”または
“１”が記憶されているデータ回路６^**の、ＭＯＳトラ
ンジスタＱｎ３３は“ＯＦＦ”し、ノードＮ１は０．５
Ｖ以上の電圧に保たれる。この後、ベリファイ信号ＶＲ
ＦＹＢＡを“Ｌ”レベルにする。すると、書き込みデー
タ“０”がデータ回路６^**では、ｐチャネルＭＯＳトラ
ンジスタＱｐ１５が“ＯＮ”であり、ノードＮ１は電圧
ＶＣＣとなる。

【０１６８】この後、センスアンプ活性化信号ＳＡＮ１
を“Ｌ”レベル、センスアンプ活性化信号ＳＡＰ１を
“Ｈ”レベルとして、第１フリップフロップ回路１４^**
-1を非活性な状態とする。さらに、イコライズ信号ＥＣ
Ｈ１を“Ｈ”レベルとして、ノードＮ３とノードＮ４と
をイコライズする。この後、トランスファゲート駆動信
号ＲＶ１Ａ、ＲＶ１Ｂをそれぞれ“Ｈ”レベルとする。
さらに、センスアンプ活性化信号ＳＡＮ１を“Ｈ”レベ
ル、センスアンプ活性化信号ＳＡＰ１を“Ｌ”レベルと
して、第１フリップフロップ回路１４^**-1を活性な状態
とする。これにより、ノードＮ１の電圧が、第１フリッ
プフロップ回路１４^**-1によりセンスされ、そして、ラ
ッチされる。これにより、書き込みデータ“１”を記憶
しているデータ回路６^**のみ、対応するメモリセルトラ
ンジスタのデータが充分にデータ“１”の状態となった
か否かが検出される。メモリセルトランジスタが、デー
タ“１”の状態になっていれば、第１フリップフロップ
回路１４^**-1は、ノードＮ１の電圧をセンスし、ラッチ
する。これにより、書き込みデータは“０”に変更され
る。反対に、メモリセルトランジスタが、データ“１”
の状態になっていなければ、第１フリップフロップ回路
１４^**-1は、ノードＮ１の電圧をセンスし、ラッチし
て、書き込みデータ“１”を記憶し続ける。また、書き
込みデータ“０”、または書き込みデータ“２”を記憶
しているデータ回路６^**では、データの変更はされな
い。

【０１６９】図２７中、（１）はデータ“０”が記憶さ
れているメモリセルトランジスタの場合、（２）はデー
タ“１”またはデータ“２”が記憶されているメモリセ
ルトランジスタの場合、（３）はデータ“１”が記憶さ
れるはずのメモリセルトランジスタでまだデータ“１”
の状態に達していない場合、（４）はデータ“１”が記
憶されるはずのメモリセルトランジスタでちょうどデー
タ“１”の状態に達した場合、（５）はデータ“２”が
記憶されるはずのメモリセルトランジスタでデータ
“１”の状態に達している場合、（６）はデータ“２”
が記憶されるはずのメモリセルでデータ“１”の状態に
達していない場合である。

【０１７０】次に、選択された制御ゲートＣＧ２Ａが２
Ｖにされる。選択されたメモリセルトランジスタのしき
い値が２Ｖ以下なら、ビット線の電圧は１．５Ｖより低
くなる。また、選択されたメモリセルトランジスタのし
きい値が２Ｖ以上なら、ビット線の電圧は１．８Ｖのま
まとなる。この後、トランスファゲート駆動信号ＢＬＣ
Ａ、ＢＬＣＢをそれぞれ“Ｈ”として、ビット線ＢＬ
ａ、ＢＬｂをそれぞれ、一旦、ノードＮ１、Ｎ２に接続
する。この後、トランスファゲート駆動信号ＢＬＣＡ、
ＢＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬ
ａ、ＢＬｂと、ノードＮ１、Ｎ２とを、再度切り離す。
この後、ベリファイ信号ＶＲＦＹＢＡが“Ｌ”レベルと
する。すると、書き込みデータ“０”が記憶されている
データ回路６^**のみ、ｐチャネルＭＯＳトランジスタＱ
ｐ１５が“ＯＮ”であり、ノードＮ１は電圧ＶＣＣとな
る。この後、センスアンプ活性化信号ＳＡＮ１を“Ｌ”
レベル、センスアンプ活性化信号ＳＡＰ１を“Ｈ”レベ
ルとして、第１フリップフロップ回路１４^**-1を非活性
な状態とする。さらにイコライズ信号ＥＣＨ１を“Ｈ”
レベルとして、ノードＮ３とノードＮ４とをイコライズ
する。この後、トランスファゲート駆動信号ＲＶ１Ａ、
ＲＶ１Ｂをそれぞれ“Ｈ”レベルとする。さらにセンス
アンプ活性化信号ＳＡＮ１を“Ｈ”レベル、センスアン
プ活性化信号ＳＡＰ１を“Ｌ”レベルとして、第１フリ
ップフロップ回路１４^**-1を活性な状態とする。これに
より、ノードＮ１の電圧が、第１フリップフロップ回路
１４^**-1によりセンスされ、そして、ラッチされる。

【０１７１】図２７中、（７）はデータ“０”またはデ
ータ“１”が記憶されているメモリセルトランジスタの
場合、（８）はデータ“２”が記憶されているメモリセ
ルトランジスタの場合、（９）はデータ“１”が記憶さ
れるはずのメモリセルトランジスタでまだデータ“１”
の状態に達していない場合、（１０）はデータ“１”が
記憶されるはずのメモリセルトランジスタでちょうどデ
ータ“１”の状態に達した場合、（１１）はデータ
“２”が記憶されるはずのメモリセルトランジスタでち
ょうどデータ“２”の状態に達した場合、（１２）はデ
ータ“２”が記憶されるはずのメモリセルトランジスタ
でまだデータ“２”の状態に達していない場合である。

【０１７２】この後、図２８に示されるように、書き込
みデータの変更が、さらに行われる。まず、ビット線プ
リチャージ信号ＰＲＥＢ、トランスファゲート駆動信号
ＲＶ２Ａをそれぞれ“Ｈ”レベルとする。これにより、
ノードＮ２の電位は１．５Ｖに、ノードＮ１の電位は、
第２フリップフロップ回路１４^**-2のデータに従った電
位に制御される。この後、ベリファイ信号ＶＲＦＹＢＡ
を“Ｌ”レベルする。これにより、ノードＮ１の電位
は、第１フリップフロップ回路１４^**-1のデータに従っ
た電位に制御される。この後、センスアンプ活性化信号
ＳＡＮ２を“Ｌ”レベル、センスアンプ活性化信号ＳＡ
Ｐ２を“Ｈ”レベルとして、第２フリップフロップ回路
１４^**-2を非活性な状態とする。さらにイコライズ信号
ＥＣＨ２を“Ｈ”レベルとして、ノードＮ５とノードＮ
６とをイコライズする。この後、トランスファゲート駆
動信号ＲＶ２Ａ、ＲＶ２Ｂをそれぞれ“Ｈ”レベルとす
る。さらにセンスアンプ活性化信号ＳＡＮ２を“Ｈ”レ
ベル、センスアンプ活性化信号ＳＡＰ２を“Ｌ”レベル
として、第２フリップフロップ回路１４^**-2を活性な状
態とする。これにより、ノードＮ１の電圧が、第２フリ
ップフロップ回路１４^**-2によりセンスされ、そして、
ラッチされる。これにより、書き込みデータ“２”を記
憶しているデータ回路６^**のみ、対応するメモリセルト
ランジスタのデータが充分にデータ“２”の状態となっ
たか否かが検出される。メモリセルトランジスタが、デ
ータ“２”の状態になっていれば、第１フリップフロッ
プ回路１４^**-1、第２フリップフロップ回路１４^**-2は
それぞれ、ノードＮ１の電圧をセンスし、ラッチする。
これにより、書き込みデータは“０”に変更される。反
対に、メモリセルトランジスタが、データ“２”の状態
になっていなければ、第１フリップフロップ回路１４^**
-1、第２フリップフロップ回路１４^**-2はそれぞれ、ノ
ードＮ１の電圧をセンスし、ラッチして、書き込みデー
タ“２”を記憶し続ける。また、書き込みデータ
“０”、または書き込みデータ“１”を記憶しているデ
ータ回路６^**では、データの変更はされない。

【０１７３】上記ベリファイ読み出し動作中、ベリファ
イ信号ＶＲＦＹＢＢは“Ｈ”レべル、メモリセルトラン
ジスタのソース線の電圧Ｖｓは０Ｖである。

【０１７４】選択されたメモリセルトランジスタの全て
が、所望のしきい値に達していれば、データ回路６^**-0
〜６^**-mの全ての書き込みデータが“０”となる。これ
を検出すると、選択されたメモリセルトランジスタの全
てが、所望のしきい値に達したか否かがわかる。

【０１７５】図２９は、データ回路６^**の書き込みデー
タの変更の様子を示す図である。

【０１７６】なお、この第３の実施の形態に係るＥＥＰ
ＲＯＭでは、書き込みデータ“１”を記憶しているデー
タ回路６^**に対応したビット線の電位は、１．５Ｖのビ
ット線書き込み制御電圧にされるが、これは０Ｖでも可
能である。

【０１７７】図３０は、この発明の第４の実施の形態に
係るＥＥＰＲＯＭのメモリセルアレイ１およびカラム系
回路３の構成を示す構成図である。

【０１７８】上記第１、第２の実施の形態では、一つの
ビット線ＢＬに、一つのデータ回路６が対応したものを
説明したが、複数のビット線ＢＬに、一つのデータ回路
６が対応した形に変更することができる。

【０１７９】図３０に示すように、第４の実施の形態に
係るＥＥＰＲＯＭでは、４本のビット線ＢＬｉ-1〜ＢＬ
ｉ-4（ｉは０〜３）に対して、データ回路６-0〜６-mの
うちの一つが設けられている。４本のビット線ＢＬｉ-1
〜ＢＬｉ-4のうち、例えばＢＬｉ-1を選択するときに
は、データ回路側のトランスファゲート回路７^*を駆動
する駆動信号ＢＬＣ１〜ＢＬＣ４のうち、信号ＢＬＣ１
を“Ｈ”レベルとし、他の信号ＢＬＣ２〜４をそれぞ
れ、“Ｌ”レベルとする。

【０１８０】また、同時に、非選択ビット線制御回路側
のトランスファゲート回路７^**を駆動する駆動信号ＢＬ
Ｃ１Ｄ〜ＢＬＣ４Ｄのうち、信号ＢＬＣ１Ｄを“Ｌ”レ
ベルとし、他の信号ＢＬＣ２Ｄ〜４Ｄをそれぞれ、
“Ｈ”レベルとする。これにより、選択されたビット線
ＢＬｉ-1だけがデータ回路６-0〜６-mに接続される。

【０１８１】これにより、選択されたビット線ＢＬｉ-1
だけがデータ回路６-0〜６-mに接続され、選択されてい
ないビット線ＢＬｉ-2〜ＢＬｉ-4はそれぞれ、非選択ビ
ット線制御回路２０-0〜２０-mに接続される。非選択ビ
ット線制御回路２０-0〜２０-mは、選択されていないビ
ット線ＢＬｉ-2〜ＢＬｉ-4の電位を制御する。

【０１８２】図３１は、この発明の第５の実施の形態に
係るＥＥＰＲＯＭのメモリセルアレイ１Ａ、１Ｂおよび
カラム系回路３^**の構成を示す構成図である。

【０１８３】上記第３の実施の形態においても、第１、
第２の実施の形態と同様、一つのビット線ＢＬａ（また
はＢＬｂ）に、一つのデータ回路６^**が対応したものを
説明したが、複数のビット線ＢＬａ（またはＢＬｂ）
に、一つのデータ回路６^**が対応した形に変更すること
ができる。

【０１８４】図３１に示すような第５の実施の形態に係
るＥＥＰＲＯＭでも、第４の実施の形態に係るＥＥＰＲ
ＯＭと同様にして、４本のビット線ＢＬｉ-1〜ＢＬｉ-4
（ｉは０〜３）のうち、選択された１本のビット線とデ
ータ回路６-0〜６-mとの接続、および非選択の３本のビ
ット線と非選択ビット線制御回路２０-0〜２０-mとの接
続が行われる。

【０１８５】また、メモリセルアレイ１に集積されるメ
モリセルは、ＮＡＮＤ型のセルに限られることはなく、
以下に説明するようなセルでも、この発明の実施が可能
である。

【０１８６】図３２は、ＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図である。図３２に示すＮＯＲ型
のセルは、ビット線ＢＬに、選択ゲートを介して接続さ
れている。

【０１８７】図３３は、他のＮＯＲ型のセルが集積され
たメモリセルアレイを示す図である。図３３に示すＮＯ
Ｒ型のセルは、ビット線ＢＬに、直接に接続されてい
る。

【０１８８】図３４は、グランドアレイ型のセルが集積
されたメモリセルアレイを示す図である。図３４に示す
ように、グランドアレイ型のセルは、ビット線ＢＬとソ
ース線ＶＳとを並行に配置したものである。グランドア
レイ型のセルは、ＮＯＲ型のメモリの一つである。

【０１８９】図３５は、他のグランドアレイ型のセルが
集積されたメモリセルアレイを示す図である。図３５に
示すグランドアレイ型のセルは、データを消去するとき
に使用される消去ゲートＥＧを有している。また、制御
ゲートＣＧの一部を、メモリセルトランジスタのチャネ
ルにオーバーラップさせた、いわゆるスプリットチャネ
ル型になっている。

【０１９０】図３６は、交互グランドアレイ型のセルが
集積されたメモリセルアレイを示す図である。図３６に
示すように、交互グランドアレイ型のセルは、ビット線
ＢＬとソース線ＶＳとを並行に配置した点でグランドア
レイ型のセルと一致するが、ビット線ＢＬとソース線Ｖ
Ｓとを交互に切り替えることが可能な点が相違してい
る。

【０１９１】図３７は、他の交互グランドアレイ型のセ
ルが集積されたメモリセルアレイを示す図である。図３
７に示す交互グランドアレイ型のセルは、図３５に示し
たグランドアレイ型のセルと同様な構成を有している。

【０１９２】図３８は、ＤＩＮＯＲ（DIvided NOR ）型
のセルが集積されたメモリセルアレイを示す図である。
図３８に示すように、ＤＩＮＯＲ型のセルは、ビット線
ＢＬとソース線ＶＳとの間に、ビット線側選択トランジ
スタを介して、例えば４つのメモリセルトランジスタが
並列に接続されて構成される。

【０１９３】図３９は、ＡＮＤ型のセルが集積されたメ
モリセルアレイを示す図である。図３９に示すように、
ＡＮＤ型のセルは、ビット線ＢＬとソース線ＶＳとの間
に、ビット線側選択トランジスタおよびソース線側選択
トランジスタを介して、例えば４つのメモリセルトラン
ジスタが並列に接続されて構成される。

【０１９４】また、上記実施の形態では、３値あるいは
４値記憶式のＥＥＰＲＯＭについて説明したが、この発
明は、ｎ値（ｎ≧２）記憶式ＥＥＰＲＯＭでも実施が可
能である。

【０１９５】以上説明したような実施の形態に係るＥＥ
ＰＲＯＭによれば、データの書き込みを行う際に、少な
くとも１つのビット線電圧制御回路によって、ビット線
を所望のビット線書き込み制御電圧に充電し、その後、
ビット線を電気的にフローティングな状態にする。つま
り、ｎ値の書き込みデータに応じてそれぞれ異なってい
るビット線書き込み制御電圧の一つを、ビット線にあら
かじめ充電しておく。これにより、上記ビット線書き込
み制御電圧の一つをビット線を与えるためのビット線電
圧制御回路を省くことができる。よって、ビット線電圧
制御回路を、簡単な回路構成により実現することがで
き、チップサイズを小さくできる。また、この発明を使
用しない場合に比べ、ビット線電圧制御回路に必要なト
ランジスタの数を減るので、製造歩留りも良い。よっ
て、製造コストが低下し、ｎ値記憶式ＥＥＰＲＯＭをユ
ーザに、廉価に供給することもできる。

【０１９６】

【発明の効果】以上説明したように、この発明によれ
ば、カラム系回路の回路規模が、特にビット線電圧制御
回路の数が減ぜられることによって小さくなるので、高
集積化に適した不揮発性半導体記憶装置およびデータ書
き込み方法を提供することができる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係る多値
記憶式ＥＥＰＲＯＭの構成を示す構成図。

【図２】図２は図１に示すメモリセルアレイおよびカラ
ム系回路の構成を示す構成図。

【図３】図３はＥＥＰＲＯＭが４値記憶式であるとき
の、メモリセルトランジスタのしきい値電圧と、４つの
書き込み状態との関係を示す図。

【図４】図４は図２に示すデータ回路６の構成を示す構
成図。

【図５】図５は書き込みデータと、データ入出力線の電
位レベルとの関係を示す図。

【図６】図６は読み出しデータと、データ入出力線の電
位レベルとの関係を示す図。

【図７】図７は図４に示すデータ回路を備えるＥＥＰＲ
ＯＭの書き込み動作を示す動作波形図。

【図８】図８はこの発明の第１の実施の形態に係る半導
体記憶装置が有するデータ制御回路を示す図で、（ａ）
図はデータ制御回路の構成を示す構成図、（ｂ）図は
（ａ）図に示すフリップフロップ回路の回路図。

【図９】図９は図８（ａ）および（ｂ）に示すデータ制
御回路を備えるＥＥＰＲＯＭの読み出し動作と、書き込
み動作の後に行われるベリファイ読み出し動作とを示す
動作波形図。

【図１０】図１０はこの発明の第１の実施の形態に係る
半導体記憶装置が有するデータ制御回路の他の例を示す
図で、（ａ）図はデータ制御回路の構成を示す構成図、
（ｂ）図は（ａ）図に示すフリップフロップ回路の回路
図。

【図１１】図１１は図１０（ａ）および（ｂ）に示すデ
ータ制御回路を備えるＥＥＰＲＯＭの読み出し動作と、
書き込み動作の後に行われるベリファイ読み出し動作と
を示す動作波形図。

【図１２】図１２はデータ回路の書き込みデータの変更
の様子を示す図。

【図１３】図１３はデータ書き込み終了検知回路の回路
図。

【図１４】図１４はこの発明の第２の実施の形態に係る
多値記憶式ＥＥＰＲＯＭが備えるデータ回路の構成を示
す構成図。

【図１５】図１５は図１４に示すデータ回路を備えるＥ
ＥＰＲＯＭの書き込み動作を示す動作波形図。

【図１６】図１６はこの発明の第３の実施の形態に係る
多値記憶式ＥＥＰＲＯＭの構成を示す構成図。

【図１７】図１７は図１６に示すメモリセルアレイおよ
びカラム系回路の構成を示す構成図。

【図１８】図１８はＥＥＰＲＯＭが３値記憶式であると
きの、メモリセルトランジスタのしきい値電圧と、３つ
の書き込み状態との関係を示す図。

【図１９】図１９は図１７に示すデータ回路の構成を示
す構成図。

【図２０】図２０はこの発明の第３の実施の形態に係る
半導体記憶装置が有するデータ制御回路１０の構成を示
す構成図。

【図２１】図２１は図２０に示す第１フリップフロップ
回路の回路図。

【図２２】図２２は図２０に示す第２フリップフロップ
回路の回路図。

【図２３】図２３は書き込みデータと、データ入出力線
の電位レベルとの関係を示す図。

【図２４】図２４は読み出しデータと、データ入出力線
の電位レベルとの関係を示す図。

【図２５】図２５はこの発明の第３の実施の形態に係る
ＥＥＰＲＯＭの書き込み動作を示す動作波形図。

【図２６】図２６はこの発明の第３の実施の形態に係る
ＥＥＰＲＯＭの読み出し動作を示す動作波形図。

【図２７】図２７はこの発明の第３の実施の形態に係る
ＥＥＰＲＯＭのベリファイ読み出し動作を示す動作波形
図。

【図２８】図２８はこの発明の第３の実施の形態に係る
ＥＥＰＲＯＭのベリファイ読み出し動作を示す動作波形
図。

【図２９】図２９はデータ回路の書き込みデータの変更
の様子を示す図。

【図３０】図３０はこの発明の第４の実施の形態に係る
ＥＥＰＲＯＭのメモリセルアレイおよびカラム系回路の
構成を示す構成図。

【図３１】図３１はこの発明の第５の実施の形態に係る
ＥＥＰＲＯＭのメモリセルアレイおよびカラム系回路の
構成を示す構成図。

【図３２】図３２はＮＯＲ型のセルが集積されたメモリ
セルアレイを示す図。

【図３３】図３３は他のＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図。

【図３４】図３４はグランドアレイ型のセルが集積され
たメモリセルアレイを示す図。

【図３５】図３５は他のグランドアレイ型のセルが集積
されたメモリセルアレイを示す図。

【図３６】図３６は交互グランドアレイ型のセルが集積
されたメモリセルアレイを示す図。

【図３７】図３７は他の交互グランドアレイ型のセルが
集積されたメモリセルアレイを示す図。

【図３８】図３８はＤＩＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図。

【図３９】図３９はＡＮＤ型のセルが集積されたメモリ
セルアレイを示す図。

【符号の説明】

１…メモリセルアレイ、２…ロウ系回路、３…カラム系回路、４…アドレスバッファ、５…データ入出力回路６…データ回路、７…トランスファゲート回路、８…ビット線プリチャージ回路、９…ビット線リセット回路、１０…データ制御回路、１４…フリップフロップ回路、ＭＣ…メモリセル、Ｍ…メモリセルトランジスタ、Ｓ…選択トランジスタ、ＳＧ…選択ゲート、ＣＧ…制御ゲート、ＢＬ…ビット線、Ｑｎ…ｎチャネルＭＯＳトランジスタ、Ｑｐ…ｐチャネルＭＯＳトランジスタ、Ｑｄ…デプレッション型ｎチャネルＭＯＳトランジス
タ。

Claims

【特許請求の範囲】

【請求項１】多値のデータをメモリセルに書き込むと
き、多値のデータそれぞれに応じたビット線書き込み電
位の一つをビット線に充電し、充電した後、ビット線を
電気的にフローティングな状態にする手段と、ビット線の電位を、前記ビット線の充電量を増加させ
る、減少させる、維持させるのいずれかの状態をとるこ
とによって、多値のデータに応じて設定される、ビット
線書き込み制御電位にする手段とを具備すること特徴と
する不揮発性半導体記憶装置。
【請求項２】多値のデータをメモリセルに書き込むと
き、多値のデータそれぞれに応じたビット線書き込み電
位の一つをビット線に充電し、充電した後、ビット線を
電気的にフローティングな状態にする工程と、ビット線の電位を、前記ビット線の充電量を増加させ
る、減少させる、維持させるのいずれかの状態をとるこ
とによって、多値のデータに応じて設定される、ビット
線書き込み制御電位にする工程とを具備すること特徴と
する不揮発性半導体記憶装置のデータ書き込み方法。
【請求項３】２値以上のデータを記憶するメモリセル
がマトリクス状に配置されて構成されるメモリセルアレ
イと、前記メモリセルへのデータの書き込み、並びに前記メモ
リセルからのデータの読み出しに使用されるビット線と
を具備し、前記ビット線を、所定の電位とした後、前記ビット線を
電気的にフローティングな状態とし、前記メモリセルへ
データを書き込むとき、前記ビット線の所定の電位を、
ビット線書き込み制御電圧の一つとして用いるように構
成されていることを特徴とする不揮発性半導体記憶装
置。
【請求項４】２値以上のデータを記憶するメモリセル
がマトリクス状に配置されて構成されるメモリセルアレ
イと、前記メモリセルへ書き込みデータを伝える、および前記
メモリセルからの読み出しデータを伝えるためのビット
線と、前記ビット線に接続された、前記メモリセルへデータを
書き込む前に、前記ビット線を所定の電位とし、前記所
定の電位のビット線を電気的にフローティングな状態と
する第１の回路と、前記ビット線に接続された、前記２値以上のデータの一
つを選択されたメモリセルへ書き込むとき、前記ビット
線の電位を前記所定の電位のままとし、前記２値以上の
データの他の一つを選択されたメモリセルへ書き込むと
き、前記ビット線の電位を前記所定の電位とは異なった
電位にシフトさせる第２の回路とを具備することを特徴
とする不揮発性半導体記憶装置。
【請求項５】前記第２の回路は、フリップフロップ回
路を含み、前記フリップフロップ回路は、前記メモリセ
ルへデータを書き込むとき、書き込みデータを記憶する
ことを特徴とする請求項４に記載の不揮発性半導体記憶
装置。
【請求項６】前記フリップフロップ回路は、前記メモ
リセルへデータを書き込むとき、記憶された書き込みデ
ータに応じて、前記ビット線の電位を前記所定の電位の
ままとするか、前記ビット線の電位を前記所定の電位と
は異なった電位にシフトさせるかを決定することを特徴
とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】前記フリップフロップ回路は、前記メモ
リセルからデータを読み出すとき、読み出しデータを増
幅し記憶することを特徴とする請求項５および請求項６
いずれかに記載の不揮発性半導体記憶装置。
【請求項８】前記メモリセルが記憶するデータの数を
Ｎ（Ｎ≧２）としたとき、このメモリセルへの書き込み
データを記憶する、およびこのメモリセルからの読み出
しデータを増幅し記憶するための前記フリップフロップ
回路の数は、Ｎ−１個であることを特徴とする請求項５
乃至請求項７いずれか一項に記載の不揮発性半導体記憶
装置。
【請求項９】前記Ｎ−１個のフリップフロップ回路が
記憶する書き込みデータは、ベリファイ動作が完了した
後、他のデータに変更されることを特徴とする請求項８
に記載の不揮発性半導体記憶装置。
【請求項１０】前記Ｎ−１個のフリップフロップ回路
が記憶する書き込みデータが、他のデータに変更された
ことを検知して書き込み動作を終了させる書き込み終了
検知回路をさらに具備することを特徴とする請求項９に
記載の不揮発性半導体記憶装置。
【請求項１１】２値以上のデータを記憶するメモリセ
ルがマトリクス状に配置されて構成されるメモリセルア
レイと、前記メモリセルのソース／ドレインの一方を、前記メモ
リセルアレイから導出するビット線と、前記ビット線とデータ入出力線との間に介在するビット
線制御回路とを具備し、前記ビット線制御回路は、書き込み動作の前に、前記ビット線を充電する充電回路
と、データ入出力線に供給された書き込みデータを記憶する
書き込みデータ記憶部と、前記書き込みデータ記憶部に記憶された書き込みデータ
に応じて、ビット線の電位を、前記充電電位のままか、
前記充電電位からシフトさせるかを制御するデータ制御
回路とを含むことを特徴とする不揮発性半導体記憶装
置。
【請求項１２】前記データ制御回路は、フリップフロ
ップ回路を含み、前記フリップフロップ回路は、前記メ
モリセルへデータを書き込むとき、前記データ入出力線
に供給された書き込みデータを記憶することを特徴とす
る請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】前記フリップフロップ回路は、前記メ
モリセルからデータを読み出すとき、前記ビット線に読
み出された読み出しデータを増幅し、前記データ入出力
線に供給することを特徴とする請求項１２に記載の不揮
発性半導体記憶装置。
【請求項１４】前記メモリセルが記憶するデータの数
をＮ（Ｎ≧２）としたとき、このメモリセルへの書き込
みデータを記憶する、およびこのメモリセルからの読み
出しデータを増幅し記憶するための前記フリップフロッ
プ回路の数は、Ｎ−１個であることを特徴とする請求項
１２および請求項１３いずれかに記載の不揮発性半導体
記憶装置。
【請求項１５】前記Ｎ−１個のフリップフロップ回路
が記憶する書き込みデータは、ベリファイ動作が完了し
た後、他のデータに変更されることを特徴とする請求項
１４に記載の不揮発性半導体記憶装置。
【請求項１６】前記Ｎ−１個のフリップフロップ回路
が記憶する書き込みデータが、他のデータに変更された
ことを検知して書き込み動作を終了させる書き込み終了
検知回路をさらに具備することを特徴とする請求項１５
に記載の不揮発性半導体記憶装置。
【請求項１７】前記充電回路は、前記ビット線を電源
電位に充電することを特徴とする請求項１１乃至請求項
１６いずれか一項に記載の不揮発性半導体記憶装置。
【請求項１８】前記データ制御回路は、このデータ制
御回路に含まれている前記書き込みデータ記憶部に記憶
された書き込みデータに応じて、前記ビット線の電位
を、前記電源電位のままか、前記電源電位よりも低くす
ることを特徴とする請求項１７に記載の不揮発性半導体
記憶装置。
【請求項１９】前記充電回路は、前記ビット線を接地
と電源電圧との中間にある電位に充電することを特徴と
する請求項１１乃至請求項１６いずれか一項に記載の不
揮発性半導体記憶装置。
【請求項２０】前記データ制御回路は、このデータ制
御回路に含まれている前記書き込みデータ記憶部に記憶
された書き込みデータに応じて、前記ビット線の電位
を、前記中間にある電位のままか、前記中間にある電位
よりも低くするか、前記中間にある電位より高くするこ
とを特徴とする請求項１９に記載の不揮発性半導体記憶
装置。