CN100587839C - 采用可编程延迟来控制地址缓冲器的存储器 - Google Patents

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Abstract

一种采用可编程延迟电路控制地址缓冲器的存储器。为该存储器件的每个模块设置可编程延迟电路。由全局熔断电路对每个模块进行延迟编程。在将存储器件制造在集成电路(IC)上之后，在各种电压和温度条件下测量每个模块内的所有数据路径，以识别存储器件所有模块中最慢的数据路径。全局熔断电路也用于对该时钟控制电路内的延迟器件编程，以使时钟控制电路和数据块内的程序延迟基本上相同。

Description

采用可编程延迟来控制地址缓冲器的存储器
技术领域
本发明涉及存储器系统，特别是为归零方案而向地址缓冲器产生复位信号以改善速度和降低功率的可编程延迟。
背景技术
动态检测通常用于在特定类型的存储器系统中检测小的位线差异。例如，同步随机存取存储器(SRAM)通常使用动态检测。动态检测一般利用在下一次检测事件前必须预充电的动态放大器来实现。因此，需要一个复位信号，对动态放大器预充电以便准备后续的检测事件。用来产生复位信号的常用方法是使所有地址归零，也被称为归零(RTZ)方案。该复位信号用于复位所有预解码器和动态检测放大器。在典型的RTZ方案中，每个地址缓冲器认定两个信号，真地址信号和其二进制补码，将所有真和补码地址信号归零以实现复位。
一种RTZ方案是使用外部时钟的下降缘作为复位事件。然而，对外部时钟的依赖会产生问题并迫使使用存储器芯片的设计者满足输入时钟信号的具体定时要求。如果外部时钟信号具有较低的占空系数和因此有短″通″脉冲，下降缘可能达到得太快并且是在能够检测存储阵列的位线之前。如果复位太快，会使存储器件不能正常工作。另一方面，如果外部时钟信号具有相对高的占空系数，器件复位相对滞后，从而增加了不必要的功率使用。
另一种RTZ方案是使用自定时脉冲。然而，自定时脉冲的宽度因温度、电源和变化过程而改变。因此，在检测到数据之前，如果自定时脉冲的宽度太小，地址缓冲器可能复位太快。另一方面，如果脉冲宽度太宽，不必要地增加了最小周期时间。依赖于自定时脉冲的电压和温度依据环境条件造成操作的改变并影响存储器的定时。自定时的脉冲还取决于选择任意定时值的过程。选择太短的定时周期会导致在制造过程中产生明显的损耗。选择太长的定时周期会导致周期时间明显增加和不必要的能耗。
由于在地址复位和动态放大器启动之间没有跟踪机构，当试图生成用于检测动态放大器的独立控制信号时情况更糟。
发明内容
因此，希望有一种允许复位和均衡的最大时间，同时还降低功率和改善周期时间的新RTZ方案。还希望提供一种在各种温度、电源电平和工艺变化中工作，而不依赖于外部时钟规范并且不经受外部时钟抖动的存储器件。
本发明提供一种存储器，其特征在于：一个地址缓冲器，具有用于接收地址信号的输入端，提供真地址信号的第一输出端；提供互补地址信号的第二输出端；和控制输入端；多个熔丝，用于提供延迟程序信号；时钟电路，具有接收外部时钟的输入端和输出端；可编程脉冲宽度电路，具有耦合到时钟电路的输出端的第一输入端，接收延迟程序信号的第二输入端，和耦合到地址缓冲器的控制输入端的输出端；响应启动信号启动的字线驱动器；响应延迟的启动信号启动的检测放大器；和响应该启动信号提供延迟的启动信号的可编程延迟电路，其中可编程延迟电路具有与可编程脉冲宽度电路产生的脉冲的宽度相同的延迟；其中地址缓冲器响应被禁止的控制输入端而使真和互补地址信号处在相同逻辑状态。
本发明提供一种存储器，其中具有一种电路，该电路具有用于接收地址信号的输入端，提供真地址信号的第一输出端；提供互补地址信号的第二输出端；和控制输入端；该存储器具有多个模块，由对应的模块选择信号选择每个模块；并响应进入存储器的工作周期，提供启动解码器的工作地址信号以选择位单元，存储器具有的电路包括：多个熔丝，用于提供表示延迟的延迟程序信号；时钟电路，具有接收表示何时已进入工作周期的外部时钟的输入端，和输出端；可编程脉冲宽度电路，具有耦合到时钟电路的输出端的第一输入端，接收延迟程序信号的第二输入端，和耦合到地址缓冲器的控制输入端的输出端；响应对应的模块选择信号的可编程延迟电路，所述可编程延迟具有响应该延迟程序信号的延迟；由可编程延迟电路启动的检测放大器；和由模块选择信号启动的字线驱动器。
根据本发明的上述存储器，其中可编程脉冲宽度电路被编程，从而具有与可编程延迟电路的延迟相等的脉冲宽度。
本发明提供一种存储器，其特征在于：地址缓冲器；响应该地址缓冲器的存储阵列；耦合到地址缓冲器的第一可编程延迟电路；耦合到地址缓冲器和存储阵列并响应启动信号而启动的字线驱动器；耦合到存储阵列并响应延迟的启动信号而启动的检测放大器；响应该启动信号提供延迟的启动信号的第二可编程延迟电路；和耦合到第一和第二可编程延迟电路的选择电路，具有提供表示延迟的选择信号的输出端。
根据本发明的上述技术方案，延迟电路确保由以地址缓冲器为代表的地址缓冲器认定的地址只要需要时才被认定，以确保存储器件的每个模块产生稳定数据。由于在制造之后测试每个IC，完全考虑了任何工艺变化。消除了因电压或温度变化造成的定时差异。存储器件不依赖于外部时钟规范并且不经受外部时钟抖动。另外，由于KAMP1信号尽快关断模块，降低了功率消耗。
附图说明
图1是采用根据本发明实施例的可编程延迟器件的存储器件的代表部分的方框图。
图2是根据可用于图1的延迟电路的本发明实施例的典型可编程延迟电路的方框图。
图3是根据本发明实施例实现的图1的时钟控制电路的方框图。
图4是图1的存储器件中采用的归零(RTZ)地址缓冲器的方框图。
图5是说明图1的存储器件的工作的定时图。
具体实施方式
图1是根据本发明实现的存储器件100的代表部分的方框图。可以用本领域技术人员已知的任何类型的集成电路(IC)或封装来实现存储器件100。所示的存储器件100是以约333兆赫工作的八(8)兆位滞后写同步静态RAM(SRAM)器件。然而，应该理解，本发明可应用于任何类型任何规模和速度的存储器件。
向地址缓冲器102提供多个地址位(ADDRj，地址缓冲器102认定到预解码器104的对应的多个地址信号Aj和地址补码信号ABj。预解码器104认定几组地址信号，包括块选择地址信号AB，行地址信号AR，和列地址信号AC。由共同表示为KR/W信号的一个或多个读/写(R/W)时钟信号控制地址缓冲器102。由时钟控制电路(K控制)106认定KR/W信号。把外部时钟信号KPAD以及R/W控制信号SSBPAD和SWBPAD提供给K控制电路106。K控制电路106包括延迟电路108，延迟电路108接收由熔断电路110产生的共同表示并被称为DC信号的多位延迟码。在所示的具体实施例中，有十八(18)个ADDRj地址信号，以便j从一(1)变到十八(18)。然而，应该理解，本发明可应用于任何数量的地址位。
把AB、AR、AC和DC信号提供给存储器件100的模块电路112。虽然仅示出一个模块电路112，存储器件100可包括多个这种模块电路112以实现特定规模的存储器件100。例如，在一个实施例中，存储器件100包括8个数据阵列，简称八分体，每个八分体包括32个与数据块112相同的数据块。在存储器件100的任何给定存取中，八分体中的四个提供九(9)位数据，每个总共36位。因此，各与数据块112相同的四个所选择的数据块中的每一个提供九位数据。为简单起见仅示出一个数据块112。
在数据块112中，把AB信号提供给模块选择电路120，模块选择电路120向另一个延迟电路122和字线驱动器(WL DRV)124产生模块选择信号BSEL。延迟电路122在功能上与K控制电路106中的延迟电路108相似，并从熔断电路110接收DC信号。这样，延迟电路108和122通过DC信号接收相同的延迟码，并由此在其输入和输出之间有效地产生近似相同的延迟量，如下面进一步描述的。把AR信号提供给行选择电路126，行选择电路126为字线驱动器124产生对应的字线信号。字线驱动器124向数据块112中的u×v数据阵列128产生字线信号WL。在所示的实施例中，阵列128最好是72×512位，总共36K位，其中K＝1024位。在认定到数据阵列128的WL信号时，数据阵列128认定到列解码器130的表示为BL的位线信号和表示为BLB位线补码信号，列解码器130接收AC地址信号和BSEL信号。列解码器130从BL和BLB中选择，以产生到检测放大器132的表示为DL的对应数据线信号和表示为DLB的数据线补码信号。由延迟电路122认定的时钟控制信号KAMP1启动检测放大器132。认定KAMP1信号时，检测放大器132检测DL、DLB信号上的数据，并产生表示为GDL的对应全局数据线信号和表示为GDLB的其补码信号。
K控制电路106内的延迟电路108确定响应KPAD信号的认定初始的KR/W时钟信号上的时钟脉冲的宽度。K控制电路106利用延迟电路108控制到地址缓冲器102的KR/W信号的脉冲宽度。地址缓冲器102控制提供给预解码104的地址信号Aj/ABj的脉冲宽度。另外，通常由延迟电路108确定AB、AR和AC地址信号以及提供给数据阵列128的WL信号的脉冲宽度。在经过K控制电路106、地址缓冲器102、预解码器104和时钟选择电路120的延迟后，最终由外部时钟信号KPAD的认定初始BSEL信号。在经过延迟电路122的延迟后，响应该BSEL信号的认定由延迟电路122认定KAMP1信号。这样，在经过延迟电路122的延迟后，响应KAMP1信号启动检测放大器132。对熔断电路110编程以确定延迟长度。另外，通常借助延迟电路108把提供给数据块112的AB、AR和AC地址信号的脉冲宽度以及已提供给数据阵列128后检测放大器132的启动控制与熔断电路110编程的相同的延迟量。因此，该地址信号只是在需要时才被认定，直到启动检测放大器132，以便对得到的数据抽样。
在存储器件100已完全处理并制造在对应的IC上之后，进行测试以确定其定时特性。特别是，借助ADDRj信号认定到存储器件100的地址，产生SSBPAD、SWBPAD、和KPAD信号以便将数据写入所有存储块，包括存储块112，并从中读取数据。该测试最好在各种频率级以及各种温度和电压条件下进行。检测和测量诸如位线BL、BLB上的数据阵列128之类的数据阵列以及数据线DL、DLB产生的位线数据。进行这些测试以响应BSEL信号的认定来确定延迟电路122的适当延迟量，以便确保在适当的时间启动每个模块的所有检测放大器，包括检测放大器132在内。所确定的延迟必须考虑到存储器件100的所有八分体的每个模块内每个数据阵列的最慢的数据路径。这样，确定经过延迟电路122的适当延迟，以确保在适当的时间认定到检测放大器132的KAMP1信号，确保数据线DL、DLB具有足够的差动电压，以便检测来自数据阵列128的正确数据。一旦确定了该延迟，熔断熔断电路110内的熔丝以便用确定的延迟对延迟电路122编程。由于延迟电路108与延迟电路122相同，并且二者接收相同的DC信号，用与延迟电路122近似相同的延迟对延迟电路108编程。
熔断丝在存储器领域中的常用的。存储器通常具有由熔断丝有选择地实现的冗余位。另外，根据批号、晶片上的位置、和其它信息来识别各个集成电路。该信息也位于IC上并因此由熔断丝编码。因此，这种情况下，熔断丝实际上可出现在所制造的每个器件上。在存储器冗余的情况下，仅出现在需要冗余位的那些情况下。然而，用于实现冗余位的技术非常可靠，从而采用熔断丝技术的风险最小，即使将其实施在每个器件上。如在此描述的，进一步测试存储器件100以确定启动检测放大器，包括检测放大器132在内的最小时间量，以计算经过数据阵列，包括数据阵列128在内的最慢延迟。一旦这样确定，熔断该熔断电路110，以建立延迟电路122的适当延迟。在存储器件100的每个模块内设置相同类型的延迟器件，以便用相同的延迟量对跨越所有八分体并在存储器件100的每个模块内的所有延迟器件编程。这样，在测试后根据具体制造的IC对最佳延迟量编程。
图2是可用于存储器件100的延迟电路108、122之一或二者的可编程延迟电路200的一个实施例的示意图。延迟电路200包括预定延迟电路202-205，三态缓冲器206-213，倒相器214-217和输入缓冲器201。可以用输入和输出反相缓冲器代替输入缓冲器201。缓冲器201接收标为IN的输入信号并将其输出认定给预定延迟电路202的输入端和三态缓冲器206的输入端。把预定延迟电路202的输出提供给三态缓冲器210的输入端。三态缓冲器210的输出提供给预定延迟电路203的输入端和三态缓冲器207的输入端。预定延迟电路203的输出提供给三态缓冲器211的输入端。三态缓冲器211的输出提供给预定的延迟电路204的输入端和三态缓冲器208的输入端。预定延迟电路204的输出提供给三态缓冲器212的输入端。三态缓冲器212的输出提供给预定延迟电路205的输入端和三态缓冲器209的输入端。预定延迟电路205的输出提供给三态缓冲器212的输入端。三态缓冲器213的输出耦合到三态缓冲器209的输出端并提供标为OUT的输出信号。三态缓冲器206的输出提供给三态缓冲器207的输入端。三态缓冲器207的输出提供给三态缓冲器208的输入端。三态缓冲器208的输出提供给三态缓冲器209的输入端。
熔断电路110向相应的输入端提供共同表示为DC信号的N个延迟代码信号，以便对延迟电路200编程。在所示的实施例中，给出了四个DC信号200-223，可以理解，虽然在替换实施例中可使用任何数量的延迟码信号，这取决于可编程延迟的分辨率。四个延迟信号200-223提供24或十六个(16)个不同的延迟等级，确定适用于存储器件100的延迟电路106和122的延迟等级。将代码信号220提供给倒相器214的输入端，三态缓冲器206的倒相控制输入端，三态缓冲器210的非倒相控制输入端。代码信号221提供给倒相器215的输入端，三态缓冲器207的倒相控制输入端，三态缓冲器211的非倒相控制输入端。代码信号222提供给倒相器216的输入端，三态缓冲器208的倒相控制输入端，三态缓冲器212的非倒相控制输入端。代码信号223提供给倒相器217的输入端，三态缓冲器209的倒相控制输入端，三态缓冲器213的非倒相控制输入端。倒相器214的输出提供给三态缓冲器206的非倒相控制输入端和三态缓冲器210的倒相控制输入端。倒相器215的输出提供给三态缓冲器207的非倒相控制输入端和三态缓冲器211的倒相控制输入端。倒相器216的输出提供给三态缓冲器208的非倒相控制输入端和三态缓冲器212的倒相控制输入端。倒相器217的输出提供给三态缓冲器209的非倒相控制输入端和三态缓冲器213的倒相控制输入端。
延迟电路200包括四个彼此相对成比例递增的不同延迟。顺便指出，这种情况下，假设预定延迟电路205具有表示为(1)的延迟的基准延迟，预定延迟电路204具有预定延迟电路205的延迟两倍(2)的延迟，预定延迟电路203具有预定延迟电路205的延迟四倍(4)的延迟，预定延迟电路202具有预定延迟电路205的延迟八倍(8)的延迟。由于有四个二进制位进入DC信号上，根据这四位来选择四个延迟并排列，以便可考虑从这四个二进制位得到的所有十六个选项选择从零到十五(16个延迟等级)的任何延迟量。
该操作在于可旁路任何预定延迟电路202-205或在任何组合中使用。预定延迟电路202-2-5分别对应二进制代码信号220-223。当一个特定的二进制信号是逻辑高时，起动对应的延迟。例如，通过应用二进制信号220和222为逻辑高状态而二进制代码信号221和223为逻辑低状态可实现十的延迟。这样有通过预定延迟电路202和预定延迟电路204而旁路预定延迟电路203和205的效果。通过2的乘方和在延迟之间使用三态驱动器，这些延迟线性地给出了从零到十五的所有选项。这样也紧凑，由于它将解码电路综合成延迟路径，以使其导致相对小的区域。这种类型的可编程延迟在这些方面是有利的，但不是必需的。也可用本领域中已知的其它类型的可编程延迟代替延迟电路200。
除二进制的一、二、四、八方案外，其它选项也可供选择延迟比使用。可能存在着根据位选择而使用非线性延迟的情况。可能存在着选择明显的延迟量或接近无延迟的情况，但在任何一种情况中都需要精调节。这种情况下，可选择预定延迟电路202为相对大数量，那将是希望大延迟情况下的延迟估计。其它的延迟保持相同，例如一倍、两倍和四倍的关系，以覆盖大延迟或接近零延迟情况的细分辨率。在任何情况下，可以有更有用的并由DC信号选择的其它延迟组合。
图3是图1所示的K控制电路106的示意图方框图。将外部时钟KPAD提供给缓冲器301的输入端，缓冲器301的输出提供给控制逻辑305。读/写控制信号包括表示为SSBPAD的同步选择条码(bar)信号和表示为SWBPAD的同步写条码信号。条码或″B″表示“非”逻辑。认定SSBPAD信号为低以表示存储器读或写的存取，认定SWBPAD信号为低以表示存储器的写存取，认定SWBPAD信号为高以表示存储器的读存取。将SSBPAD信号提供给缓冲器303，缓冲器303将其输出提供给控制逻辑305。将SWBPAD信号提供给缓冲器304，缓冲器304将其输出提供给控制逻辑305。控制逻辑305通过SSBPAD信号检测存储器的存取周期并根据SWBPAD信号确定读或写周期。对于读周期，控制逻辑305认定读信号R与KPAD时钟信号的认定同步。对于写周期，控制逻辑305认定写信号W与时钟信号KPAD的认定同步。将R信号提供给缓冲器KRBUF307的输入端，缓冲器KRBUF307认定表示为KR的输出读取时钟信号。将W信号提供给写缓冲器KWBUF309的输入端，缓冲器KWBUF309认定输出写信号KW。KR和KW信号一同被称为KR/W信号，并如前所述提供给地址缓冲器102。将KR和KW信号提供给双输入端″或″门313相应的输入端，″或″门313的输出提供给延迟电路108的输入端。延迟电路108还如前所述从熔断电路110接收DC信号。延迟电路108的输出认定信号RESET，把信号RESET提供给读和写缓冲器KRBUF307和KWBUF309的复位输入端。在该实施例中，一个延迟电路用于KRBUF和KWBUF这二个缓冲器，但应该理解，可使用两个延迟电路，换句话说，一个用于KRBUF，一个用于KWBUF。
KRBUF电路307在其输入端响应R信号的认定来认定KR信号。同样，KWBUF电路309在其输入端响应W信号的认定来认定KR信号。延迟电路108通过″或″门313检测KR和KW信号中任何一个的认定。编程的延迟通过延迟电路108后，延迟电路108认定使KRBUF电路307和KWBUF电路309复位的RESET信号。这样，在存储器存取期间，响应KPAD信号的认定，无论是认定KR还是KW信号，认定的时钟信号具有近似等于编程到延迟电路108中的延迟的脉冲宽度。随之而产生的是，对于读和写周期，KR/W信号具有由延迟电路108控制的脉冲宽度。
图4是根据归零(RTZ)方案实施的脉冲宽度控制地址缓冲器的简化方框图。把KR/W信号提供给地址缓冲器400的时钟输入端，地址缓冲器400还在其数据输入端接收ADDRj信号中相应的一个。地址缓冲器400在其非倒相输出端认定一个对应的地址信号Aj，并在其倒相输出端认定一个互补地址位ABj。当KR/W时钟信号为低时，根据RTZ方案认定在输出端Aj、ABj的地址信号都为低。当KR/W时钟信号为高时，地址缓冲器400认定Aj输出与ADDRj输入信号上认定的输入地址位相对应。将互补地址位ABj认定给Aj地址位的相反逻辑电平。当KR/W时钟信号变为低时，地址位Aj、ABj都返回零或逻辑低。这样，响应KR/W信号变为高并且只要是KR/W信号保持高的情况，认定地址位Aj、ABj中只有一个为高。因此，所得到的在地址位Aj、ABj上认定的脉冲与KR/W信号的输入时钟脉冲具有近似相同的持续时间。
图5是说明图1所示存储器电路100的读操作的定时图。表示为A0的地址出现在输入ADDRj信号上并认定SSBPAD信号为低以表示存储器存取。认定SWBPAD信号为高以表示读周期。然后认定KPAD信号为高以便对SSBPAD、SWBPAD和ADDRj信号取样，从而检测读周期和对应的地址。对此响应并认定KR信号为高并具有如由延迟电路108确定的表示为VAL的脉冲宽度。KR信号的认定在从地址缓冲器102提供给预解码器104的Aj、ABj两个地址信号上造成对应的脉冲。预解码器104产生AB、AC和AR信号，这些信号最终转化为认定给由AB地址信号确定的所选模块的数据阵列128的对应WL信号。AB信号上的脉冲还使BSEL信号被所块模块的模块选择电路120认定为高。字线驱动器124将对应的WL信号认定到数据阵列128，数据阵列开始在位线BL/BLB上产生数据来进行响应。列解码130选择位线BL、BLB并开始在其输出端在对应的DL、DLB数据线上认定数据。
由模块选择电路120认定的BSEL信号初始延迟电路122的编程延迟。因此，在编程的延迟VAL后，延迟电路122认定KAMP1信号以启动检测放大器132。KAMP1信号的认定使数据线DL、DLB上的数据分离并产生适当的数据。还响应KAMP1信号认定被称为GDLEQB的全局均衡器信号，KAMP1信号使全局数据线均衡电路(未示出)关断，并使检测放大器132在GDL、GDLB全局数据线上快速产生数据。因此，在GDL、GDLB全局数据线上认定的数据可用于检测并由存储器件100的其它放大器(未示出)取样。
KR信号具有延迟电路108确定的脉冲宽度VAL。在VAL延迟后，将KR信号解除认定为低，对地址信号Aj、ABj进行归零。Aj、ABj信号的RTZ又通过字线驱动器124使WL信号为非。在认定KAMP1信号时，模块选择电路120对BSEL信号解除认定，BSEL信号停用列解码器130，以使数据线DL、DLB返回最初的状态。GDLEQB信号具有预定的脉冲宽度，在求反操作时，使GDL、GDLB全局数据线返回最初的状态。
可以理解，延迟电路108确保由以地址缓冲器400为代表的地址缓冲器102认定的地址只要需要时才被认定，以确保存储器件100的每个模块产生稳定数据。由于在制造之后测试每个IC，完全考虑了任何工艺变化。消除了因电压或温度变化造成的定时差异。存储器件100不依赖于外部时钟规范并且不经受外部时钟抖动。另外，由于KAMP1信号尽快关断模块，降低了功率消耗。

Claims (3)

1.一种存储器，其特征在于：
一个地址缓冲器，具有用于接收地址信号的输入端，提供真地址信号的第一输出端；提供互补地址信号的第二输出端；和控制输入端；
多个熔丝，用于提供延迟程序信号；
时钟电路，具有接收外部时钟的输入端和输出端；
可编程脉冲宽度电路，具有耦合到时钟电路的输出端的第一输入端，接收延迟程序信号的第二输入端，和耦合到地址缓冲器的控制输入端的输出端；
响应启动信号启动的字线驱动器；
响应延迟的启动信号启动的检测放大器；和
响应该启动信号提供延迟的启动信号的可编程延迟电路，其中可编程延迟电路具有与可编程脉冲宽度电路产生的脉冲的宽度相同的延迟；
其中地址缓冲器响应被禁止的控制输入端而使真和互补地址信号处在相同逻辑状态。
2.一种存储器，具有地址缓冲器，该地址缓冲器具有用于接收地址信号的输入端，提供真地址信号的第一输出端；提供互补地址信号的第二输出端；和控制输入端；该存储器具有多个模块，由对应的模块选择信号选择每个模块；并响应进入存储器的工作周期，提供启动解码器的工作地址信号以选择位单元，该存储器还包括：
多个熔丝，用于提供表示延迟的延迟程序信号；
时钟电路，具有接收表示何时已进入工作周期的外部时钟的输入端，和输出端；
可编程脉冲宽度电路，具有耦合到时钟电路的输出端的第一输入端，接收延迟程序信号的第二输入端，和耦合到地址缓冲器的控制输入端的输出端；
响应对应的模块选择信号的可编程延迟电路，所述可编程延迟具有响应该延迟程序信号的延迟；
由可编程延迟电路启动的检测放大器；和
由模块选择信号启动的字线驱动器。
3.根据权利要求2所述的存储器，其中可编程脉冲宽度电路被编程，从而具有与可编程延迟电路的延迟相等的脉冲宽度。
CN00121974A 1999-10-28 2000-07-27 采用可编程延迟来控制地址缓冲器的存储器 Expired - Lifetime CN100587839C (zh)

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Application Number Priority Date Filing Date Title
US09/428,440 1999-10-28
US09/428,440 US6108266A (en) 1999-10-28 1999-10-28 Memory utilizing a programmable delay to control address buffers

Publications (2)

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