CN102859604B - 参考单元电路及使用该电路的可变电阻型非易失性存储装置 - Google Patents

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Abstract

包括：参考单元(201a、b)，具有可变电阻元件，该可变电阻元件根据电信号的施加而在规定的低电阻状态LR与高电阻状态HR之间可逆地发生变化；比较器(204)，比较参考单元(201a、b)的电阻值；脉冲生成电路(202)，生成用于将参考单元(201a、b)设定为LR及HR中的任一方的电信号；以及控制电路(206)，控制以下动作，即将所生成的电信号施加给参考单元(201a、b)中的与比较器(204)的比较结果对应的一方，之后反复进行向参考单元(201a、b)中的与比较器(204)的新的比较结果对应的一方施加通过脉冲生成电路(202)生成的新的电信号的动作，之后将参考单元(201a、b)中的与比较器(204)的最终比较结果对应的一方连接到输出端子(208)上。

Description

参考单元电路及使用该电路的可变电阻型非易失性存储装置
技术领域
本发明涉及一种由根据电信号可逆地改变电阻值的可变电阻型存储元件构成的存储器单元可变电阻型非易失性存储装置。
背景技术
近年来，包括用可变电阻型存储元件构成的存储器单元的非易失性存储装置的研究开发得到进展。可变电阻型存储元件是指具有电阻值随着电信号等可逆地变化的性质、且能够非易失性地存储与该电阻值对应的数据的元件，基于氧化还原反应引起的电阻值变化的ReRAM、基于磁阻变化的MRAM、基于相变化引起的电阻值变化的PCRAM等相当于此。
并且，作为使用了上述可变电阻型存储元件的非易失性存储装置，公知有如下装置：在正交配置的位线与字线、源极线之间的交点位置上串联连接了MOS晶体管和可变电阻型存储元件的、所谓1T1R型的非易失性存储装置；同样在正交配置的位线与字线之间的交点位置上串联连接了二极管元件和可变电阻型存储元件的、所谓交叉点型的非易失性存储装置。
通常从存储装置进行的读出，公知一般有以下参考单元方式(也称为虚拟单元方式)：构成具有与所存储的数据“1”及数据“0”对应的存储信息的中间状态的信息的参考单元(还称为虚拟单元)，与从存储器单元读出的信息比较其大小关系，判断是数据“1”还是数据“0”。若是使用了可变电阻型存储元件的非易失性存储装置，则形成具有高电阻状态与低电阻状态的中间状态的电阻值的参考单元。
在专利文献1中，公开了在MRAM的存储器电路结构中削减参考单元总数的结构。
图18是MRAM装置的电路结构图，夹着感测放大器1005而在左右配置由MRAM元件构成的第1存储器单元阵列1001与第2存储器单元阵列1002。此外，分别与第1存储器单元阵列1001及第2存储器单元阵列1002相邻地配置第1参考单元阵列1003和第2参考单元阵列1004。并且，在读出并选择属于第1存储器单元阵列1001的存储器单元MC的情况下，属于第2参考单元阵列1004的参考单元RC被选择，通过感测放大器1005比较判定各电阻值的大小，在读出并选择属于第2存储器单元阵列1002的存储器单元MC的情况下，属于第1参考单元阵列1003的参考单元RC被选择，通过感测放大器1005比较判定各电阻值的大小。
参考单元RC由具有存储器单元MC的低电阻状态与高电阻状态之间的电阻值(参考值)的固定电阻元件构成。具体而言，参考单元RC以与存储器单元MC相同的工艺结构形成并固定磁化方向，而且通过改变强磁性层的面积来将固定电阻值调整为期望的值。此外，公开了以下内容，关于所使用的参考单元RC，在参考单元阵列1003中能够仅使用例如最上方的1位RCL1，在参考单元阵列1004中也能够仅使用例如最上方的1位RCR1，能够削减参考单元的个数。
在专利文献2中，公开了由能够进行平衡(trimming)的参考单元构成的交叉点型ReRAM的结构。
图19是ReRAM装置的基本结构图，通过感测放大器1012比较在存储器单元阵列1010内所配置的串联连接了可变电阻元件VR和二极管Di的存储器单元MC中流过的电流、和在同样构成的参考单元块1011中流过的电流的大小，并进行读出动作。在此，参考单元块1011内的多个参考单元RC均使用与存储器单元阵列1010相同的单元结构，其可变电阻元件VR被设定为所有单元的电阻值最高的状态、即最小的存储器单元电流状态，并且进行并联连接。并且，公开了通过对并联连接的参考单元RC的个数进行平衡调整，能够将用于读出存储器单元阵列1010的数据的参考电流值最优化。
现有技术文献
专利文献
专利文献1：日本特开2010-49730号公报(图2)
专利文献2：日本特开2009-117006号公报(图2)
发明内容
(发明要解决的课题)
然而，通常情况下，由多个存储器单元构成的存储器单元阵列中，即使由同一存储器单元构成，各存储器单元在其加工尺寸及膜厚等方面也存在偏差，因此存储器单元中所记录的物理量在每1位上会略有差异，存在偏差。
图1是在具有由N位存储器单元构成的存储器单元阵列的可变电阻型非易失性存储装置中，写入了高电阻状态或低电阻状态的多个存储器单元的电阻值的分布的示意图。在可变电阻型存储元件的情况下，存储器单元中所存储的信息与存储器单元取第1范围内的电阻值的低电阻(简称为LR)状态、及存储器单元取下限比上述第1范围的上限高的第2范围内的电阻值的高电阻(简称为HR)状态这至少2个电阻状态建立对应。
并且，在存储器单元阵列整体中，如在图1中LR状态下的分布的下限值表示为LRmin、上限值表示为LRmax、HR状态下的分布的下限值表示为HRmin、上限值表示为HRmax那样，存储器单元的电阻值是按某一范围的散布而分布的。
此时，公知与规定的基准电平比较后进行读出动作的参考单元方式对实现稳定的读出动作是有效的方式之一。并且，在该参考单元方式的情况下，参考单元被设定为LRmax与HRmin的中间值(以下称为参考电阻值)的情况较多。或者，更优选的是，考虑对读出速度及数据保存特性等的各种容限，若设定为略微高电阻侧，或设定为略微低电阻侧，则能够实现进一步的最优化设计。
在专利文献1中，作为参考单元，稍微变更存储器单元结构，构成具有规定的参考电阻值的固定电阻元件。能够在制造阶段明确地固定为期望的值来制作参考电阻值。相反，会考虑到存储器单元阵列主体的电阻值分布及其绝对值因制造条件及实际的动作环境而改变。即，图1所示的分布的绝对值偏移，参考电阻值从最优点相对偏离，从而存在与访问时间等性能下降及数据保存等可靠性下降有关的课题。
而在专利文献2中，将与存储器单元阵列主体相同结构的存储器单元用作参考单元，能够将制造条件的偏差同样地反映到参考单元中。此外，在专利文献2中公开了，将多个参考单元的电阻值设定为HR状态下的上限值HRmax之后，以使参考电阻值成为HRmin以下的电阻值的方式，对参考单元的并联连接个数进行平衡调整。
然而，在该方法的情况下，也存在如何将参考单元设定为HR状态下的电阻分布的上限值HRmax、如何找出HR状态的电阻分布的下限值HRmin并以达到其以下的电阻值的方式进行平衡调整的课题。
具体而言，虽然没有例示，但可以考虑例如预先假设HR状态的电阻分布的上限值HRmax，并进行写入以达到该值的方法。此时，与通过专利文献1说明的课题同样地，在预先假设的设定电阻值与实际的存储器单元的散布分布偏移的情况下，存在与访问时间等性能下降及数据保存等可靠性下降有关的课题。
本发明是鉴于上述问题而做出的，其目的在于提供一种具有用于使参考单元接近LR状态的电阻值的分布范围的下限值LRmin、上限值LRmax、HR状态的电阻值的分布范围的下限值HRmin、上限值HRmax中的期望的一个值的合适的结构的参考单元电路、参考单元电路的设定方法、使用参考单元电路的可变电阻型非易失性存储装置及可变电阻型非易失性存储装置的控制方法。
(用于解决课题的手段)
为了解决上述课题，本发明的一个方式的参考单元电路包括：第1参考单元及第2参考单元，利用可变电阻元件构成，该可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态与具有第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述第2范围的下限电阻值高于上述第1范围的上限电阻值；比较器，比较上述第1参考单元的电阻值与上述第2参考单元的电阻值；控制电路；施加电路，向上述第1参考单元及上述第2参考单元中的从上述控制电路指示的参考单元施加用于将该参考单元设定为上述低电阻状态及上述高电阻状态中的任一方、即目标状态的电信号；以及输出电路，在输出端子上电连接了上述第1参考单元及上述第2参考单元中的从上述控制电路指示的参考单元，上述控制电路为了使上述第1参考单元的电阻值或上述第2参考单元的电阻值接近作为上述目标状态下的下限电阻值或上限电阻值的目标电阻值，执行1次以上的以下动作：上述第1参考单元及上述第2参考单元中的由上述比较器进行的比较动作；和写入动作，与上述比较器的每一次的比较结果对应地，通过上述施加电路对离上述目标电阻值更远的参考单元施加上述电信号，上述控制电路在上述写入动作之后执行以下输出动作：在上述第1参考单元及上述第2参考单元中，与上述比较器的比较结果对应地，通过上述输出电路将离上述目标电阻值更近的参考单元电连接到上述输出端子上。
(发明效果)
本发明的参考单元电路利用可变电阻型存储元件的如下特性：利用可变电阻元件构成并配置在存储器单元阵列内的多个存储器单元分别所具有的电阻值、与在使上述多个存储器单元中的1个多次改变了电阻时该存储器单元每次改变电阻时所具有的电阻值分布在大致相同的范围内。由此，在使用2个参考单元的小规模的电路中，通过反复进行这2个参考单元的电阻值的比较、以及向这2个参考单元中的与该比较的结果对应的任一个参考单元写入的写入动作的简单的方法，能够获得近似存储器单元阵列内的多个存储器单元的高电阻状态下的电阻值的分布范围的上限值(HRmax)、下限值(HRmin)、及低电阻状态下电阻值的分布范围的上限值(LRmax)、下限值(LRmin)中的任意1个值的电阻值。
此外，根据本发明的可变电阻型非易失性存储装置，通过将参考单元的电阻值设定为例如低电阻状态下的电阻分布的上限值、高电阻状态下的电阻分布的下限值，能够表示存储器单元阵列内的各存储器单元保存信息的状态的边界条件，因此能够提供通过具备以此为基准的读出电路来能够实现稳定动作的可变电阻型非易失性存储装置。
此外，根据本发明的可变电阻型非易失性存储装置，将参考单元的电阻值设定为例如低电阻状态下的电阻分布的上限值(LRmax)、高电阻状态下的电阻分布的下限值(HRmin)这样的存储器单元阵列内的各存储器单元保存信息的状态的边界条件(最差状态)后，观察该参考单元的电阻值的经时变化，在该参考单元中，能够在各存储器单元之前检测出信息保持状态的劣化并进行刷新动作，因此能够提供数据保存特性优异的可变电阻型非易失性存储装置。
附图说明
图1是表示存储器单元阵列的电阻值的分布的示意图。
图2是作为本发明的基础数据的1T1R存储器单元的电路图。
图3是表示作为本发明的基础数据的非易失性存储元件的基本结构的示意图。
图4是在本发明的基础数据的测量中所使用的可变电阻型非易失性存储装置的结构图。
图5A是表示作为本发明的基础数据的非易失性存储元件的电阻变化中的高电阻状态的存储器单元电流的分布的一例的图。
图5B是表示作为本发明的基础数据的非易失性存储元件的电阻变化中的低电阻状态的存储器单元电流的分布的一例的图。
图6是本发明的实施方式的参考单元电路的结构图。
图7是本发明的实施方式的参考单元电路中的脉冲生成电路的结构图。
图8是本发明的实施方式的参考单元电路中的读出电路的结构图。
图9是本发明的实施方式的参考单元电路中的判定电路的结构图。
图10是表示本发明的实施方式的参考单元电路的动作的流程图。
图11是表示本发明的实施方式的参考单元电路的动作的概念图。
图12是使用了本发明的实施方式的参考单元电路的第1例的可变电阻型非易失性存储装置的结构图。
图13是本发明的实施方式的第1例的可变电阻型非易失性存储装置中的参考电路的结构图。
图14是使用了本发明的实施方式的参考单元电路的第2例的可变电阻型非易失性存储装置的结构图。
图15是本发明的实施方式的第2例的可变电阻型非易失性存储装置中的刷新指示电路的结构图。
图16是表示本发明的实施方式的第2例的可变电阻型非易失性存储装置的动作的概念图。
图17是本发明的实施方式的交叉点型存储器单元的电路图。
图18是现有的非易失性存储装置的结构图。
图19是现有的非易失性存储装置的结构图。
具体实施方式
[本发明的基础数据]
首先，说明通过研究我们的可变电阻型存储器而获得的可变电阻型存储元件的基本特性。在此，除了从上述现有的公开例发现的课题以外，关于可变电阻型存储元件固有的特性，说明将其应用于可变电阻型非易失性存储装置的情况下新发现的课题。
图2是用于评价的存储器单元的电路图。在1T1R型的存储器单元100中串联连接有可变电阻型存储元件101、和作为选择元件的N型MOS晶体管102。存储器单元100通过控制与可变电阻型存储元件101连接的端子103、端子104、以及与N型MOS晶体管102的栅极端子对应的端子105这3个端子各自的电压，能够在可变电阻型存储元件101上可逆地设定HR状态或LR状态。
图3是可变电阻型存储元件101的剖面结构图。可变电阻型存储元件101包括第1电极111(下部电极)、第2电极114(上部电极)、以及由缺氧型的过渡金属氧化物构成的电阻变化层115。电阻变化层115通过层叠由缺氧型的过渡金属氧化物构成的第1过渡金属氧化物层112、和由缺氧率比第1过渡金属氧化物层112小的过渡金属氧化物构成的第2过渡金属氧化物层113而构成。在本实施方式中，作为一例，第1过渡金属和第2过渡金属使用同种过渡金属，层叠缺氧型的第1钽氧化物层(以下称为第1Ta氧化物层)112、和第2钽氧化物层(以下称为第2Ta氧化物层)113而构成。在将第1Ta氧化物层表述为TaOx，将第2Ta氧化物层表述TaOy时，x＜y。第2Ta氧化物层的膜厚优选为在1nm以上且10nm以下。此外，在本实施方式中，第1电极111由钽氮化物(TaN)构成，第2电极114包含贵金属材料、例如铂(Pt)。
缺氧型的过渡金属氧化物是指，与具有化学计量的组分的氧化物相比，氧的含量(原子比：总原子数中所占的氧原子数的比例)小的氧化物。通常情况下，具有化学计量的组分的氧化物为绝缘体、或具有非常高的电阻值。例如在过渡金属为Ta的情况下，具有化学计量的氧化物的组分为Ta2O5，Ta与O的原子数之比(O/Ta)为2.5。因此，在缺氧型的Ta氧化物中，Ta与O的原子比大于0且小于2.5。
在此，第2Ta氧化物层113的含氧率高于第1Ta氧化物层112的含氧率。换言之，第2Ta氧化物层113的缺氧率小于第1Ta氧化物层112的缺氧率。缺氧率是指，在各过渡金属中，相对于构成其化学计量的组分的氧化物的氧的量所不足的氧的比例。例如，在过渡金属为钽(Ta)的情况下，化学计量的氧化物的组分为Ta2O5，因此可以表述为TaO2.5。TaO2.5的缺氧率为0％。例如，TaO1.5的组分的缺氧型的钽氧化物的缺氧率为缺氧率＝(2.5-1.5)/2.5＝40％。此外，含氧率是指，所含氧原子数与构成该过渡金属氧化物的总原子数之比。关于Ta2O5的含氧率，总原子数中所占的氧原子数之比为(O/(Ta+O))，因此为71.4atm％。因此，缺氧型的钽氧化物的含氧率大于0且小于71.4atm％。
构成电阻变化层115的金属还可以使用钽以外的过渡金属。作为过渡金属，可以使用钽(Ta)、钛(Ti)、铪(Hf)、镐(Zr)、铌(Nb)、钨(W)等。过渡金属能够成为多个氧化状态，因此能够通过氧化还原反应实现不同的电阻状态。例如，在使用铪氧化物的情况下，将第1铪氧化物层112的组分设为HfOx的情况下x为0.9以上且1.6以下，并且将第2铪氧化物层113的组分设为HfOy的情况下y大于x的值时，确认到能够稳定且高速地改变电阻变化层115的电阻值。此时，优选的是，第2铪氧化物层113的膜厚为3nm以上且4nm以下。此外，在使用镐氧化物的情况下，将第1镐氧化物层112的组分设为ZrOx的情况下x为0.9以上且1.4以下，并且将第2镐氧化物层113的组分设为ZrOy的情况下y大于x的值时，确认到能够稳定且高速地改变电阻变化层115的电阻值。此时，优选的是，第2镐氧化物层113的膜厚为1nm以上且5nm以下。
另外，在上述例子中，电阻变化层为2层的层叠结构，但是也可以由缺氧型的过渡金属氧化物层构成为单层的电阻变化层。
此外，作为电阻变化层115，也可以使用通过由第1过渡金属构成的第1过渡金属氧化物层112、和由与第1过渡金属不同的第2过渡金属构成的第2过渡金属氧化物层113构成的层叠结构。第2过渡金属氧化物层的缺氧率小于第1过渡金属氧化物层的缺氧率。换言之，第2过渡金属氧化物层113的电阻值高于第1过渡金属氧化物层112的电阻值。通过设置为这样的结构，对于电阻变化时施加在第1电极111及第2电极114之间的电压而言，可向第2过渡金属氧化物层113分配更多的电压。由此，能够更容易引起在第2过渡金属氧化物层113中发生的氧化还原反应。
此外，在第1过渡金属和第2过渡金属上使用彼此不同的材料的情况下，优选的是，第2过渡金属的标准电极电位小于第1过渡金属的标准电极电位。认为，在电阻高的第2过渡金属氧化物层113中形成的微小的细丝(filament)(导电路径)中发生氧化还原反应，从而其电阻值变化。由此，发生电阻变化现象。例如，第1过渡金属氧化物层112使用缺氧型的钽氧化物，且第2过渡金属氧化物层113使用钛氧化物(TiO2)，从而能够实现稳定的电阻变化动作。钛(标准电极电位＝-1.63eV)为标准电极电位比钽(标准电极电位＝-0.6eV)低的材料。通过在第2过渡金属氧化物层113中配置与第1过渡金属氧化物层112相比标准电极电位小的金属氧化物，从而在第2过渡金属氧化物层113中更容易发生氧化还原反应。
上述各材料的层叠结构的电阻变化膜中的电阻变化现象均被认为是由于在电阻高的第2过渡金属氧化物层113中形成的微小的细丝中发生氧化还原反应，因此其电阻值变化的结果所产生的。即，在第2过渡金属氧化物层113侧的第2电极114上以第1电极111为基准施加正的电压时，电阻变化层115中的氧离子被吸引到第2过渡金属氧化物层113侧，从而在第2过渡金属氧化物层113中所形成的微小的细丝中发生氧化反应。认为微小的细丝的电阻因此而增大。相反，在第2过渡金属氧化物层113侧的第2电极114上以第1电极111为基准施加负的电压时，第2过渡金属氧化物层113中的氧离子被吸引到第1过渡金属氧化物层112侧，由此在第2过渡金属氧化物层113中所形成的微小的细丝中发生还原反应。认为微小的细丝的电阻因此而减小。
与缺氧率更小的第2过渡金属氧化物层113连接的第2电极114由例如铂(Pt)、铱(Ir)、把(Pd)等与构成第2过渡金属氧化物层113的过渡金属及构成第1电极111的材料相比标准电极电位更高的材料构成。通过设置为这样的结构，在第2电极114与第2过渡金属氧化物层113的界面附近的第2过渡金属氧化物层113中，选择性地发生氧化还原反应，从而能够实现稳定的电阻变化现象。
图4是存储器单元100的评价中所使用的可变电阻型非易失性存储装置120的框图。
如图4所示，可变电阻型非易失性存储装置120在基板上具备：存储器单元阵列121、行选择电路123、包括字线驱动器WLD及源极线驱动器SLD的行驱动器122、列选择电路124、用于进行数据的写入的写入电路125、检测选择位线上流动的电流量且判定所存储的数据为“1”还是“0”的读出电路126、以及经由端子DQ进行数据的输入输出处理的输入输出电路127。此外，为了直接测量选择位线上流动的电流量，经由列选择电路124具有监视端子128。
此外，作为写入用电源129具有LR(低电阻)化用电源130和HR(高电阻)化用电源131，LR化用电源130的输出V2被供给到行驱动器122，HR化用电源131的输出V1被供给到写入电路125。
此外，包括接收从外部输入的地址信号的地址输入电路132、和根据从外部输入的控制信号进行控制的控制电路133。
接着，关于用可变电阻型非易失性存储装置120测量到的存储器单元100的特性，说明测量结果。
在该测量中，从起始地址开始对1024位量的地址空间的存储器单元反复执行100次进行HR(高电阻)化写入和存储器单元电流的测量之后接着对相同的地址空间进行LR(低电阻)化写入和存储器单元电流的测量的处理序列。
将写入用电源129及电源VDD设定为：在HR化写入动作中，对存储器单元100的端子103施加1.8V，对端子104施加0V，对端子105施加2.4V，在LR化写入动作中，对存储器单元100的端子103施加0V，对端子104施加2.4V，对端子105施加2.4V。此外，在测量存储器单元电流时，以对存储器单元100的端子104施加0V、对端子105施加1.8V的方式设定电源VDD，对监视端子128施加0.4V(不引起电阻变化的电压)，从而测量从存储器单元100的端子103向端子104流动的电流值作为存储器单元电流值。
图5A表示HR化写入后的存储器单元电流值的分布。
黑圈以Weibull分布图(Weibull plot)表示第100次HR化写入后的1024位的存储器单元的各存储器单元电流值的分布(以下，将存储器单元阵列中所包含的各存储器单元的HR化写入后的电流值的分布称为HR阵列散布)。
此外，空心的四边形及三角形以正态期待值图，对与1024位中的特定的2位(在此，作为一例是第0位和第1位)分别对应的存储器单元表示从第1次到第100次的各HR化写入后的存储器单元电流值(以下，对一个存储器单元进行多次HR化写入时，将该存储器单元的各HR化写入后的电流值的分布称为HR位散布)。
图5B表示LR化写入后的存储器单元电流值的分布。
黑圈以Weibull分布图表示第100次LR化写入后的1024位的存储器单元的各存储器单元电流值的分布(以下，将存储器单元阵列中所包含的各存储器单元的LR化写入后的电流值的分布称为LR阵列散布)。
此外，空心的四边形及三角形以Weibull分布图对与1024位中的特定的2位(在此，作为一例是阵列散布中纵轴的刻度0附近的2位)分别对应的存储器单元表示从第1次到第100次的各LR化写入后的电流值的位散布(LR位散布)。
在图5A中，HR阵列散布在2μA至28μA之间表示出大致正态分布的扩展，例示的2位的存储器单元各自的HR位散布也在大致相同的范围内表示出与HR阵列散布类似的正态分布的分布。
在图5B中，LR阵列散布也在31μA之63μA之间表示出大致正态分布的扩展，例示的2位的存储器单元各自的LR位散布虽然扩展略狭窄，但仍表示出正态分布的分布。
即，阵列散布和位散布在大致相同的范围内正态分布。即使是同一存储器单元，在每一次的电阻变化动作中，所设定的HR状态的电阻值或LR状态的电阻值也在各自的下限电阻值到上限电阻值具有正态分布的散布的扩展。并且，上述存储器单元的集合体、即阵列散布反映该位散布，具有成为大致相同的正态分布的分布的特征。
这一点表示只要观察1位的存储器单元的多次电阻变化动作后的散布，就能够大致预测配置有与该存储器单元相同结构的多个存储器单元的存储器单元阵列的阵列散布。
该现象不同于DRAM或快闪存储器等以往通常公知的存储器的散布的机理。
上述存储器的散布例如像存储节点部的加工尺寸稍微小的存储器单元和稍微大的存储器单元、存储节点部的膜厚稍微薄的存储器单元和稍微厚的存储器单元那样，即使是同一芯片上的存储器单元，也依赖于物理上的某些参数，各存储器单元具有规定的散布。
因此，在与所存储的信息对应的物理量(例如在DRAM的情况下为蓄积电荷量，在快闪存储器的情况下为写入阈值电压)为低值的存储器单元中，即使反复写入，该物理量仍以低值分布，在该物理量为高值的存储器单元中，即使反复写入，该物理量仍以高值分布，阵列散布为多个这种存储器单元的统计结果。
本发明的原理为，利用即使是一个存储器单元，也在每次反复进行写入动作时从低值到高值能够以正态分布获得与所存储的信息对应的物理量(电阻值)的可变电阻型存储元件的特征。
本发明的1个方式的参考单元电路，具备：第1参考单元及第2参考单元，利用可变电阻元件构成，该可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态与具有第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述第2范围的下限电阻值比上述第1范围的上限电阻值高；比较器，比较上述第1参考单元的电阻值与上述第2参考单元的电阻值；控制电路；施加电路，向上述第1参考单元及上述第2参考单元中的从上述控制电路指示的参考单元施加用于将该参考单元设定为上述低电阻状态及上述高电阻状态中的任一方、即目标状态的电信号；以及输出电路，在输出端子上电连接了上述第1参考单元及上述第2参考单元中的从上述控制电路指示的参考单元，上述控制电路为了使上述第1参考单元的电阻值或上述第2参考单元的电阻值接近作为上述目标状态下的下限电阻值或上限电阻值的目标电阻值，执行1次以上的以下动作：上述第1参考单元及上述第2参考单元中的由上述比较器进行的比较动作；和写入动作，与上述比较器的每一次的比较结果对应地，通过上述施加电路对离上述目标电阻值更远的参考单元施加上述电信号，上述控制电路在上述写入动作之后，执行以下输出动作：在上述第1参考单元及上述第2参考单元中，与上述比较器的比较结果对应地，通过上述输出电路在上述输出端子上电连接与上述目标电阻值更近的参考单元。
根据该结构，利用可变电阻型存储元件的如下特性：利用可变电阻元件构成并配置在存储器单元阵列内的多个存储器单元分别所具备的电阻值、与在使上述多个存储器单元中的1个多次改变了电阻时该存储器单元每次改变电阻时所具备的电阻值分布在大致相同的范围内。由此，在使用了2个参考单元的小规模的电路中，通过反复进行这2个参考单元的电阻值的比较、以及向这2个参考单元中的与该比较结果对应的任一个参考单元写入的写入动作的简单的方法，能够获得近似存储器单元阵列内的多个存储器单元的高电阻状态下的电阻值的分布范围的上限值(HRmax)、下限值(HRmin)及低电阻状态下电阻值的分布范围的上限值(LRmax)、下限值(LRmin)中的任意1个值、即目标电阻值的电阻值。
此外，上述参考单元电路也可以包括生成上述电信号的脉冲生成电路。
根据该结构，能够通过上述脉冲生成电路，生成用于写入动作中的上述电信号。
此外，作为上述电信号，上述施加电路也可以向从上述控制电路指示的参考单元施加第1脉冲信号和第2脉冲信号，上述第1脉冲信号用于将上述第1参考单元及上述第2参考单元设定为与上述低电阻状态及上述高电阻状态的中的上述目标状态不同的电阻状态，上述第2脉冲信号用于在该第1脉冲信号之后将上述第1参考单元及上述第2参考单元设定为上述目标状态。
根据该结构，通过将上述第1参考单元及上述第2参考单元设定为上述目标状态及与上述目标状态不同的电阻状态的动作，能够获得与上述目标电阻值近似的电阻值。
此外，上述第1参考单元及上述第2参考单元也可以将上述可变电阻元件和晶体管串联连接而成(所谓1T1R型单元)。
根据该结构，可获得能够与1T1R型存储器单元阵列适当组合而使用的参考单元电路。
此外，上述第1参考单元及上述第2参考单元也可以将上述可变电阻元件和二极管串联连接而成(所谓1D1R型单元)。
根据该结构，可获得能够与交叉点结构的1D1R型存储器单元阵列适当组合而使用的参考单元电路。
此外，上述可变电阻元件也可以由钽氧化物构成。
根据该结构，能够由容易获得优选的电阻变化特性的电阻变化材料的一例、即钽氧化物构成上述第1参考单元及上述第2参考单元。
此外，上述控制电路也可以为了使上述第1参考单元或上述第2参考单元接近上述低电阻状态下的上限电阻值，在每次执行上述写入动作时，通过上述施加电路向，上述第1参考单元及上述第2参考单元中的被上述比较器判定为电阻值更低的参考单元施加用于将该参考单元设定为上述低电阻状态的电信号，在上述输出动作中，通过上述输出电路，将上述第1参考单元及上述第2参考单元中的被上述比较器判定为电阻值更高的参考单元电连接到上述输出端子。
此时，被设定为低电阻状态的电阻分布的上限值、即LRmax的参考单元与输出端子连接。
此外，上述控制电路也可以为了使上述第1参考单元或上述第2参考单元接近上述低电阻状态下的下限电阻值，在每次执行上述写入动作时，通过上述施加电路，向上述第1参考单元及上述第2参考单元中的被上述比较器判定为电阻值更高的参考单元施加用于将该参考单元设定为上述低电阻状态的电信号，在上述输出动作中，通过上述输出电路，将上述第1参考单元及上述第2参考单元中的被上述比较器判定为电阻值更低的参考单元电连接到上述输出端子。
此时，被设定为低电阻状态的电阻分布的下限值、即LRmin的参考单元与输出端子连接。
此外，上述控制电路也可以为了使上述第1参考单元或上述第2参考单元接近上述高电阻状态下的上限电阻值，在每次执行上述写入动作时，通过上述施加电路，向上述第1参考单元及上述第2参考单元中的被上述比较器判定为电阻值更低的参考单元施加用于将该参考单元设定为上述高电阻状态的电信号，在上述输出动作中，通过上述输出电路，将上述第1参考单元及上述第2参考单元中的被上述比较器判定为电阻值更高的参考单元电连接到上述输出端子。
此时，被设定为高电阻状态的电阻分布的上限值、即HRmax的参考单元与输出端子连接。
此外，上述控制电路也可以为了使上述第1参考单元或上述第2参考单元接近上述高电阻状态下的下限电阻值，在每次执行上述写入动作时，通过上述施加电路，向上述第1参考单元及上述第2参考单元中的被上述比较器判定为电阻值更高的参考单元施加用于将该参考单元设定为上述高电阻状态的电信号，在上述输出动作中，通过上述输出电路，将上述第1参考单元及上述第2参考单元中的被上述比较器判定为电阻值更低的参考单元电连接到上述输出端子。
此时，被设定为高电阻状态的电阻分布的下限值、即HRmin的参考单元与输出端子连接。
根据上述结构，能够将参考单元设定为高电阻状态的电阻分布的上限值(HRmax)、下限值(HRmin)、及低电阻状态的电阻分布的上限值(LRmax)、下限值(LRmin)中的期望的一个值。
此外，上述参考单元电路也可以还包括1组上述第1参考单元、上述第2参考单元、上述比较器、上述施加电路及上述输出电路，上述控制电路在上述各组中执行上述1次以上的写入动作及输出动作，上述参考单元电路还包括：第2比较器，比较每一组的与上述输出端子连接的参考单元的电阻值；和第2输出电路，将每一组的与上述输出端子连接的参考单元中与上述第2比较器的比较结果对应的参考单元连接到输出端子上。
根据该结构，能够进行利用多于2个的参考单元设定期望的电阻值的情况下适用的控制。
此外，本发明的1个方式的可变电阻型存储装置，包括：存储器单元阵列，以行及列状排列了利用可变电阻元件构成的多个存储器单元，上述可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态与具有第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述第2范围的下限电阻值比上述第1范围的上限电阻值高；参考电路，具有1个以上的上述参考单元电路，生成用于以该参考单元电路的与输出端子连接的参考单元的电阻值为基准来判定上述多个存储器单元各自的电阻状态的基准电平；以及读出电路，比较从各个上述存储器单元得到的信号电平与由上述参考电路生成的基准电平，从而判定上述存储器单元处于低电阻状态及高电阻状态中的哪个状态。
根据该结构，通过将参考单元的电阻值设定为例如低电阻状态下的电阻分布的上限值(LRmax)、高电阻状态下的电阻分布的下限值(HRmin)，能够表示存储器单元阵列内的各存储器单元保存信息的状态的边界条件，因此能够提供通过具备以此为基准的读出电路而能够实现稳定动作的可变电阻型非易失性存储装置。
此外，本发明的1个方式的可变电阻型存储装置包括：存储器单元阵列，以矩阵状排列了利用可变电阻元件构成的多个存储器单元，上述可变电阻元件根据电信号的施加，在具有第1范围内(LRmin以上且LRmax以下)的电阻值的低电阻(LR)状态与具有第2范围内(HRmin以上且HRmax以下)的电阻值的高电阻(HR)状态之间可逆地发生变化，上述第2范围的下限电阻值(HRmin)比上述第1范围的上限电阻值(LRmax)高；刷新指示电路，具有上述参考单元电路，通过使该参考单元电路的与输出端子连接的参考单元的电阻值成为预先确定的值，从而输出刷新指示信号；以及控制电路，若输出有上述刷新指示信号，则对上述存储器单元阵列的至少一部分存储器单元进行刷新动作，在该刷新动作中，暂时进行读出动作之后再次写入同一数据。
根据该结构，将参考单元的电阻值设定为例如低电阻状态下的电阻分布的上限值(LRmax)、高电阻状态下的电阻分布的下限值(HRmin)这样的存储器单元阵列内的各存储器单元保存信息的状态的边界条件(最差状态)的基础上，观察该参考单元的电阻值的经时变化，因此在该参考单元中，能够在各存储器单元之前检测出信息保持状态的劣化并进行刷新动作，因此能够提供数据保存特性优异的可变电阻型非易失性存储装置。
此外，上述参考单元电路也可以在上述可变电阻型非易失性存储装置的制造工序中，在执行1次以上的上述写入动作之后，通过上述输出电路，将上述第1参考单元及上述第2参考单元中的与上述比较器的比较结果对应的参考单元电连接到输出端子上。
根据该结构，在上述可变电阻型非易失性存储装置的制造工序中，能够得到与存储器单元阵列内的多个存储器单元的高电阻状态下的电阻值的分布范围的上限值、下限值及低电阻状态下的电阻值的分布范围的上限值、下限值中的任意一个值近似的电阻值。
此外，上述参考单元电路也可以在上述可变电阻型非易失性存储装置的休眠或空闲状态的期间内，通过上述施加电路执行1次以上的上述写入动作之后，通过上述输出电路，将上述第1参考单元及上述第2参考单元中的与上述比较器的比较结果对应的参考单元电连接到上述输出端子上。
根据该结构，在上述可变电阻型非易失性存储装置的休眠或空闲状态的期间内，能够得到与存储器单元阵列内的多个存储器单元的高电阻状态下的电阻值的分布范围的上限值、下限值、及低电阻状态下的电阻值的分布范围的上限值、下限值中的任意一个值近似的电阻值。
此外，上述参考单元电路也可以在输出上述刷新指示时，执行1次以上的上述写入动作之后，通过上述输出电路，将上述第1参考单元及上述第2参考单元中的与上述比较器的比较结果对应的参考单元电连接到上述输出端子上。
根据该结构，能够根据上述刷新指示，得到与存储器单元阵列内的多个存储器单元的高电阻状态下的电阻值的分布范围的上限值、下限值、及低电阻状态下的电阻值的分布范围的上限值、下限值中的任意一个值近似的电阻值。
此外，本发明的参考单元电路的设定方法中，参考单元电路包括利用可变电阻元件构成的第1参考单元及第2参考单元，该可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态与具有第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述第2范围的下限电阻值比上述第1范围的上限电阻值高，上述参考单元电路的设定方法包括：1次以上的更新步骤，为了使上述第1参考单元的电阻值或上述第2参考单元的电阻值接近作为上述低电阻状态及上述高电阻状态中的任一方、即目标状态下的下限电阻值或上限电阻值的目标电阻值，在上述第1参考单元及上述第2参考单元中，与上述第1参考单元的电阻值及上述第2参考单元的电阻值的每一次的比较结果对应地，对离上述目标电阻值更远的参考单元施加用于将该参考单元设定为上述目标状态的电信号；和输出步骤，在上述更新步骤之后，在上述第1参考单元及上述第2参考单元中，与上述第1参考单元的电阻值和上述第2参考单元的电阻值的比较结果对应地，将离上述目标电阻值更近的参考单元电连接到输出端子。
根据上述方法，在参考单元电路的设定中能够发挥与上述相同的效果。
另外，上述整体或具体的方式可以通过系统、方法、集成电路、计算机程序或记录介质来实现，也可以通过系统、方法、集成电路、计算机程序及记录介质的任意组合来实现。
接着，参照附图，说明使用了以上说明的可变电阻型存储元件的本发明的实施方式。
(实施方式1)
图6是表示本发明的实施方式1的参考单元电路200的一例的结构图。
参考单元电路200包括2个参考单元A和B，是在这2个参考单元A和B中的1个参考单元上生成与图1所示的阵列散布中的Lrmin、Lrmax、Hrmin、Hrmax中的任意1个近似的电阻值的电路。
参考单元电路200具有：(a)参考单元A(201a)及参考单元B(201b)，包括利用图2说明的可变电阻型存储元件101，且彼此具有相同的结构；(b)脉冲生成电路202，包括生成用于使参考单元201a及201b分别高电阻化的脉冲信号的HR(高电阻)化脉冲生成电路202H、及生成用于低电阻化的脉冲信号的LR(高电阻)化脉冲生成电路202L；(c)读出电路203，包括用于读出各参考单元201a及201b的电阻值的负载电路203a及203b；(d)比较器204，比较所读出的参考单元201a的电阻值与参考单元201b的电阻值；(e)判定电路205，根据比较器204的比较结果判定接下来应进行的动作；(f)控制电路206，根据判定电路205的判定结果，控制各块的动作；(g)计数电路207，对写入动作的次数进行计数；(h)输出端子208；以及(i)开关SWa0、SWb0、SWa1、SWb1、SWa2、SWb2、SWa3、SWb3、SWa4及SWb4。
开关SWa0、SWb0、SWa1、SWb1、SWa2、SWb2、SWa3、SWb3、SWa4及SWb4分别根据来自控制电路206的控制信号，对包括输出端子208的规定的块之间进行电连接或电切断。
在此，参考单元201a及201b的各端子TE及BE分别与在参考单元201a及201b中包含的可变电阻型存储元件101的第2电极114及第1电极111连接。
以电极BE为基准对电极TE施加规定大小以上的正电压脉冲，从而参考单元201a及201b中所包含的可变电阻型存储元件101变为高电阻状态，以电极TE为基准对电极BE施加规定大小以上的正电压脉冲，从而参考单元201a及201b中所包含的可变电阻型存储元件101变为低电阻状态。
另外，在端子TE与第2电极114之间、或端子BE与第1电极111之间，也可以串联连接晶体管或二极管。
HR化脉冲生成电路202H相对于基准的-端子将产生正电压脉冲的一侧设为+端子，-端子与节点N2连接，+端子与节点N1连接。
LR化脉冲生成电路202L相对于基准的-端子将产生正电压脉冲的一侧设为+端子，-端子与节点N1连接，+端子与节点N2连接。
参考单元201a的TE端子经由开关SWa0、SWa2及SWa4分别与节点N1、节点N3及输出端子208连接，参考单元201a的BE端子经由开关SWa1及SWa3分别与节点N2及地面(接地电位)连接。
参考单元201b的TE端子经由开关SWb0、SWb2及SWb4分别与节点N1、节点N4及输出端子208连接，参考单元201b的BE端子经由开关SWb1及SWb3分别与节点N2及地面连接。
利用根据判定电路205的判定结果从控制电路206供给的控制信号(未图示)，使各开关接通、断开，将在后面详细进行叙述。尤其是，开关SWa0和SWa1的对、及开关SWb0和SWb1的对分别同时被接通或断开。
在这样构成的参考单元电路200中，开关SWa0、SWa1、SWb0、SWb1为施加电路的一例，开关SWa3、SWa4、SWb3、SWb4为输出电路的一例。
图7是表示脉冲生成电路202的一个具体例的电路图。
HR化脉冲生成电路202H包括：反相器210，将高电阻化脉冲指示信号P_HR作为输入；P型MOS晶体管211，将该反相器210的输出连接到栅极输入，将源极/漏极端子中的一个连接到高电阻化用电源VHR，将另一个连接到节点N1；以及N型MOS晶体管212，将高电阻化脉冲指示信号P_HR作为栅极输入，将源极/漏极端子中的一个连接到地面，将另一个连接到节点N2。
LR化脉冲生成电路202L包括：反相器213，将低电阻化脉冲指示信号P_LR作为输入；P型MOS晶体管214，将该反相器213的输出连接到栅极输入，将源极/漏极端子中的一个连接到低电阻化用电源VLR，将另一个连接到节点N2；以及N型MOS晶体管215，将低电阻化脉冲指示信号P_LR作为栅极输入，将源极/漏极端子中的一个连接到地面，将另一个连接到节点N1。
图8是表示读出电路203的一个具体例的电路图。
负载电路203a包括：P型MOS晶体管220，栅极连接到读出指示信号(由控制电路206供给的信号)，源极/漏极端子中的一个连接到电源电压、另一个连接到节点Sa；和N型MOS晶体管221，栅极连接到规定的电压源VCLMP，源极/漏极端子中的一个连接到节点Sa、另一个连接到节点N3。
负载电路203b包括：P型MOS晶体管222，栅极连接到读出指示信号(由控制电路206供给的信号)，源极/漏极端子中的一个连接到电源电压、另一个连接到节点Sb；和N型MOS晶体管223，将栅极连接到规定的电压源VCLMP，将源极/漏极端子中的一个连接到节点Sb、另一个连接到节点N4。
另外，从电压源VCLMP的电压值下降了N型MOS晶体管221或N型MOS晶体管223的阈值电压VT左右的电压值大致对应于在节点N3或节点N4即参考单元201a或参考单元201b上所施加的最大电压值。以该电压值不会成为在参考单元201a或参考单元201b的读出动作中带来干扰的电压值的方式，设定该电压源VCLMP的电压值。在本实施例中，将VCLMP设定为0.9V，向参考单元201a及参考单元201b不会施加0.5V以上的电压。
此外，为了将参考单元201a和参考单元201b的读出动作设为同一条件，分别以相同的晶体管尺寸、对称形状的布局图案设计P型MOS晶体管220和P型MOS晶体管222、N型MOS晶体管221和N型MOS晶体管223。
图9是表示判定电路205的一个具体例的电路图。
判定电路205将比较器204的输出SOUT作为输入。并且，通过将SOUT作为输入的反相器230、以及将其输出连接到数据输入端子、将基准时钟CLK连接到时钟输入端子、将读取使能(read enable)信号的相反极性信号/REN(“/”表示相反极性)连接到载荷保持(load hold)端子的载荷保持型D-FF231，将其输出作为结果判定信号CONTA。
此外，通过将SOUT连接到数据输入端子、将基准时钟CLK连接到时钟输入端子、将读取使能信号的相反极性信号/REN连接到载荷保持端子的载荷保持型D-FF233，将其输出作为结果判定信号CONTB。
另外，载荷保持型D-FF在向载荷保持端子输入了“L”电平时，与基准时钟CLK的上升沿同步地锁存数据输入端子的数据。此外，是具有在向载荷保持端子输入了“H”电平时、与基准时钟的输入无关地继续锁存前一状态的数据的功能的D-FF电路。
以下，关于参考单元电路200的具体设定方法，参照图10所示的流程图说明对参考单元201a或参考单元201b设定LR状态下的电阻的上限值LRmax的情况。在图10的流程图中，将参考单元201a、201b分别简略标记为参考单元A、参考单元B。
图10是表示将参考单元A或参考单元B设定为LR状态下的电阻的上限值LRmax的设定方法的一例的流程图。
(步骤S1)
将计数电路207的计数值C复位为0。并且，读出参考单元A、B的电阻值RA、RB，并比较两者。
具体而言，将开关SWa2、SWb2、SWa3及SWb3接通，并将开关SWa0、SWb0、SWa1、SWb1、SWa4及SWb4断开。并且，将参考单元201a及201b分别连接到负载电路203a及203b。
此时，电流从P型MOS晶体管220及N型MOS晶体管221经过参考单元201a流向地面，向节点Sa输出根据参考单元201a的电阻值及N型MOS晶体管221的导通电阻值的合计值与P型MOS晶体管220的导通电阻值之比决定的电压。
同样，电流从P型MOS晶体管222及N型MOS晶体管223经过参考单元201b流向地面，向节点Sa输出根据参考单元201b的电阻值及N型MOS晶体管223的导通电阻值的合计值与P型MOS晶体管222的导通电阻值之比决定的电压。
通过比较器204，比较节点Sa及节点Sb的各自的输出电压。
(步骤S2)
在判定为RA＜RB的情况下，对参考单元A进行写入动作。具体而言，仅接通开关SWa0及SWa1，由HR化脉冲生成电路202H以节点N2为基准，在规定期间(本实施例中为50ns)内向节点N1施加正电压VHR的脉冲电压。由于向TE端子施加了以BE端子为基准的正电压脉冲，因此参考单元A变为高电阻状态。
接着，这次由LR化脉冲生成电路202L以节点N1为基准，在规定期间(本实施例中为50ns)内向节点N2施加正电压VLR的脉冲电压。参考单元A向BE端子施加了以TE端子为基准的正电压脉冲，因此变为低电阻状态。
而在判定为RA＞RB的情况下，对参考单元B进行写入动作。此时的动作除了仅接通开关SWb0及SWb1这一点以外，与上述情况相同。
(步骤S3)
使计数电路207的设定值C加1。并且，通过与步骤S1中的说明相同的方法读出参考单元A、B的电阻值RA、RB，并比较两者。并且，在计数电路207的计数值C小于规定的设定次数N0的情况下，针对对被判定为电阻值低的一个参考单元，返回步骤S2再次进行写入动作。
(步骤S4)
在步骤S3中，在判定为计数电路207的计数值C等于规定的设定次数N0的情况下，将在该时间点被判定为参考单元的电阻值高的一个参考单元连接到输出端子208。具体而言，在RA＞RB的情况下，接通开关SWa3及SWa4，其他开关全部被断开。在RA＜RB的情况下，接通开关SWb3及SWb4，将其他开关全部断开。
由此，结束设定动作。
图11是说明以上述步骤执行了设定方法时的、参考单元A、B的电阻值的变化的思考方法的图表。分布400表示在本发明的基础数据一项中说明的1个存储器单元所具备的LR位散布。黑圈表示参考单元A的电阻值，白圈表示参考单元B的电阻值。另外，上述电阻值是用于说明的假设值。
在该设定方法的初期(第1次比较时)，设参考单元A的电阻值RA比参考单元B的电阻值RB高(RA＞RB)。此时，对参考单元B进行第1次写入动作。
其结果，进行第2次比较时，以基于分布400的概率，将参考单元B设定为新的电阻值。在此，设参考单元B的电阻值RB被设定为比第1次比较时的电阻值高、且比参考单元A的电阻值RA高的值。此时，对电阻值低的参考单元A进行第2次写入动作。
同样反复进行第3次以后的比较及写入动作。在此，进行第8次比较时，参考单元A的电阻值被设定为超过参考单元B的电阻值。
其结果，对参考单元B进行第8次以后的写入动作。进行第10次比较时，参考单元A的电阻值被设定为比参考单元B的电阻值高、且接近分布400的上限值。
如上所述那样设定的电阻值基本上是按基于分布400的概率设定的。若进行写入动作，则发现电阻值被设定为比之前的状态高的状态的情况、以及电阻值被设定为比之前的状态低的情况，通过进一步反复进行写入动作，按概率发现一个参考单元的电阻值会超过另一个参考单元的电阻值的状态。
并且，若反复进行规定的次数以上的写入动作，则一个参考单元能够收敛到无限接近分布400的上限值(参考单元的电阻值的高侧)的状态。例如，若假设分布400为正态分布，则通过反复进行1000次该动作，可期待发现3次左右超过3σ的状态。也可以将在图10的流程图中说明的计数值的设定次数N0设定为这样按概率期待的次数。
或者，像图11的图表中所示的第2次到第7次的状态那样，一个参考单元超过另一个参考单元的电阻值之前，对上述一个参考单元进行的写入动作连续进行的次数随着所设定的电阻值接近上限值而增加。
因此，也可以是以下结构：设置测量对1个参考单元连续进行写入动作的次数的计数器，在即使对一个参考单元(电阻值更低的参考单元)进行超过规定次数的写入动作，该一个参考单元的电阻值也没有超过另一个参考单元(电阻值更高的参考单元)的电阻值的情况下，就此停止。
接着，利用功能动作表统一说明参考单元电路200的功能性动作。在以下说明中，除了对参考单元设定LR状态下的电阻分布的上限值LRmax的情况以外，利用功能动作表说明对参考单元分别设定LR状态下的电阻分布的下限值LRmin及HR状态下的电阻分布的上限值HRmax、下限值HRmin时的参考单元电路200的功能性动作。
(1)对参考单元设定LR状态下的电阻分布的上限值LRmax的情况
表1表示对参考单元设定LR状态下的电阻分布的上限值LRmax时的参考单元电路的功能动作。
[表1]
设定接近LRmax(低电阻状态的最高电阻状态)的状态时的控制
表示了在将参考单元201a的电阻值设为RA、将参考单元201b的电阻值设为RB时，按电阻值RA与电阻值RB的大小关系进行的2种情况的动作。
在参考单元的读出动作的结果为RA＞RB的情况下，比较器204的输出SOUT为“H”电平。在读出动作过程中，/REN为“L”电平，载荷保持端子被输入“L”电平，判定电路205的输出CONTA输出“L”作为锁存数据，CONTB输出“H”作为锁存数据。相反，在RA＜RB的情况下，比较器204的输出SOUT为“L”电平，判定电路205的输出CONTA输出“H”作为锁存数据，CONTB输出“L”作为锁存数据。
根据该CONTA、CONTB的组合，进行在参考单元201a和参考单元201b中被判定为电阻值更低的一个参考单元所涉及开关组SWa0、SWa1、SWa2及SWa3或开关组SWb0、SWb1、SWb2及SWb3中的某一个接通的控制。
并且，进行由HR化脉冲生成电路202H及LR化脉冲生成电路202L对该开关组接通的一个参考单元依次施加高电阻化脉冲和低电阻化脉冲的写入动作。
作为反复进行了规定次数的读出动作及写入动作的结果，判定为RA＞RB的情况下，判断为参考单元201a的电阻值十分接近上限值LRmax。并且，进行接通开关SWa4的控制，电连接输出端子208与参考单元201a。
作为反复进行了规定次数的读出动作及写入动作的结果，在RA＜RB的情况下，成为参考单元201b与输出端子208电连接的状态。
另外，理论上还存在RA＝RB的情况。但是，实际上比较器204具有非常小的非对称性，判定为某一个参考单元的电阻值大于另一个参考单元的电阻值。此时，两者几乎没有差异，选择任一个参考单元均没有问题。
(2)对参考单元设定LR状态下的电阻分布的下限值LRmin的情况
表2表示对参考单元设定LR状态下的电阻分布的下限值LRmin时的参考单元电路的功能动作。
[表2]
设定接近LRmin(低电阻状态的最低电阻状态)的状态时的控制
在参考单元的读出动作的结果为RA＞RB的情况下，对参考单元201a进行写入动作。在RA＜RB的情况下，对参考单元201b进行写入动作。将反复进行了规定次数的读出动作及写入动作的结果最终被判定为电阻值低的一个参考单元、与输出端子208电连接。其他动作与(1)中说明的内容相同，因此省略说明。
(3)对参考单元设定HR状态下的电阻的上限值HRmax的情况
表3表示对参考单元设定HR状态下的电阻的上限值HRmax时的参考单元电路的功能动作。
[表3]
设定接近HRmax(高电阻状态的最高电阻状态)的状态时的控制
此时，与(1)中说明的内容相比，不同点在于HR化脉冲与LR化脉冲的施加顺序相反。
在参考单元的读出动作的结果为RA＞RB的情况下，对参考单元201b进行写入动作。此时，进行以下控制：在施加通过LR化脉冲生成电路202L生成的LR化脉冲而将参考单元201b设定为LR状态之后，施加通过HR化脉冲生成电路202H生成的HR化脉冲而将参考单元201b设定为HR状态。
在RA＜RB的情况下，对参考单元201a同样进行施加LR化脉冲后接着施加HR化脉冲的写入动作。将反复进行了规定次数的读出动作及写入动作的结果最终被判定为电阻值高的一个参考单元、与输出端子208电连接。
其他动作与(1)中说明的内容相同，因此省略说明。
(4)对参考单元设定HR状态下的电阻的下限值HRmin的情况
表4表示对参考单元设定HR状态下的电阻的下限值HRmin时的参考单元电路的功能动作。
[表4]
设定接近HRmin(高电阻状态的最低电阻状态)的状态时的控制
在参考单元的读出动作的结果为RA＞RB的情况下，对参考单元201a进行写入动作。在RA＜RB的情况下，对参考单元201b进行写入动作。在写入动作中，向作为对象的参考单元首先施加LR化脉冲，之后施加HR化脉冲。将反复进行了规定次数的读出动作及写入动作的结果最终被判定为电阻值低的一个参考单元、与输出端子208电连接。其他动作与(1)中说明的内容相同，因此省略说明。
可以根据想解决的课题而分别单独使用在上述(1)至(4)中说明的具有LRmax、LRmin、HRmax及HRmin的电阻值的参考单元，也可以将2个以上的值的电阻值的参考单元组合起来使用。
另外，在(1)至(4)中说明的任何写入动作中，均对作为写入对象的参考单元施加用于设定为与目标电阻状态相反的电阻状态的第1脉冲之后，施加用于设定为目标电阻状态的第2脉冲，但也可以省略该第1脉冲，仅施加用于设定为目标电阻状态的脉冲。
以上说明了使2个参考单元中的任一个电阻值接近目标电阻状态下的下限电阻值或上限电阻值的参考单元电路，但是参考单元电路也可以用多于2个的参考单元来构成。
作为一例，可以如下构成这种参考单元电路。该参考单元电路例如还包括1组图6的虚线框内所示的参考单元201a、201b、读出电路203、比较器204、开关SWa0、SWb0、SWa1、SWb1、SWa2、SWb2、SWa3、SWb3、SWa4及SWb4，此外还包括比较各组的与输出端子连接的参考单元的电阻值的第2比较器、以及将与上述第2比较器的比较结果对应的参考单元连接到输出端子的第2输出电路。可以在两个组中兼用脉冲生成电路202、判定电路205、控制电路206及计数电路207，也可以在各组中分别具备以上电路。
在上述结构的参考单元电路中，在控制电路206的控制下，按组分别进行上述1次以上的写入动作及输出动作，各组的与输出端子连接的参考单元中与上述第2比较器的比较结果对应的参考单元通过上述第2输出电路被连接到上述输出端子。
其结果，在与上述第2输出电路的输出端子连接的参考单元中，能够获得更接近目标电阻状态下的上限电阻值或下限的电阻的电阻值。
(实施方式2)
接着，作为本发明的实施方式2中的可变电阻型非易失性存储装置，说明将上述参考单元电路200适用于读出电路中的可变电阻型非易失性存储装置。
图12是表示将参考单元电路用于生成读出用的基准电平的参考电路中的可变电阻型非易失性存储装置的一例的功能框图。可变电阻型非易失性存储装置500包括：存储器单元阵列501，将可变电阻型元件作为构成要素的可变电阻型存储器单元被排列为行列的阵列状；行选择电路502，选择行方向；列选择电路503，选择列方向；读出电路504，将所选择的可变电阻型存储器单元的电阻值转换为“1”或“0”的逻辑值；参考电路505；写入电路506，为了通过将所选择的存储器单元设定为低电阻状态或高电阻状态来写入逻辑值“1”或“0”，施加规定的脉冲宽度及脉冲电压；输入输出电路507，与可变电阻型非易失性存储装置500的外部交换数据；以及控制电路508，控制可变电阻型非易失性存储装置500的动作。
参考电路505利用在图5A及图5B中说明的参考单元电路200构成，且构成为在其中流过高电阻状态时的存储器单元电流、与低电阻状态时的存储器单元电流中间的基准电流。
读出电路504由差动型放大器构成，该差动型放大器比较经由列选择电路503流过存储器单元阵列501中的被选择的可变电阻型存储器单元的电流、与流过参考电路505的基准电流。
图13是参考电路505的电路结构。参考单元电路200H由进行在表4中说明的设定接近HRmin(高电阻状态的电阻分布的下限值)的电阻值时的控制的参考单元电路200构成。此外，参考单元电路200L由进行在表1中说明的设定接近LRmax(低电阻状态的电阻分布的上限值)的电阻值时的控制的参考单元电路200构成。
并且，连接栅极和漏极并将源极连接到电源的P型MOS晶体管510通过漏极而与参考单元电路200H的输出端子208H连接，此外将其栅极与P型MOS晶体管511的栅极共同连接，构成第1电流镜。
此外，连接栅极与漏极并将源极连接到电源的P型MOS晶体管512通过漏极而与参考单元电路200L的输出端子208L连接，此外将其栅极与P型MOS晶体管513的栅极共同连接，构成第2电流镜。
P型MOS晶体管511的漏极与P型MOS晶体管513的漏极被共同连接，进一步与N型MOS晶体管514的漏极连接。此外，N型MOS晶体管514将源极连接到地面，将栅极与漏极共同连接且还与N型MOS晶体管515的栅极连接，构成第3电流镜。并且，N型MOS晶体管515的漏极作为端子Rin而被连接到读出电路504的基准端子上。
在此，作为一例，P型MOS晶体管510的晶体管尺寸(沟道宽度W、沟道长度L)被设计为与P型MOS晶体管512相同。此外，第1电流镜及第2电流镜分别将P型MOS晶体管511及P型MOS晶体管513的晶体管的沟道宽度W构成为P型MOS晶体管510及P型MOS晶体管512的1/2，以使电流镜像比成为1/2。
在上述结构的参考电路505中，在参考单元电路200H中，通过P型MOS晶体管510生成与高电阻状态的电阻值的下限值对应的电流IHRmax，其1/2的电流(IHRmax/2)被镜像到P型MOS晶体管511。此外，在参考单元电路200L中，通过P型MOS晶体管512生成与低电阻状态的电阻值的上限值对应的电流ILRmin，其1/2的电流(ILRmin/2)被镜像到P型MOS晶体管513。
并且，P型MOS晶体管511、513被有线(wired)连接，因此(IHRmax/2)+(ILRmin/2)、即与IHRmax与ILRmin的中间电流相当的电流通过第3电流镜在N型MOS晶体管515上生成。
另外，参考单元电路200H及参考单元电路200L在可变电阻型非易失性存储装置500的产品出厂前的制造阶段(制造工序时)、或可变电阻型非易失性存储装置500不工作的空置时间段(休眠或空闲状态时)，根据图10所示的流程图设定基准电平，因此不影响作为存储装置的写入动作及读出动作。
此外，在本实施方式的参考电路505中，使用了参考单元电路200H、200L两者，但是，例如，如仅使用参考单元电路200L，针对低电阻状态的电阻分布的上限值(LRmax)调整P型MOS晶体管512与P型MOS晶体管513的镜像比来决定基准电流这样，也可以仅利用一个参考单元电路来构成。
(实施方式3)
接着，作为本发明的实施方式3中的可变电阻型非易失性存储装置，说明将上述参考单元电路200适用于刷新(refresh)指示电路中的可变电阻型非易失性存储装置。
图14是表示将参考单元电路用于指示应刷新存储内容的时期的刷新指示电路中的可变电阻型非易失性存储装置的一例的功能框图。图14的可变电阻型非易失性存储装置550与图12的可变电阻型非易失性存储装置500的不同点在于，增加了刷新指示电路551。
存储器单元阵列501由具有非易失性的可变电阻型存储器单元构成，但会考虑到在存储器单元中设定的电阻值经过长时间而发生变化。在这种情况下，在变化到读出电路的读出阈值电平之前，将写入的数据暂时读出并再次将该数据写入到相同的存储器单元中的、所谓刷新动作是有效的。刷新指示电路551是检测需要刷新的时期到来的情况、并输出刷新指示信号的电路。
图15是刷新指示电路551的电路图。参考单元电路200H由进行在表4中说明的设定接近HRmin(高电阻状态的电阻分布的下限值)的电阻值时的控制的参考单元电路200构成。
负载电路553包括：P型MOS晶体管554，将栅极连接到刷新确认信号，将源极/漏极端子中的一个连接到电源电压，将另一个连接到节点N556；和N型MOS晶体管555，将栅极连接到规定的电压源VCLMP，将源极/漏极端子中的一个连接到节点N556，将另一个连接到参考单元电路200H的输出端子208H。并且，通过比较器552比较节点N556的电压、与作为基准电压的刷新基准电平的电压，并输出刷新指示信号。
通过图16的时序图说明上述结构的刷新指示电路551的动作。
在图16的时序图中，横轴表示自最后进行了参考单元电路的设定动作的时刻t0起的经过时间，纵轴表示参考单元的电阻值。在时刻t0，参考单元的电阻值被设定为高电阻状态的电阻分布的下限值602。
另外，HR分布601表示写入了高电阻状态的存储器单元的阵列散布的分布，LR分布603表示写入了低电阻状态的存储器单元的阵列散布的分布。
随着时间的经过，参考单元的电阻值从高电阻状态的电阻分布的下限值602开始下降，在时刻t1达到刷新判定点604的电阻值。在进一步原样放置的情况下，在时刻t2达到读出判定点605。在此，将达到了刷新判定点604的时刻t1设为刷新指示点606，在该时间点输出指示刷新的刷新指示信号，进行存储器单元的数据的刷新动作，并且也再次设定参考单元。
另外，本实施例为高电阻状态的电阻值经时变化的例子，但是在主要是低电阻状态发生变化的情况下，能够设定在表1中说明的接近LRmax(低电阻状态的电阻分布的上限值)的电阻值，并同样地指示刷新的时期，这一点是很显然的。
另外，优选的是，参考单元201a及参考单元201b由与构成非易失性存储装置主体的存储器单元相同结构的存储器单元构成。
例如，在使用1T1R型非易失性存储装置的情况下，例如也可以由通过图2说明的可变电阻型存储元件101、和N型MOS晶体管102串联连接而成的1T1R型的存储器单元100构成参考单元。
此外，例如，在用于交叉点型非易失性存储装置的情况下，例如也可以由图17所示的可变电阻型存储元件701和二极管702串联连接而成的交叉点型存储器单元700构成参考单元。
(产业上的可利用性)
如上所述，在本发明中，由可变电阻元件构成的参考单元能够实现反映了存储器单元阵列的电阻值分布的基准电平，因此例如在应用于可变电阻型非易失性存储的情况下，实现稳定的读出动作、数据保存特性优良的可靠性高的存储器方面非常有用。
符号说明
100  存储器单元
101  可变电阻型存储元件
102  N型MOS晶体管
103、104、105  端子
111  第1电极
112  低浓度氧化层
113  高浓度氧化层
114  第2电极
120  可变电阻型非易失性存储装置
121  存储器单元阵列
122  行驱动器
123  行选择电路
124  列选择电路
125  写入电路
126  读出电路
127  输入输出电路
128  监视端子
129  写入用电源
130  LR化用电源
131  HR化用电源
132  地址输入电路
133  控制电路
200、200H、200L  参考单元电路
201a、201b  参考单元
202  脉冲生成电路
202H  HR化脉冲生成电路
202L  LR化脉冲生成电路
203  读出电路
203a、203b  负载电路
204  比较器
205  判定电路
206  控制电路
207  计数电路
208、208H、208L  输出端子
210、213、230  反相器
211、214、220、222  P型MOS晶体管
212、215、221、223  N型MOS晶体管
231、233  载荷保持型D-FF
400  分布
500  可变电阻型非易失性存储装置
501  存储器单元阵列
502  行选择电路
503  列选择电路
504  读出电路
505  参考电路
506  写入电路
507  输入输出电路
508  控制电路
510、511、512、513  P型MOS晶体管
514、515  N型MOS晶体管
550  可变电阻型非易失性存储装置
551  刷新指示电路
552  比较器
553  负载电路
554  P型MOS晶体管
555  N型MOS晶体管
601  HR分布
602  下限值
603  LR分布
604  刷新判定点
605  读出判定点
606  刷新指示点
700  交叉点型存储器单元
701  可变电阻型存储元件
702  二极管
1001、1002  存储器单元阵列
1003、1004  参考单元阵列
1005  感测放大器
1010  存储器单元阵列
1011  参考单元块
1012  感测放大器

Claims (21)

1.一种参考单元电路，具备：
第1参考单元及第2参考单元，利用可变电阻元件而构成，该可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态、与具有第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述第2范围的下限电阻值高于上述第1范围的上限电阻值；
比较器，比较上述第1参考单元的电阻值与上述第2参考单元的电阻值；
控制电路；
施加电路，向上述第1参考单元及上述第2参考单元中的从上述控制电路指示的参考单元施加用于将该参考单元设定为上述低电阻状态及上述高电阻状态中的任一方、即目标状态的电信号；以及
输出电路，在输出端子上电连接了上述第1参考单元及上述第2参考单元中的从上述控制电路指示的参考单元，
上述控制电路为了使上述第1参考单元的电阻值或上述第2参考单元的电阻值接近作为上述目标状态下的下限电阻值或上限电阻值的目标电阻值，执行1次以上的以下动作：上述第1参考单元及上述第2参考单元中的由上述比较器进行的比较动作；和写入动作，与上述比较器的每一次的比较结果对应地，通过上述施加电路对离上述目标电阻值更远的参考单元施加上述电信号，
上述控制电路在上述写入动作之后，执行以下输出动作：在上述第1参考单元及上述第2参考单元中，与上述比较器的比较结果对应地，通过上述输出电路在上述输出端子上电连接与上述目标电阻值更近的参考单元。
2.根据权利要求1所述的参考单元电路，其中，
所述参考单元电路还包括生成上述电信号的脉冲生成电路。
3.根据权利要求1所述的参考单元电路，其中，
作为上述电信号，上述施加电路向从上述控制电路指示的参考单元施加第1脉冲信号和第2脉冲信号，上述第1脉冲信号用于将上述第1参考单元及上述第2参考单元设定为与上述低电阻状态及上述高电阻状态中的上述目标状态不同的电阻状态，上述第2脉冲信号用于在该第1脉冲信号之后将上述第1参考单元及上述第2参考单元设定为上述目标状态。
4.根据权利要求1所述的参考单元电路，其中，
上述第1参考单元及上述第2参考单元将上述可变电阻元件和晶体管串联连接而成。
5.根据权利要求1所述的参考单元电路，其中，
上述第1参考单元及上述第2参考单元将上述可变电阻元件和二极管串联连接而成。
6.根据权利要求1所述的参考单元电路，其中，
上述可变电阻元件由钽氧化物构成。
7.根据权利要求1所述的参考单元电路，其中，
上述控制电路为了使上述第1参考单元或上述第2参考单元接近上述低电阻状态下的上限电阻值，在每次执行上述写入动作时，通过上述施加电路，向上述第1参考单元及上述第2参考单元中的、被上述比较器判定为电阻值更低的参考单元施加用于将该参考单元设定为上述低电阻状态的电信号，在上述输出动作中，通过上述输出电路，在上述输出端子上电连接上述第1参考单元及上述第2参考单元中的、被上述比较器判定为电阻值更高的参考单元。
8.根据权利要求1所述的参考单元电路，其中，
上述控制电路为了使上述第1参考单元或上述第2参考单元接近上述低电阻状态下的下限电阻值，在每次执行上述写入动作时，通过上述施加电路，向上述第1参考单元及上述第2参考单元中的、被上述比较器判定为电阻值更高的参考单元施加用于将该参考单元设定为上述低电阻状态的电信号，在上述输出动作中，通过上述输出电路，在上述输出端子上电连接上述第1参考单元及上述第2参考单元中的、被上述比较器判定为电阻值更低的参考单元。
9.根据权利要求1所述的参考单元电路，其中，
上述控制电路为了使上述第1参考单元或上述第2参考单元接近上述高电阻状态下的上限电阻值，在每次执行上述写入动作时，通过上述施加电路，向上述第1参考单元及上述第2参考单元中的、被上述比较器判定为电阻值更低的参考单元施加用于将该参考单元设定为上述高电阻状态的电信号，在上述输出动作中，通过上述输出电路，在上述输出端子上电连接上述第1参考单元及上述第2参考单元中的、被上述比较器判定为电阻值更高的参考单元。
10.根据权利要求1所述的参考单元电路，其中，
上述控制电路为了使上述第1参考单元或上述第2参考单元接近上述高电阻状态下的下限电阻值，在每次执行上述写入动作时，通过上述施加电路，向上述第1参考单元及上述第2参考单元中的、被上述比较器判定为电阻值更高的参考单元施加用于将该参考单元设定为上述高电阻状态的电信号，在上述输出动作中，通过上述输出电路，在上述输出端子上电连接上述第1参考单元及上述第2参考单元中的、被上述比较器判定为电阻值更低的参考单元。
11.根据权利要求1所述的参考单元电路，其中，
上述参考单元电路还包括1组上述第1参考单元、上述第2参考单元、上述比较器、上述施加电路及上述输出电路，
上述控制电路在上述各组中执行上述1次以上的上述写入动作及上述输出动作，
上述参考单元电路还包括：
第2比较器，比较每一组的与上述输出端子连接的参考单元的电阻值；和
第2输出电路，将每一组的与上述输出端子连接的参考单元中的、与上述第2比较器的比较结果对应的参考单元连接到输出端子上。
12.一种可变电阻型非易失性存储装置，具备：
存储器单元阵列，以矩阵状排列了利用可变电阻元件构成的多个存储器单元，上述可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态、与具有第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述第2范围的下限电阻值高于上述第1范围的上限电阻值；
参考电路，具有1个以上的权利要求1至10的任一项所述的参考单元电路，生成用于以该参考单元电路的与输出端子连接的参考单元的电阻值为基准来判定上述多个存储器单元各自的电阻状态的基准电平；以及
读出电路，通过比较从各个上述存储器单元得到的信号电平、与由上述参考电路生成的基准电平，从而判定上述存储器单元处于低电阻状态及高电阻状态中的哪个状态。
13.根据权利要求12所述的可变电阻型非易失性存储装置，其中，
上述参考电路包括：
权利要求7所述的参考单元电路、即第1参考单元电路；和
权利要求10所述的参考单元电路、即第2参考单元电路，
上述参考电路生成与上述第1参考单元电路的连接到输出端子上的参考单元的电阻值、和上述第2参考单元电路的连接到输出端子上的参考单元的电阻值的中间电阻值对应的基准电平。
14.一种可变电阻型非易失性存储装置，具备：
存储器单元阵列，以矩阵状排列了利用可变电阻元件构成的多个存储器单元，上述可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态、与具有第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述第2范围的下限电阻值高于上述第1范围的上限电阻值；
刷新指示电路，具有权利要求7所述的参考单元电路，通过使该参考单元电路的与输出端子连接的参考单元的电阻值成为预先确定的值，从而输出刷新指示信号；以及
控制电路，若输出上述刷新指示信号，则对上述存储器单元阵列的至少一部分存储器单元进行刷新动作，在该刷新动作中，暂时进行读出动作之后再次写入同一数据，
上述刷新指示电路在上述参考单元电路的与输出端子连接的参考单元的电阻值上升至预先确定的值时，输出上述刷新指示信号。
15.一种可变电阻型非易失性存储装置，具备：
存储器单元阵列，以矩阵状排列了利用可变电阻元件构成的多个存储器单元，上述可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态、与具有第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述第2范围的下限电阻值高于上述第1范围的上限电阻值；
刷新指示电路，具有权利要求10所述的参考单元电路，通过使该参考单元电路的与输出端子连接的参考单元的电阻值成为预先确定的值，从而输出刷新指示信号；以及
控制电路，若输出上述刷新指示信号，则对上述存储器单元阵列的至少一部分存储器单元进行刷新动作，在该刷新动作中，暂时进行读出动作之后再次写入同一数据，
上述刷新指示电路在上述参考单元电路的与输出端子连接的参考单元的电阻值下降至预先确定的值时，输出上述刷新指示信号。
16.根据权利要求12至15的任一项所述的可变电阻型非易失性存储装置，其中，
上述参考单元电路在上述可变电阻型非易失性存储装置的制造工序中，在执行1次以上的上述写入动作之后，通过上述输出电路，在输出端子上电连接上述第1参考单元及上述第2参考单元中的与上述比较器的比较结果对应的参考单元。
17.根据权利要求12或13所述的可变电阻型非易失性存储装置，其中，
上述参考单元电路在上述可变电阻型非易失性存储装置的休眠或空闲状态的期间内，通过上述施加电路执行1次以上的上述写入动作之后，通过上述输出电路，在上述输出端子上电连接上述第1参考单元及上述第2参考单元中的与上述比较器的比较结果对应的参考单元。
18.根据权利要求14或15所述的可变电阻型非易失性存储装置，其中，
若输出上述刷新指示，则上述参考单元电路执行1次以上的上述写入动作之后，通过上述输出电路，在上述输出端子上电连接上述第1参考单元及上述第2参考单元中的与上述比较器的比较结果对应的参考单元。
19.一种参考单元电路的设定方法，该参考单元电路具备利用可变电阻元件构成的第1参考单元及第2参考单元，该可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态、与具有下限电阻值高于上述第1范围的上限电阻值的第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述参考单元电路的设定方法包括：
1次以上的更新步骤，为了使上述第1参考单元的电阻值或上述第2参考单元的电阻值接近作为上述低电阻状态及上述高电阻状态中的任一方、即目标状态下的下限电阻值或上限电阻值的目标电阻值，在上述第1参考单元及上述第2参考单元中，与上述第1参考单元的电阻值及上述第2参考单元的电阻值的每一次的比较结果对应地，对离上述目标电阻值更远的参考单元施加用于将该参考单元设定为上述目标状态的电信号；和
输出步骤，在上述更新步骤之后，在上述第1参考单元及上述第2参考单元中，与上述第1参考单元的电阻值和上述第2参考单元的电阻值的比较结果对应地，将离上述目标电阻值更近的参考单元电连接到输出端子上。
20.一种可变电阻型非易失性存储装置的控制方法，所述可变电阻型非易失性存储装置包括利用可变电阻元件构成的多个存储器单元、第1参考单元及第2参考单元，上述可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态、与具有下限电阻值高于上述第1范围的上限电阻值的第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述多个存储器单元排列成矩阵状而构成存储器单元阵列，上述第1参考单元及上述第2参考单元构成参考单元电路，上述可变电阻型非易失性存储装置的控制方法包括：
对上述参考单元电路执行权利要求19所述的设定方法所包括的各步骤的步骤；
基准电平生成步骤，生成用于以上述参考单元电路的与输出端子连接的参考单元的电阻值为基准来判定上述多个存储器单元各自的电阻状态的基准电平；以及
读出步骤，通过比较从上述多个存储器单元分别得到的信号电平与所生成的基准电平，从而判定上述存储器单元处于低电阻状态及高电阻状态中的哪个状态。
21.一种可变电阻型非易失性存储装置的控制方法，所述可变电阻型非易失性存储装置包括利用可变电阻元件构成的多个存储器单元、第1参考单元及第2参考单元，上述可变电阻元件根据电信号的施加，在具有第1范围内的电阻值的低电阻状态、与具有下限电阻值高于上述第1范围的上限电阻值的第2范围内的电阻值的高电阻状态之间可逆地发生变化，上述多个存储器单元排列成矩阵状而构成存储器单元阵列，上述第1参考单元及上述第2参考单元构成参考单元电路，上述可变电阻型非易失性存储装置的控制方法包括：
对上述参考单元电路执行权利要求19所述的设定方法所包括的各步骤的步骤；
刷新指示步骤，通过使上述参考单元电路的与输出端子连接的参考单元的电阻值成为预先确定的值，从而输出刷新指示信号；以及
刷新执行步骤，若输出上述刷新指示信号，则对上述存储器单元阵列的至少一部分存储器单元进行刷新动作，在该刷新动作中，暂时进行读出动作之后再次写入同一数据。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8189379B2 (en) * 2009-08-12 2012-05-29 Texas Memory Systems, Inc. Reduction of read disturb errors in NAND FLASH memory
JP5128727B1 (ja) 2011-08-02 2013-01-23 パナソニック株式会社 抵抗変化型不揮発性記憶装置およびその駆動方法
WO2013031126A1 (ja) * 2011-08-31 2013-03-07 パナソニック株式会社 読み出し回路およびこれを用いた不揮発性メモリ
TW201417102A (zh) * 2012-10-23 2014-05-01 Ind Tech Res Inst 電阻式記憶體裝置
JP5650855B2 (ja) * 2013-02-08 2015-01-07 パナソニックＩｐマネジメント株式会社 不揮発性記憶素子の製造方法、不揮発性記憶素子及び不揮発性記憶装置
JP5838353B2 (ja) * 2013-03-18 2016-01-06 パナソニックＩｐマネジメント株式会社 抵抗変化素子の評価方法、評価装置、検査装置、及び不揮発性記憶装置
US9286978B2 (en) * 2013-10-09 2016-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9269432B2 (en) * 2014-01-09 2016-02-23 Micron Technology, Inc. Memory systems and memory programming methods
US9336881B2 (en) 2014-06-16 2016-05-10 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory device including a variable resistance layer that changes reversibly between a low resistance state and a high resistance state according to an applied electrical signal
US10043564B2 (en) * 2014-12-10 2018-08-07 Toshiba Memory Corporation Semiconductor memory device and method of controlling semiconductor memory device
US9502106B2 (en) * 2014-12-10 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling semiconductor memory device
JP2017021877A (ja) * 2015-07-13 2017-01-26 ソニー株式会社 不揮発メモリ、メモリコントローラ、記憶装置、情報処理システムおよび不揮発メモリの制御方法
CN105185410B (zh) * 2015-08-14 2019-04-12 武汉新芯集成电路制造有限公司 阻值可变的参考单元
WO2017074358A1 (en) 2015-10-28 2017-05-04 Hewlett Packard Enterprise Development Lp Reference column sensing for resistive memory
CN107369471B (zh) * 2016-05-12 2020-09-08 中芯国际集成电路制造(上海)有限公司 存储器及其参考电路的校准方法
US10318187B2 (en) * 2016-08-11 2019-06-11 SK Hynix Inc. Memory controller and memory system including the same
JP2018147533A (ja) * 2017-03-03 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、情報処理装置及びリファレンス電位設定方法
US10147475B1 (en) * 2017-05-09 2018-12-04 Micron Technology, Inc. Refresh in memory based on a set margin
JP2019028569A (ja) * 2017-07-26 2019-02-21 株式会社東芝 メモリシステム、半導体記憶装置及び信号処理システム
US10755779B2 (en) * 2017-09-11 2020-08-25 Silicon Storage Technology, Inc. Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof
JP6505902B1 (ja) * 2018-03-20 2019-04-24 株式会社東芝 磁気メモリ及びメモリシステム
US11183238B2 (en) 2019-08-28 2021-11-23 International Business Machines Corporation Suppressing outlier drift coefficients while programming phase change memory synapses
JP2021039815A (ja) 2019-09-05 2021-03-11 キオクシア株式会社 半導体記憶装置
US20220130900A1 (en) * 2020-02-27 2022-04-28 Tdk Corporation Arithmetic operation circuit and neuromorphic device
KR20210127559A (ko) * 2020-04-14 2021-10-22 에스케이하이닉스 주식회사 가변 저항층을 포함하는 반도체 장치
US11227640B2 (en) 2020-05-08 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory sense amplifier trimming
US12009026B2 (en) * 2020-12-10 2024-06-11 Intel Corporation Precise writing of multi-level weights to memory devices for compute-in-memory
CN116743124A (zh) * 2023-06-28 2023-09-12 上海极海盈芯科技有限公司 阈值产生电路、芯片和装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6314014B1 (en) * 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6721203B1 (en) * 2001-02-23 2004-04-13 Western Digital (Fremont), Inc. Designs of reference cells for magnetic tunnel junction (MTJ) MRAM
JP4434527B2 (ja) * 2001-08-08 2010-03-17 株式会社東芝 半導体記憶装置
JP3894030B2 (ja) * 2002-04-17 2007-03-14 ソニー株式会社 抵抗変化記憶素子を用いた記憶装置及び同装置の参照抵抗値決定方法
US6665216B1 (en) * 2002-07-23 2003-12-16 Macronix International Co., Ltd. Apparatus and system for reading non-volatile memory with dual reference cells
US6754123B2 (en) * 2002-10-01 2004-06-22 Hewlett-Packard Development Company, Lp. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having diode isolation
JP3704128B2 (ja) * 2003-02-17 2005-10-05 株式会社東芝 磁気ランダムアクセスメモリとその読み出し方法
JP2005050421A (ja) * 2003-07-28 2005-02-24 Sharp Corp 半導体記憶装置
WO2005086170A1 (ja) * 2004-03-05 2005-09-15 Nec Corporation トグル型磁気ランダムアクセスメモリ
JP3962048B2 (ja) * 2004-09-28 2007-08-22 株式会社東芝 半導体メモリ
US7286429B1 (en) * 2006-04-24 2007-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. High speed sensing amplifier for an MRAM cell
US7400521B1 (en) * 2007-01-12 2008-07-15 Qimoda Ag Integrated circuit, memory chip and method of evaluating a memory state of a resistive memory cell
KR100827448B1 (ko) * 2007-02-16 2008-05-07 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
JP2008217842A (ja) 2007-02-28 2008-09-18 Renesas Technology Corp 不揮発性記憶装置
JP2009117006A (ja) 2007-11-09 2009-05-28 Toshiba Corp 抵抗変化メモリ装置
JP5676842B2 (ja) * 2008-05-30 2015-02-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US7813166B2 (en) * 2008-06-30 2010-10-12 Qualcomm Incorporated Controlled value reference signal of resistance based memory circuit
JP5127630B2 (ja) 2008-08-20 2013-01-23 株式会社東芝 抵抗変化型メモリ
JP2010049751A (ja) 2008-08-22 2010-03-04 Toshiba Corp 抵抗変化型メモリ
US7815287B2 (en) * 2008-09-24 2010-10-19 Hewlett-Packard Development Company, L.P. Fluid ejection device and method
JP5316114B2 (ja) * 2009-03-11 2013-10-16 富士通株式会社 半導体記憶装置及びその製造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP特开2003-317466A 2003.11.07
JP特开2006-099835A 2006.04.13
JP特开2009-289352A 2009.12.10

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