JP2016212942A - 抵抗変化型不揮発性記憶素子のフォーミング方法、抵抗変化型不揮発性記憶装置、およびｉｃカード - Google Patents

抵抗変化型不揮発性記憶素子のフォーミング方法、抵抗変化型不揮発性記憶装置、およびｉｃカード Download PDF

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Abstract

【課題】リテンション特性の劣化を抑制する抵抗変化型不揮発性記憶素子のフォーミング方法、及び抵抗変化型不揮発性記憶装置を提供する。【解決手段】第１の状態にある抵抗変化型不揮発性記憶素子に対して、第２電極を基準として第１電極が正極性となる第１のパルス電圧を印加するステップと、抵抗変化型不揮発性記憶素子が第２の状態にあるか否かを判定するサブステップと、抵抗変化型不揮発性記憶素子が第２の状態にないと判定された場合に、抵抗変化型不揮発性記憶素子に対して、第１電極を基準として第２電極が正極性となる第２のパルス電圧、および、第２電極を基準として第１電極が正極性となる第３のパルス電圧を連続して印加するサブステップとを含むシーケンスを少なくとも１回実行するステップと、を含む、フォーミング方法。【選択図】図１Ａ

Description

本開示は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子のフォーミング方法、及び、抵抗変化型不揮発性記憶装置に関する。
近年、抵抗変化型不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置の研究開発が進んでいる（例えば、特許文献１、非特許文献１〜２参照）。
ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、この抵抗値に対応してデータを不揮発的に記憶することが可能な素子である。
特開２００６−３５１７８０号公報（図１、図３）
Ｉ．Ｇ．Ｂａｅｋ ｅｔ ａｌ．ＩＥＤＭ２００４，ｐ．５８７（Ｆｉｇ．５（ｂ）） Ｔ．Ｎｉｎｏｍｉｙａ ｅｔ ａｌ．，ＶＬＳＩ２０１２，ｐ．７４
本開示は、リテンション特性の劣化を抑制する抵抗変化型不揮発性記憶素子のフォーミング方法、及び抵抗変化型不揮発性記憶装置を提供する。
本開示のフォーミング方法は、第１電極と、第２電極と、前記第１電極および前記第２電極の間に配置された金属酸化物層とを備える抵抗変化型不揮発性記憶素子のフォーミング方法であって、第１の状態にある前記抵抗変化型不揮発性記憶素子に対して、前記第２電極を基準として前記第１電極が正極性となる第１のパルス電圧を印加するステップ（Ａ）と、前記抵抗変化型不揮発性記憶素子が第２の状態にあるか否かを判定するサブステップ(ｂ１)と、前記抵抗変化型不揮発性記憶素子が前記第２の状態にないと判定された場合に、前記抵抗変化型不揮発性記憶素子に対して、前記第１電極を基準として前記第２電極が正極性となる第２のパルス電圧、および、前記第２電極を基準として前記第１電極が正極性となる第３のパルス電圧を連続して印加するサブステップ（ｂ２）とを含むシーケンスを少なくとも１回実行するステップ（Ｂ）と、を含み、前記抵抗変化型不揮発性記憶素子は、前記第１の状態から前記第２の状態に不可逆的に変化する特性を有し、前記抵抗変化型不揮発性記憶素子は、前記第２の状態にあるとき、前記第２電極を基準として前記第１電極が正極性となる第４のパルス電圧が印加されることによって抵抗値が減少し、かつ、前記第１電極を基準として前記第２電極が正極性となる第５のパルス電圧が印加されることによって前記抵抗値が増加するような、可逆的な抵抗変化特性を有し、前記抵抗変化型不揮発性記憶素子は、前記第１の状態にあるときは、前記第２の状態にあるときに比べて、前記抵抗値が大きく、前記第２のパルス電圧の振幅は、前記第５のパルス電圧の振幅よりも大きい。
なお、これらの全般的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
本開示の抵抗変化型不揮発性記憶素子のフォーミング方法は、抵抗変化型不揮発性記憶素子のリテンション特性の劣化を抑制することができる。
図１Ａは、第１の実施の形態に係る１Ｔ１Ｒ型メモリセルにおけるフォーミングのフローチャートである。 図１Ｂは、第１の実施形態に係るフォーミングの基本となる考え方を示す概念図である。 図２は、第１の実施の形態に係るフローに従って抵抗変化素子をフォーミングした場合の、負フォーミング電圧ＶＬｂの正規期待値の分布図である。 図３は、第１の実施形態に係る抵抗変化型不揮発性記憶装置の構成の一例を示す図である。 図４は、第１の実施形態に係るセンスアンプの構成の一例を示す回路図である。 図５は、第１の実施形態に係るセンスアンプの判定レベルの説明図である。 図６は、第１の実施形態に係る各モードの設定電圧の説明図である。 図７は、第２の実施形態に係る抵抗変化型不揮発性記憶装置におけるフォーミングのフローチャートである。 図８は、第２の実施形態に係る抵抗変化型不揮発性記憶装置におけるフォーミング動作のタイミングチャートである。 図９は、第３の実施形態に係る抵抗変化型不揮発性記憶装置におけるフォーミングのフローチャートである。 図１０は、参考例の抵抗変化素子におけるＲ−Ｖ特性図である。 図１１は、参考例の抵抗変化素子における、フィラメントサイズに対するリテンションの劣化率の依存性を示す図である。 図１２は、参考例の抵抗変化素子における、酸素欠陥密度に対するリテンションの劣化率の依存性を示す図である。 図１３は、検討例の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。 図１４は、検討例の抵抗変化素子における負フォーミング電圧ＶＬｂの正規期待値の分布図である。 図１５は、検討例の抵抗変化素子における、低抵抗状態のリテンションの劣化率と負フォーミング電圧ＶＬｂとの関係を示した特性図である。 図１６は、ＩＣカードの一例を示す概念図である。 図１７は、ＩＣカードの一例を示す概念図である。
［本発明の基礎となった知見］
抵抗変化素子は、製造された後、フォーミングと呼ばれる初期化処理がなされることによって、絶縁体に近い極めて高い抵抗値をもつ初期状態から、高抵抗状態と低抵抗状態との間で可逆的に変化できる状態に変化する。初期状態の抵抗変化素子は、パルスを印加しても可逆的な抵抗変化を示さない。フォーミングは、抵抗変化素子の電極間に所定のフォーミング電圧を印加するステップを含む。フォーミング電圧により、抵抗変化素子の内部にフィラメント（導電パス）が形成される。
図１０は、初期状態に抵抗変化素子に対して、フォーミング電圧としてパルス電圧を順次印加した場合におけるＲ−Ｖ特性図を示す。図１０は、１ステップフォーミングと２ステップフォーミングの２通りのフォーミング方法を示す。
図１０の例において、１ステップフォーミングは、負のパルス電圧を印加するステップＡのみで実現される。２ステップフォーミングは、正のパルス電圧を印加するステップＢと、ステップＢの後に負のパルス電圧を印加するステップＣとで実現される。ここで、負のパルス電圧は、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる電圧と同極性であり、正のパルス電圧は、抵抗変化素子を低抵抗状態から高抵抗状態に変化させる電圧と同じ極性である。
図１０において、２ステップフォーミングのステップＣにおける負のパルス電圧は、１ステップフォーミングのステップＡにおける負のパルス電圧よりも低い。そのため、２ステップフォーミングは、１ステップフォーミングに比べて、負のパルス電圧によって抵抗変化素子に流れる電流を低減でき、フィラメントサイズの拡大を抑制できる。
図１１は、抵抗変化素子のフィラメントのサイズに対する、低抵抗状態のリテンション劣化率の依存性を示す図である。図１２は、抵抗変化素子の酸素欠陥密度に対する、低抵抗状態のリテンションの劣化率の依存性を示す図である。図１１、図１２によれば、フィラメントのサイズを小さくし、かつ、酸素欠陥密度が高い場合に、低抵抗状態のリテンションの劣化率が低減される。
本発明者らは、２ステップフォーミングについてさらなる検討をし、本開示におけるフォーミング方法に到達した。以下では、まず、検討例として用いられた抵抗変化型不揮発性記憶装置の構成について説明し、その後、本発明者らが着目した課題について説明する。
検討例にかかる抵抗変化型不揮発性記憶装置は、それぞれ抵抗変化素子とスイッチ素子とで構成された複数のメモリセルを含む。複数のメモリセルは、アレイ状に配置されている。
図１３は、１Ｔ１Ｒ型メモリセルの構成を示す模式図であり、１Ｔ１Ｒ型メモリセルは、ＮＭＯＳトランジスタ１０４と抵抗変化素子１００から構成されている。
図１３に示されるように、抵抗変化素子１００は、下部電極１００ａ、抵抗変化層１００ｂ、及び、上部電極１００ｃが、この順に積層されている。抵抗変化層１００ｂは、酸素不足型のタンタル酸化物（ＴａＯ１．５４）からなる第１のタンタル酸化物層１００ｂ−１と、タンタル酸化物（Ｔａ２Ｏ５）からなる第２のタンタル酸化物層１００ｂ−２とを含む。下部電極１００ａから下部電極端子１０５が引き出され、上部電極１００ｃから上部電極端子１０２が引き出されている。
選択トランジスタであるＮＭＯＳトランジスタ１０４は、ゲート端子１０３を備える。抵抗変化素子１００の下部電極端子１０５とＮＭＯＳトランジスタ１０４の一方のＮ＋拡散領域とが直列に接続されている。ＮＭＯＳトランジスタ１０４の他方のＮ＋拡散領域から下部電極端子１０１が引き出され、下部電極端子１０１は、接地電位に接続されている。ここでは、第２のタンタル酸化物層１００ｂ−２は、第１のタンタル酸化物層１００ｂ−１に比べて、上部電極端子１０２側に配置されている。
検討例に係る１Ｔ１Ｒ型メモリセルは、抵抗変化層１００ｂの平面視における面積が０．２５μｍ２（＝０．５μｍ×０．５μｍ）であった。第１のタンタル酸化物層１００ｂ−１の組成はＴａＯ１．５４であり、膜厚は４４．５ｎｍであった。第２のタンタル酸化物層１００ｂ−２の組成はＴａＯ２．４７であり、膜厚は５．５ｎｍであった。上部電極１００ｃはＩｒを主成分として含有し、下部電極１００ａは窒化タンタルＴａＮを主成分として含有していた。
抵抗変化層１００ｂは、スパッタリングにより成膜され、その後、その表面にプラズマ酸化処理が施される。これにより、プラズマ酸化された領域が第２のタンタル酸化物層１００ｂ−２となり、残りの領域が第１のタンタル酸化物層１００ｂ−１となる。そのため、第２のタンタル酸化物層１００ｂ−２は、第１のタンタル酸化物層１００ｂ−１と比べて、酸素含有率が高く、抵抗値が非常に高い（＞１ＭΩ）。そのため、抵抗変化素子１００を抵抗変化動作させるためには、所定の負のパルス電圧を印加して導電パスを形成する必要がある。
本開示においては、この負のパルス電圧を低く抑えるために、２ステップフォーミングを採用する。検討例に係るフォーミングは、第１のステップと、第２のステップと、判定ステップとを含む。
第１のステップでは、下部電極端子１０１に０Ｖ、ゲート端子１０３に３．３Ｖを印加した状態で、上部電極端子１０２に＋３．３Ｖのパルス電圧を所定期間一回だけ印加した。この結果、第２のタンタル酸化物層１００ｂ−２に酸素欠陥領域が形成された。第２のステップでは、上部電極端子１０２を０Ｖ、ゲート端子を３．３Ｖに維持しながら、下部電極端子１０１に、パルス幅が１００ｎｓ、電圧が−１．４Ｖのパルス電圧を一回だけ印加した。
以下では、第１のステップで印加される正のパルス電圧の振幅を正フォーミング電圧ＶＨｂと呼び、第２のステップで印加される負のパルス電圧の振幅を負フォーミング電圧ＶＬｂと呼ぶ場合がある。このとき、正のパルス電圧は＋ＶＨｂであり、負のパルス電圧は−ＶＬｂである。
判定ステップでは、下部電極端子１０１を０Ｖ、ゲート端子１０３を１．８Ｖ、上部電極端子１０２に約０．４Ｖの電圧を印加する。１Ｔ１Ｒ型メモリセルに所定以上の電流が流れればフォーミングが完了したと判定し、１Ｔ１Ｒ型メモリセルに所定以上の電流が流れなければ、フォーミングが未完了と判定する。フォーミングが未完了の場合、負フォーミング電圧ＶＬｂを０．１Ｖずつ上昇させながら、フォーミングが完了するか、負フォーミング電圧ＶＬｂが２．８Ｖになるまで、同じ処理を繰返した。
図１４は、検討例に係る抵抗変化型不揮発性記憶装置に含まれる２０個のメモリセル群に対して、上記の２ステップフォーミングを実施した場合における、負フォーミング電圧ＶＬｂと正規期待値との関係を示す特性図である。
図１４において、横軸は、負フォーミング電圧ＶＬｂを表し、縦軸は、フォーミングが完了しているメモリセルの正規期待値σを表す。
図１４の例では、負フォーミング電圧ＶＬｂの平均は２．１Ｖ、ばらつきの指標となる１σは約０．４Ｖであった。この図１４から、メモリセルアレイの容量が、例えば、１キロビット（１０２４ビット）である場合に、全ビットを負フォーミングするのに必要な負フォーミング電圧ＶＬｂは、約３．４Ｖ（＝２．１Ｖ＋３．３σ）と推定される。
図１５は、検討例に係る抵抗変化型不揮発性記憶装置に含まれる１キロビットのメモリセル群における、低抵抗状態（ＬＲ状態）でのリテンション劣化率と負フォーミング電圧ＶＬｂとの関係を示した特性図である。横軸は、負フォーミング電圧ＶＬｂであり、縦軸は、メモリセル群を１５０℃で５０時間放置した後のリテンションの劣化率を表す。劣化率は、負のパルス電圧（−ＶＬｂ）が印加された直後に低抵抗状態のメモリセルを流れるセル電流をＩＬｉ、放置された後に低抵抗状態のメモリセルを流れるセル電流をＩＬｆとすると、（ＩＬｉ−ＩＬｆ）／ＩＬｉに相当する。ここで、セル電流とは、下部電極端子１０１を０Ｖ、ゲート端子１０３を１．８Ｖ、上部電極端子１０２に約０．４Ｖの電圧を印加したときに、１Ｔ１Ｒ型メモリセルに流れる読み出し電流である。
図１５に示されるように、負フォーミング電圧ＶＬｂが大きくなると、低抵抗状態のリテンション特性が悪化する。これは、負フォーミング電圧ＶＬｂが大きくなると、負フォーミング電流が増大し、形成されるフィラメントサイズが拡大し、フィラメント内の酸素欠陥密度が低下して、その結果、酸素欠陥を介した電子のホッピング伝導パスが切れ易くなるためである。
メモリセルアレイの大容量化が進むと、メモリセルアレイを構成する全てのメモリセルのフォーミングを完了させるために必要な負フォーミング電圧ＶＬｂが増大する。一方で、負フォーミング電圧ＶＬｂを非常に高く設定した場合、メモリセルの全てを負フォーミングすることができたとしても、低抵抗状態のリテンションが悪化する。加えて、負フォーミング電圧ＶＬｂを高く設定する場合、抵抗変化型不揮発性記憶装置は、高電圧に耐えられる構造が要求される。例えば、高耐圧を有したトランジスタでメモリセルが構成される場合、メモリセルの面積の縮小化が困難になり、低コスト化の妨げにもつながる。
本開示は、上記の課題に基づいて、メモリセルアレイの全てのメモリセルを実用的な電圧でフォーミングすることができ、かつ、リテンション特性の劣化を抑制することができる新たなフォーミング方法と、そのようなフォーミングを適用するための抵抗変化型不揮発性記憶装置を提供する。
本開示で示される構成要素、構成要素の配置位置および接続形態、処理、処理の順序、数値、材料、電圧波形、特性などは、あくまで一例である。また、本開示で示される構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（第１の実施の形態）
第１の実施形態について説明する。
［１Ｔ１Ｒ型メモリセルのフォーミング方法］
図１Ａは、第１の実施形態に係る１Ｔ１Ｒ型メモリセルのフォーミングの一例を示すフローチャートである。本フローチャートは、Ｓ１からＳ８の８つのステップから構成されている。
１Ｔ１Ｒ型メモリセルは、例えば、図１３を参照しながら説明された構成を有する。１Ｔ１Ｒ型メモリセルは抵抗変化素子１００を含み、抵抗変化素子１００は、製造されてからフォーミングが適用されるまでの間、１ＭΩ以上の非常に高い抵抗値を有する初期状態にある。本開示において、当該初期状態は、第１の状態と呼ばれる場合がある。
ステップＳ１において、初期設定を行う。例えば、抵抗変化素子１００に印加する負フォーミング電圧ＶＬｂを１．０Ｖに設定し、ループの実行カウンタの値ｎを、１に設定する。
ステップＳ２において、下部電極端子１０１をグランド電圧に設定し、上部電極端子１０２に正のパルス電圧を１回印加する。この正のパルス電圧のパルス幅は、例えば、１０μｓであり、その振幅（すなわち、正フォーミング電圧ＶＨｂ）は、例えば、３．３Ｖである。この時、ゲート端子１０３の電圧は、例えば、３．３Ｖである。ステップＳ２によって、後のステップＳ３でフィラメントを形成するために要する負フォーミング電圧ＶＬｂを低減できる。なお、ステップＳ２の実施は必須ではない。
ステップＳ３において、上部電極端子１０２をグランド電圧に設定し、下部電極端子１０１に負のパルス電圧を１回印加する。この負のパルス電圧のパルス幅は、例えば、１００ｎｓであり、その振幅（すなわち、負フォーミング電圧ＶＬｂ）は、例えば、１．０Ｖである。この時、ゲート端子１０３の電圧は、例えば、３．３Ｖである。ステップＳ３で印加される負のパルス電圧は、「第１のパルス電圧」の一例である。
ステップＳ４において、下部電極端子１０１をグランド電圧に設定し、上部電極端子１０２に電流測定用の電圧源を接続し、上部電極端子１０２から下部電極端子１０１に流れる電流を測定する。電圧源の電圧は、例えば、０．４Ｖである。この時、ゲート端子１０３の電圧は、例えば、３．３Ｖである。そして、測定された電流が１０μＡより大きい場合（ステップＳ４でＹｅｓ）、フォーミングが完了したと判定し、フローを終了する。ここで、フォーミングが完了したと判定される抵抗状態が、印加されるパルス電圧の極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な第２の状態に対応する。
測定された電流が１０μＡ以下の場合（ステップＳ４でＮｏ）、フォーミングが未完了であると判定し、ステップＳ５に移行する。
ステップＳ５において、実行カウンタの値ｎが予め定めた最大回数Ｍａｘを超えていないかどうかを判定する。実行カウンタの値ｎが最大回数Ｍａｘを超えていれば（ステップＳ５でＹｅｓ）、抵抗変化素子１００がフォーミング不良（Ｎ．Ｇ．）、すなわち、メモリセルが抵抗変化動作できない不良のメモリセルであると判断する。実行カウンタの値ｎが最大回数Ｍａｘを超えていない場合（ステップＳ５でＮｏ）には、ステップＳ６に移行する。
ステップＳ６において、下部電極端子１０１をグランド電圧に設定し、上部電極端子１０２に正のパルス電圧を１回印加する。この正のパルス電圧のパルス幅は、例えば、１００ｎｓであり、その振幅ＶＨｒは、例えば、３．３Ｖである。この時、ゲート端子１０３の電圧は、例えば、３．３Ｖである。ステップＳ６で印加される正のパルス電圧は、「第２のパルス電圧」の一例である。
ステップＳ７において、上部電極端子１０２をグランド電圧に設定し、下部電極端子１０１に負のパルス電圧を１回印加する。この負のパルス電圧のパルス幅は、例えば、１００ｎｓであり、その振幅（すなわち、負フォーミング電圧ＶＬｂ）は、例えば、１．０Ｖである。この時、ゲート端子１０３の電圧は３．３Ｖである。ステップＳ７で印加される負のパルス電圧は、「第３のパルス電圧」の一例である。
ステップＳ８において、実行カウンタの値ｎに１を加え、負フォーミング電圧ＶＬｂを０．１Ｖ増加させる。その後、再度ステップＳ４に戻り、ステップＳ４にてフォーミングが完了したと判定されるまで、ステップＳ４、ステップ５、ステップ６、ステップ７、ステップＳ８を、負フォーミング電圧ＶＬｂを順次増加させながら繰り返す。
ステップＳ２においてゲート端子１０３に印加される電圧を、ステップＳ３においてゲート端子１０３に印加される電圧と同じ値（例えば３．３Ｖ）に設定することにより、電圧切り替えの時間ロスを削減することができる。ただし、ステップＳ２におけるゲート端子１０３の電圧は、フォーミング済みの抵抗変化素子の抵抗値を可逆的に変化させる場合における電圧と同じ値であってもよく、例えば、２．４Ｖであってもよい。ステップＳ４におけるゲート電圧についても同様である。
ステップＳ４において電流測定のために印加される電圧を、高抵抗状態または低抵抗状態にある抵抗変化素子１００の抵抗値を読み出すときに印加される電圧と同じ値（例えば０．４Ｖ)に設定することにより、抵抗変化素子１００へのディスターブの影響が回避される。
フォーミング直後の抵抗変化素子１００は、高抵抗状態の抵抗値と低抵抗状態の抵抗値との差が小さい傾向にある。そのため、ステップＳ４における判定値を、高抵抗状態の抵抗値と低抵抗状態の抵抗値と中間値よりも、高抵抗状態の抵抗値に近い値（例えば１０μＡ）に設定することにより、判定の精度が向上する。
ステップＳ６において印加される正の電圧パルスの振幅ＶＨｒは、ステップＳ２において印加される正の電圧パルスの振幅は必ずしも同一である必要はない。
図１Ｂは、第１の実施形態の基本となる考え方を示す概念図である。図１Ｂに示されるように、第１の実施形態の基本となる考え方は、図１ＡのフローチャートのステップＳ３、Ｓ４、Ｓ６、およびＳ７で構成される。
［１Ｔ１Ｒ型メモリセルの負フォーミング特性］
図２は、抵抗変化型不揮発性記憶装置に含まれる２０個のメモリセル群に対して、図１Ａに示すフォーミングを行った場合の、負フォーミング電圧ＶＬｂと正規期待値との関係を示す特性図である。各メモリセルは、それぞれ図１３に示される構造を有する。横軸は、各メモリセルのフォーミングが完了した時の負フォーミング電圧ＶＬｂを表す。縦軸は、負フォーミングが完了しているメモリセルの正規期待値σを表す。
図２から分かるように、負フォーミング電圧ＶＬｂの平均は２．１Ｖ、ばらつきの指標となる１σは約０．２４Ｖであった。メモリセルアレイの容量が、例えば、１キロビット（１０２４ビット）である場合に、全ビットを負フォーミングするのに必要な負フォーミング電圧ＶＬｂは、約２．９Ｖ（＝２．１Ｖ＋３．３σ）と推定される。
このように、図１Ａに示すフォーミングは、図１４を参照しながら説明された検討例に係るフォーミングに比べて、負フォーミング電圧ＶＬｂのばらつきを小さくできる。その結果、全ビットを負フォーミングするのに必要となる負フォーミング電圧ＶＬｂの最大値を低減できる。従って、低抵抗状態におけるリテンションの劣化を低減することが可能となり、信頼性を向上できる。また、負フォーミング電圧ＶＬｂが低く設定されるため、高耐圧トランジスタ等をメモリセルや周辺回路に配置する必要がなくなり、メモリセルアレイの面積が低減されうる。
［抵抗変化型不揮発性記憶装置］
図３は、第１の実施形態に係る抵抗変化型不揮発性記憶装置の構成の一例を示すブロック図である。
図３に示すように、本実施形態に係る抵抗変化型不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えている。メモリ本体部２０１は、メモリセルアレイ２０２と、行選択回路２０８、行ドライバ２０７と、列選択回路２０３と、書き込み回路２０６と、センスアンプ２０４と、データ入出力回路２０５と、を備える。メモリセルアレイ２０２は、１Ｔ１Ｒ型メモリセルが行列状に配列されている。行ドライバ２０７は、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤからなる。書き込み回路２０６は、フォーミング及びデータの書き込みを行う。センスアンプ２０４は、データの読み出し時に、選択ビット線に流れる電流量を検出し、高抵抗状態を“０”、また低抵抗状態を“１”と判定する。データ入出力回路２０５は、端子ＤＱを介して入出力データの入出力処理を行う。
センスアンプ２０４は、通常動作用基準電流生成回路７０２、フォーミング動作用基準電流生成回路７０３及び比較回路７０４を含む。なお、本開示において、「通常動作」とは、フォーミングが完了したメモリセルに対して行われる動作を意味する。例えば、「通常動作」は、フォーミングが完了したメモリセルからのデータ読み出し、および、フォーミングが完了したメモリセルへのデータ書き込みを含む。
抵抗変化型不揮発性記憶装置２００は、さらに、書き込み用電源２１１として、高抵抗（ＨＲ）化用電源２１３、低抵抗（ＬＲ）化用電源２１２、およびフォーミング用電源５００を備えている。
抵抗変化型不揮発性記憶装置２００は、さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。
メモリセルアレイ２０２は、前記半導体基板の上方に形成された、複数のワード線ＷＬｉ（ｉ＝０、１、２、・・・）および複数のソース線ＳＬｋ（ｋ＝０、２、・・・）を有している。またワード線ＷＬｉおよびソース線ＳＬｋと交差するように配列された複数のビット線ＢＬｊ（ｊ＝０、１、２、・・・）を有している。ワード線ＷＬｉとビット線ＢＬｊとの組み合わせごとにＮＭＯＳトランジスタＮｉｊと抵抗変化素子Ｒｉｊとが設けられている。ＮＭＯＳトランジスタＮｉｊと抵抗変化素子Ｒｉｊとは直列に接続されてメモリセルＭｉｊを構成している。
抵抗変化素子Ｒｉｊは、第１電極と、第２電極と、第１電極および第２電極の間に配置された金属酸化物層とを備える。金属酸化物層は、酸素不足型の酸化物を含有する。
酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。「酸素不足度」とは、（対象となる金属酸化物と同じ金属を含有している）化学量論的組成の金属酸化物を構成する酸素の量を基準とした場合の、対象となる金属酸化物を構成する酸素の量の不足量の割合をいう。なお、対象となる金属酸化物を構成する金属が複数の化学量論的組成を採りうる場合、その金属酸化物の酸素不足度は、その中で最も抵抗値が高い化学量論的組成を基準として定義されうる。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定であり、かつ、より高い抵抗値を有している。
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため、抵抗値が高い。酸素不足度の大きい酸化物は酸化物を構成する金属により近いため、抵抗値が低い。
金属酸化物層は、酸素不足度および／または酸素含有率の異なる複数の層を含んでいてもよい。例えば、金属酸化物層は、第１の金属酸化物層と、第２の金属酸化物層とを含む。
「酸素含有率」とは、対象となる金属酸化物層を構成する総原子数に対する酸素原子数の比率である。例えば、Ｔａ２Ｏ５の酸素含有率（Ｏ／（Ｔａ＋Ｏ））は、７１．４ａｔｍ％となる。酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
例えば、酸素不足型のタンタル酸化物（ＴａＯ１．５４）を抵抗変化層とする抵抗変化素子の特性については、国際公開第２００９／０５０８３３号、国際公開第２０１０／０２１１３４号、及び、国際公開第２００９／１４１８５７号に開示されている。本開示では、これらの開示内容は参照により引用される。
メモリセルＭｉｊは、例えば、図１３に示される１Ｔ１Ｒ型メモリセルである。図１３に示されるメモリセルは、フォーミングが完了した後、極性の異なる電圧パルスの印加に応じて、低抵抗状態と高抵抗状態との間で可逆的に変化する。例えば、下部電極１００ａを基準として上部電極１００ｃに、正の電圧パルスを印加すると、上部電極１００ｃと第２のタンタル酸化物層１００ｂ−２との界面で酸化反応が起こり、抵抗変化素子１００が低抵抗状態から高抵抗状態に遷移する。逆に、上部電極１００ｃを基準として下部電極１００ａに正の電圧パルスを印加すると、上部電極１００ｃと第２のタンタル酸化物層１００ｂ−２との界面で還元反応が起こり、抵抗変化素子１００が高抵抗状態から低抵抗状態に遷移する。
図１３に示される例では、スイッチ素子はＮＭＯＳトランジスタであったが、スイッチ素子は、ＰＭＯＳトランジスタであってもよく、双方向ダイオードであってもよい。
制御回路２１０は、フォーミング時には、フォーミング用電圧の印加を指示する信号をフォーミング用電源５００及び書き込み回路２０６へ出力する。また、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する信号を書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路２１０は、読み出し動作を指示する信号をセンスアンプ２０４へ出力する。
行選択回路２０８は、複数のワード線ＷＬｉ（ｉ＝０、１、２、・・・）の中から、アドレス入力回路２０９から出力された行アドレス信号に応じてワード線を選択する。そして、選択されたワード線に対して、行ドライバ２０７のワード線ドライバ回路ＷＬＤを用いて、所定の電圧を印加する。
また、行選択回路２０８は、複数のソース線ＳＬｋ（ｋ＝０、２、・・・）の中から、アドレス入力回路２０９から出力された行アドレス信号に応じてソース線を選択する。そして、選択されたソース線に対して、行ドライバ２０７のソース線ドライバ回路ＳＬＤを用いて、所定の電圧を印加する。
書き込み回路２０６は、通常動作モードにおいて、制御回路２１０から書き込みを指示する信号を受けたとき、例えば、パルス幅が１００ｎｓのパルス電圧を生成する。また、フォーミングモードにおいても、例えば、一定のパルス幅１００ｎｓのフォーミング用パルスを生成する。生成された書き込みパルス及びフォーミング用パルスは、列選択回路２０３により選択されたビット線に対して印加される。なお、列選択回路２０３は、アドレス入力回路２０９から出力された列アドレス信号に応じてビット線を選択する。
書き込み用電源２１１は、低抵抗化用のＬＲ化用電源２１２と、高抵抗化用のＨＲ化用電源２１３より構成される。ＬＲ化用電源２１２の出力ＶＬ０は行ドライバ２０７に入力され、ＨＲ化用電源２１３の出力ＶＨ０は書き込み回路２０６に入力されている。
また、フォーミング用電源５００の出力ＶＦＬ０は行ドライバ２０７に入力され、出力ＶＦＨ０は書き込み回路２０６に入力されている。
通常動作用基準電流生成回路７０２は、データ読み出し時に、読み出しイネーブル信号Ｃ１により活性化され、読み出し用基準電流を比較回路７０４に出力する。また、フォーミング動作用基準電流生成回路７０３は、フォーミング動作時に、フォーミングイネーブル信号Ｃ２により活性化され、フォーミング用基準電流を比較回路７０４に出力する。比較回路７０４は、読み出し用基準電流、又は、フォーミング用基準電流の何れか一方の基準電流と、列選択回路２０３により選択されたビット線に接続されたメモリセルに流れる電流とを比較判定し、判定結果をデータ入出力回路２０５に出力する。
図３に示される各機能ブロックの少なくとも一部は、半導体装置、半導体集積回路（ＩＣ）、ＬＳＩ（large scale integration）、または、それらが組み合わされた電子回路によって実行されてもよい。ＬＳＩまたはＩＣは、１つのチップに集積されていてもよいし、複数のチップが組み合わされていてもよい。例えば、各機能ブロックは、１つのチップに集積されてもよい。ここでは、ＬＳＩやＩＣは、集積の度合いに応じて、例えば、システムＬＳＩ、ＶＬＳＩ(very large scale integration)、もしくはＵＬＳＩ(ultra large scale integration)と呼ばれうる。
図３において、センスアンプ２０４、書き込み回路２０６、及び制御回路２１０を含む回路群は、本開示における「回路」の一例である。書き込み回路２０６は、本開示における「電圧印加回路」の一例である。比較回路７０４は、本開示における「判定回路」の一例である。フォーミング動作用基準電流生成回路７０３は、本開示における「基準電流生成回路」の一例である。
なお、本開示に係るフォーミング方法は、図３に示される抵抗変化型不揮発性記憶装置２００によって実行される形態に限定されない。例えば、本開示に係るフォーミング方法は、フォーミングを実行するための機能ブロックを有さない抵抗変化型不揮発性記憶装置と、複数の抵抗変化型不揮発性記憶装置に対してフォーミングを実行できる別の装置との組み合わせによって実行されてもよい。
［センスアンプ］
図４は、図３におけるセンスアンプ２０４の詳細な構成の一例を示す回路図である。
センスアンプ２０４は、ミラー比が１対１のカレントミラー回路２１８、サイズが互いに等しいクランプトランジスタ２１９、２２０、基準回路２２１、及び差動アンプ２２４を含む。基準回路２２１は、通常動作用基準電流生成回路７０２と、フォーミング動作用基準電流生成回路７０３を含む。
通常動作用基準電流生成回路７０２は、選択トランジスタ２２２と基準抵抗Ｒｒｅｆとが直列に接続されてなり、一端が接地電位に接続され、他端がクランプトランジスタ２１９のソース端子と接続されている。基準抵抗Ｒｒｅｆは、データ読み出し時に、高抵抗状態にあるメモリセルに流れる電流と低抵抗状態にあるメモリセルに流れる電流とのほぼ中間の電流値に対応する抵抗値に設定されている。選択トランジスタ２２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２は、導通状態と非導通状態とを切り換えられる。
フォーミング動作用基準電流生成回路７０３は、選択トランジスタ２２３と基準抵抗Ｒｂとが直列に接続されてなり、一端が接地電位に接続され、他端がクランプトランジスタ２１９のソース端子と接続されている。基準抵抗Ｒｂは、フォーミング動作時に用いられ、通常動作で書き込まれる高抵抗状態の抵抗値より低い抵抗値に設定されている。選択トランジスタ２２３のゲート端子には、フォーミングイネーブル信号Ｃ２が入力され、フォーミングイネーブル信号Ｃ２により、選択トランジスタ２２３は、導通状態と非導通状態とを切り換えられる。
クランプトランジスタ２１９、２２０は、ゲート端子にクランプ電圧ＶＣＬＰが入力される。クランプトランジスタ２２０のソース端子は、列選択回路２０３とビット線とを介して、メモリセルと接続される。クランプトランジスタ２１９、２２０のドレイン端子は、カレントミラー回路２１８を構成するトランジスタ２２５、２２６のドレイン端子とそれぞれ接続される。クランプトランジスタ２２０のドレイン端子電位は、基準電圧Ｖｓｅｎｓｅが入力された差動アンプ２２４により反転増幅され、センスアンプ出力ＳＡＯとしてデータ入出力回路２０５へ出力される。
図５は、センスアンプ２０４の判定レベルを説明するための図である。センスアンプ２０４は、図５に示すように、高抵抗状態の抵抗値ＨＲ（例えば１００ｋΩ）と低抵抗状態の抵抗値ＬＲ（例えば１０ｋΩ）の間に、データ読み出し用の基準抵抗Ｒｒｅｆ（例えば１８．２ｋΩ）と、フォーミング用の基準抵抗Ｒｂ（例えば４０ｋΩ）との２つの判定レベルを有する。なお、フォーミング用の基準抵抗Ｒｂは、抵抗変化素子のフォーミングが完了したか否かを判定するために、高抵抗状態の抵抗値ＨＲよりもやや小さい値に設定されてもよい。また、データ読み出し用の基準抵抗Ｒｒｅｆは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために、高抵抗状態の抵抗値ＨＲより小さく、かつ、低抵抗状態の抵抗値ＬＲよりも大きい値に設定される。
［センスアンプの動作］
図４に示されるセンスアンプ２０４のフォーミング時の動作を説明する。
センスアンプ２０４は、抵抗変化素子に正のパルス電圧および負のパルス電圧が印加された後、列選択回路２０３とビット線を介して、選択されたメモリセルと接続される。これにより、メモリセルには、クランプ電圧ＶＣＬＰからクランプトランジスタ２１９、２２０のしきい値電圧分だけ低下した電圧値よりも大きな電圧が印加されることが阻止される。一方、基準回路２２１では、フォーミングイネーブル信号Ｃ２に従って、選択トランジスタ２２３が導通状態になり、フォーミング用の基準抵抗Ｒｂが選択される。このとき、選択トランジスタ２２２は、読み出しイネーブル信号Ｃ１に従って非導通状態になる。これにより、基準電流Ｉｒｅｆが流れる。
基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、カレントミラー回路２１８から負荷電流ＩＬが流れる。この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。その比較結果に従って、差動アンプ２２４が、クランプトランジスタ２２０のドレイン端子電圧が基準電圧Ｖｓｅｎｓｅより高くなるか低くなるかを検知し、センスアンプ出力ＳＡＯを出力する。
ここで、例えば、クランプ電圧ＶＣＬＰが０．９Ｖ、クランプトランジスタ２１９、２２０のしきい値電圧が０．５Ｖ、フォーミング用の基準抵抗Ｒｂが４０ｋΩ、データ読み出し用の基準抵抗Ｒｒｅｆが１８．２ｋΩであり、基準電圧Ｖｓｅｎｃｅが１．１Ｖである場合について考える。このとき、基準電流Ｉｒｅｆは、１０μＡ（＝（０．９−０．５）／４０ｋΩ）であり、負荷電流ＩＬは約１０μＡである。
選択メモリセルが初期状態であって、その抵抗値が２０ＭΩである場合、メモリセル電流Ｉｃは０．０２μＡ（＝０．４Ｖ／２０ＭΩ）となり、負荷電流ＩＬはメモリセル電流Ｉｃよりも大きい。そのため、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧Ｖｓｅｎｓｅより高くなり、センスアンプ２０４は、センスアンプ出力ＳＡＯとして、“Ｌ”レベルを出力する。つまり、選択されたメモリセルのフォーミングが未完了の場合には、センスアンプ出力は“Ｌ”レベルとなる。
選択メモリセルがフォーミング済みであって、その抵抗値が１２ｋΩである場合、メモリセル電流Ｉｃは約３３．３μＡ（＝０．４Ｖ／１２ｋΩ）となり、負荷電流ＩＬはメモリセル電流Ｉｃより小さい。そのため、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧Ｖｓｅｎｓｅより低くなり、センスアンプ２０４は、センスアンプ出力ＳＡＯとして、“Ｈ”レベルを出力する。つまり、選択されたメモリセルのフォーミングが完了している場合は、センスアンプ出力は“Ｈ”レベルとなる。
なお、データ読み出し時には、基準回路２２１において、読み出しイネーブル信号Ｃ１に従って、選択トランジスタ２２２が導通状態になり、データ読み出し用の基準抵抗Ｒｒｅｆ（例えば１８．２ｋΩ）が選択される。また、選択トランジスタ２２３は、フォーミングイネーブル信号Ｃ２に従って非導通状態になる。これにより、センスアンプ２０４は、フォーミング時とは異なる基準電流Ｉｒｅｆおよび負荷電流ＩＬに基づいて判定を行い、センスアンプ出力ＳＡＯを出力する。
［各動作における印加電圧］
図６に、フォーミング時の正のパルス電圧の印加、負のパルス電圧の印加、および読み出し、ならびに、通常動作時の“０”書き込み、“１”書き込み、および読み出しの各動作モードにおいてワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬにそれぞれ設定される電圧の一覧を示す。ここで、“０”書き込みは、抵抗変化素子を低抵抗状態から高抵抗状態に遷移させることを意味し、“１”書き込みは、抵抗変化素子を高抵抗状態から低抵抗状態に遷移させることを意味する。
図６に示される例おいて、フォーミング時の正のパルス電圧の振幅ＶＨｂおよびＶＨｒは、ソース線ＳＬを基準としたときに、ビット線ＢＬに印加される電圧の振幅に相当する。フォーミング時の負のパルス電圧の振幅ＶＬｂは、ビット線ＢＬを基準としたときに、ソース線ＳＬに印加される電圧の振幅に相当する。“０”書き込み時の正のパルス電圧の振幅ＶＨは、ソース線ＳＬを基準としたときに、ビット線ＢＬに印加される電圧の振幅に相当する。“１”書き込み時の負のパルス電圧の振幅ＶＬは、ビット線ＢＬを基準としたときに、ソース線ＳＬに印加される電圧の振幅に相当する。
（第２の実施形態）
第２の実施形態では、抵抗変化型不揮発性記憶装置が有する複数のメモリセルに対して、フォーミングが行われる。抵抗変化型不揮発性記憶装置として、例えば、第１の実施形態で説明された抵抗変化型不揮発性記憶装置２００が採用されてもよい。
図７は、抵抗変化型不揮発性記憶装置２００におけるフォーミング動作の一例を示す。
ステップＳ１１において、負フォーミング電圧ＶＬｂとループの実行カウンタの値を初期設定する。この例では、負フォーミング電圧ＶＬｂを１．５Ｖに設定し、かつ、ループの実行カウンタの値ｎを１に初期化する。
ステップＳ１２において、メモリセルアレイ２０２の全てのメモリセル（例えば、１キロビット）に正のパルス電圧を印加する。正のパルス電圧のパルス幅は例えば１０μｓであり、その振幅（すなわち正フォーミング電圧ＶＨｂ）は例えば３．３Ｖである。これにより、この後のステップＳ１３で必要な負フォーミング電圧ＶＬｂを低減することができる。ステップＳ１２を設けるか否かは任意に選択し得る。
ステップＳ１３において、メモリセルアレイ２０２の全てのメモリセルに、負のパルス電圧を印加する。負のパルス電圧のパルス幅は例えば１００ｎｓであり、その振幅（すなわち負フォーミング電圧ＶＬｂ）は例えば１．５Ｖである。
ステップＳ１４において、実行カウンタの値ｎが１６以下かどうかを判定する。実行カウンタの値ｎが１６より大きい場合には（ステップＳ１４でＮｏ）、フォーミング不良としてフォーミング動作を終了する。実行カウンタの値ｎが１６以下の場合には（ステップＳ１４でＹｅｓ）、条件付きパルス印加（ステップＳ１５〜Ｓ２０）を実行する。
ステップＳ１５において、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）する。
ステップＳ１６において、アドレスＡＤがメモリセルアレイ２０２の最終アドレスＡＤｆ以下であるかどうかを判定する。アドレスＡＤが最終アドレスＡＤｆ以下である場合には（ステップＳ１６でＹｅｓ）、ステップＳ１７に進む。
ステップＳ１７では、アドレスＡＤで指定されるメモリセルを選択し、選択されたメモリセルの抵抗値Ｒｃが基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかをベリファイする。
選択されたメモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）場合は（ステップＳ１７でＹｅｓ）、フォーミングが完了していると判定し、ステップＳ１８に進む。ステップＳ１８において、アドレスＡＤをインクリメントし、次のアドレスＡＤのメモリセルを選択する。
選択されたメモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂ以上（Ｒｃ≧Ｒｂ）の場合（ステップＳ１７でＮｏ）、フォーミングが完了していないと判定し、ステップＳ１９に進む。ステップＳ１９において、選択されたメモリセルに対して、正の電圧パルスを印加する。この正のパルス電圧のパルス幅は例えば１００ｎｓであり、その振幅ＶＨｒは例えば３．３Ｖである。
ステップＳ２０において、選択されたメモリセルに対して、負のパルス電圧を印加する。この負のパルス電圧のパルス幅は例えば１００ｎｓであり、その振幅（すなわち負フォーミング電圧ＶＬｂ）は例えば１．５Ｖである。
ステップＳ２０の後、ステップＳ１８において、メモリセルのアドレスＡＤをインクリメントし、次のアドレスＡＤのメモリセルを選択する。
以下、メモリセルのアドレスＡＤが最終アドレスＡＤｆより大きくなるまで、ステップＳ１６〜ステップＳ２０の処理を繰り返す。
ステップＳ１６でアドレスＡＤが最終アドレスＡＤｆより大きい（ＡＤ＞ＡＤｆ）場合（ステップＳ１６でＮｏ）、ステップＳ２１に進む。ステップＳ２１において、メモリセルアレイ２０２の各メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかをメモリテスター等の外部装置で判定する。少なくとも１つのメモリセルの抵抗値Ｒｃが基準抵抗Ｒｂより小さくない場合（ステップＳ２１でＮｏ）、ステップＳ２２において、実行カウンタの値ｎを＋１インクリメントし、負フォーミング電圧ＶＬｂを＋０．１Ｖインクリメントする。これにより、実行カウンタの値ｎは２に設定され、負フォーミング電圧ＶＬｂは１．６Ｖに設定される。
その後、ステップＳ１４に戻り、実行カウンタの値ｎが１６以下かどうかを判定する。ステップＳ１４〜ステップＳ２２は、実行カウンタの値ｎが１６より大きくなる（ステップＳ１４でＮｏ）まで、又は、全メモリセルのフォーミングが完了する（ステップＳ２１でＹｅｓ）まで、繰り返される。
以上のフォーミング処理により、フォーミングが必要なメモリセルに対してのみ正のパルス電圧及び負のパルス電圧を印加できるため、メモリセルアレイに対して、高速にフォーミングを実現できる。また、ステップＳ１７、Ｓ１９及びＳ２０を含むシーケンスを全てのメモリセルに対して一度ずつ実施した後で、負フォーミング電圧ＶＬｂのステップアップを実施するため、電圧切り替え時間を短縮でき、フォーミング時間を顕著に短縮できる。
ステップＳ１３における負のパルス電圧は、本開示における「第１のパルス電圧」の一例である。ステップＳ１９における正のパルス電圧は、本開示における「第２のパルス電圧」の一例である。ステップＳ２０における負のパルス電圧は、本開示における「第３のパルス電圧」の一例である。ステップＳ１７が、選択された抵抗変化型不揮発性記憶素子が第２の状態にあるか否かを判定することに対応する。ステップＳ１９、Ｓ２０が、選択された抵抗変化型不揮発性記憶素子が第２の状態にないと判定された場合に、当該抵抗変化型不揮発性記憶素子に対して、第２のパルス電圧の印加と第３のパルス電圧の印加とを連続して行うことに対応する。
ステップＳ２１が、複数の抵抗変化型不揮発性記憶素子の全てが第２の状態にあるか否かの判定をすることに対応する。
第２のパルス電圧のパルス幅は、繰り返し回数によらず、固定されていてもよい。第２のパルス電圧のパルス幅は、第３のパルス電圧のパルス幅と異なっていてもよい。
［各動作における印加電圧］
図８は、図７のフローチャートに示される抵抗変化型不揮発性記憶装置２００のフォーミング動作の一例を示すタイミングチャートである。図８は、メモリセルアレイ２０２のうちアドレスＡＤが０であるメモリセルＭ１１に印加されるパルス電圧を示している。
図８において、フォーミング開始時は、メモリセルＭ１１に接続されるワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の電圧は全て０Ｖである。また、メモリセルＭ１１は、初期状態である。
図７に示すステップＳ１１において、負フォーミング電圧ＶＬｂを１．５Ｖに設定し、実行カウンタの値ｎを１に初期化する。
ステップＳ１２において、パルス幅が１０μｓであり、かつ振幅（すなわち正フォーミング電圧ＶＨｂ）が３．３Ｖである正のパルス電圧を印加する。ステップＳ１３において、パルス幅が１００ｎｓであり、かつ振幅（すなわち負フォーミング電圧ＶＬｂ）が１．５Ｖである負のパルス電圧を印加する。
ステップＳ１４において、実行カウンタの値ｎが１６以下であるか否かが判定される。初期状態では実行カウンタの値ｎは１であり、ステップＳ１４では、Ｙｅｓと判定する。ステップＳ１５において、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、ステップＳ１７に移行する。
ステップＳ１７において、メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）か否かをベリファイする。具体的には、ビット線ＢＬ０の電圧を読出し電圧Ｖｒｅａｄ（例えば０．４Ｖ）に設定し、その後、ワード線ＷＬ０の電圧をＶＤＤ（例えば１．８Ｖ）に設定し、メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、センスアンプ２０４により、メモリセルＭ１１に流れる電流値を検出することで、メモリセルＭ１１の抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さいか否かを判定する。図８に示される例では、１回目のベリファイ時には、抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯとしてＬレベルが出力され、端子ＤＱに“０”が出力される。これにより、フォーミングが未完了であることが外部装置（例えば、メモリテスター）に伝達される。その後、ワード線ＷＬ０及びビット線ＢＬ０の電圧を０Ｖに設定する。
ステップＳ１９において、メモリセルＭ１１に対して、パルス幅が１００ｎｓ、振幅ＶＨｒが３．３Ｖである正のパルス電圧を印加する。具体的には、ワード線ＷＬ０を電圧ＶＤＤＩＯ（例えば３．３Ｖ）に設定し、メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、ビット線ＢＬ０の電圧を、０ＶからＶＨｒ（例えば３．３Ｖ）に変化させ、所定期間（例えば１００ｎｓ）経過後、ＶＨｒから０Ｖに変化させる。その後、ワード線ＷＬ０の電圧を０Ｖに設定して、正のパルス電圧の印加が完了する。
ステップＳ２０において、メモリセルＭ１１に対して、パルス幅が１００ｎｓで、振幅ＶＬｂが１．５Ｖである負のパルス電圧を印加する。具体的には、最初にビット線ＢＬ０、ソース線ＳＬ０を、共に電圧ＶＬｂ（１．５Ｖ）に設定する。次に、ワード線ＷＬ０の電圧を電圧ＶＤＤＩＯ（例えば３．３Ｖ）に設定する。この時は、メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。次に、ビット線ＢＬ０の電圧をＶＬｂから０Ｖに変化させ、所定期間（例えば１００ｎｓ）経過後、０ＶからＶＬｂに変化させる。これにより、メモリセルＭ１１には、負のパルス電圧（−１．５Ｖ）が印加される。その後、ワード線ＷＬ０の電圧を０Ｖに設定し、負のパルス電圧の印加が完了する。
全てのメモリセルに対してステップＳ１７、Ｓ１９およびＳ２０が実行された後、ステップＳ２２に移行する。ステップＳ２２では、実行カウンタのｎを＋１インクリメントし、ｎ＝２に設定する。さらに、負フォーミング電圧ＶＬｂを＋０．１Ｖインクリメントし、負フォーミング電圧ＶＬｂを１．６Ｖに設定する。
図８の例では、メモリセルＭ１１は、ステップＳ１４からステップＳ２２までのループを５回繰り返したところでフォーミングが成功し、メモリセルＭ１１の抵抗値Ｒｃが基準抵抗Ｒｂ未満になっている。この時、メモリセルＭ１１に、導電パスとなるフィラメントが形成されている。
メモリセルＭ１１の抵抗値Ｒｃが基準抵抗Ｒｂ未満になっていることは、６回目のベリファイ（ステップＳ１７）で検知され、その結果、センスアンプ出力ＳＡＯとして、Ｈレベルが出力され、端子ＤＱに“１”が出力される。これにより、メモリセルＭ１１に対するフォーミングが完了していることが外部装置（例えば、メモリテスター）に伝達される。これにより、メモリセルＭ１１についてフォーミングが完了する。
なお、ワード線ＷＬ０電圧、低抵抗化パルス電圧、及び高抵抗化パルス電圧は、必ずしも一致させる必要はない。
第２の実施形態においても第１の実施形態と同様の効果が得られる。
（第３の実施形態）
第３の実施形態は、負フォーミング電圧ＶＬｂをステップアップさせることなく、固定した方式である。以下にその実施形態について説明する。
図９は、第３の実施形態に係るフォーミングの一例を示すフローチャートである。なお、図９において、図７と同じ構成要素については同じ符号を用い、説明を省略する。第３の実施形態では、メモリセルアレイ（例えば、１キロビット）の全てのメモリセルを負フォーミング可能と推定される最大電圧（例えば、２．９Ｖ）に予め設定している。これにより、負フォーミング電圧ＶＬｂのステップアップを不要としている。なお、設定電圧は、例えば、図２に示した負フォーミング電圧ＶＬｂの正規期待値の分布図を用いて、推定される。
図９のフローチャートは、図７のフローチャートと比べて、ステップＳ３２およびステップＳ３４が異なっている。その他のステップは同一であるため、異なっているステップについて、以下に説明する。
ステップＳ３２では、負フォーミング電圧ＶＬｂのインクリメントは行わず、実行カウンタの値ｎのみを＋１インクリメントしている。ステップＳ３４における実行カウンタの値ｎの最大値を５と設定している。その他のステップの順序、各々のステップにおいて印加するパルス電圧のパルス幅、振幅の設定値等は、図７のフローチャートと同一である。
図９のフローチャートに従ってフォーミングを行う場合、図８に示すタイミングチャートにおいて、負フォーミング電圧ＶＬｂが２．９Ｖで固定される。
なお、実行カウンタの値ｎの最大値は５である必要はなく、例えば１回でもよい。
第３の実施形態においても第２の実施形態と同様の効果が得られる。さらに、負フォーミング電圧ＶＬｂの電圧切り替えが不要となり、かつ、条件付きパルス印加（ステップＳ１５〜２０）の実行回数が少なくて済む。この結果、フォーミングフローを簡素化、つまり、高速フォーミングが可能となり、フォーミングに要する時間の短縮が可能となる。
（第４の実施形態）
第４の実施形態は、第１、第２または第３の実施形態で説明した抵抗変化型不揮発性記憶装置を搭載したＩＣカードである。
図１６および図１７は、本開示に係る抵抗変化型不揮発性記憶装置を搭載したＩＣカードの一例を示す概念図である。
図１６および図１７に示されるように、ＩＣカード８００は、例えば、樹脂板８１０に、プロセッサ８２０、メモリ８３０、およびインタフェース８４０を搭載する。メモリ８３０は、例えば、前述の抵抗変化型不揮発性記憶装置２００で構成される。インタフェース８４０は、図１６に示すように、樹脂板８１０から外部に露出する電気的な接点としうる。インタフェース８４０は、図１７に示すように、樹脂板８１０の内部に封止されたアンテナであってもよい。ＩＣカード８００において、インタフェース８４０を介して有線または無線により供給される電力により、プロセッサ８２０がメモリ８３０を用いて、あらかじめ保持しているプログラムを実行する。
この構成によれば、リテンション特性を向上した抵抗変化型不揮発性記憶装置を搭載することで、信頼性を高めたＩＣカードが得られる。
［その他の実施の形態］
以上、本開示に係るフォーミング方法および抵抗変化型不揮発性記憶装置について、複数の実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施し、また、実施の形態における構成要素を任意に組み合わせて構築される態様も、本開示に含まれてもよい。
本開示の一形態に係るフォーミング方法は、第１電極と、第２電極と、前記第１電極と前記第２電極とに挟まれた金属酸化物層とを有する抵抗変化型不揮発性記憶素子を、製造後の第１の状態から、印加されるパルス電圧の極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な第２の状態へ変化させるフォーミング方法であって、前記抵抗変化型不揮発性記憶素子は、前記第１の状態では前記高抵抗状態よりも大なる抵抗状態であり、前記第２の状態では、前記第２電極を基準とした場合に前記第１電極側を正極性とした第４のパルス電圧が印加されると低抵抗化し、前記第１電極を基準とした場合に前記第２電極側を正極性とした第５のパルス電圧が印加されると高抵抗化する特性を有し、前記フォーミング方法は、製造後の前記第１の状態にある前記抵抗変化型不揮発性記憶素子に対し、前記第２電極を基準とした場合に前記第１電極側を正極性とした第１のパルス電圧を印加し、前記第１のパルス電圧を印加した後、少なくとも１回の条件付きパルス印加を行い、前記条件付きパルス印加は、前記抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定し、前記抵抗変化型不揮発性記憶素子が前記第２の状態にないと判定された場合、前記抵抗変化型不揮発性記憶素子に対し、前記第１電極を基準とした場合に前記第２電極側を正極性とする第２のパルス電圧の印加と、前記第２電極を基準とした場合に前記第１電極側を正極性とする第３のパルス電圧の印加とを連続して行うものである。
この方法によれば、第１のパルス電圧の印加後に、第２のパルス電圧（強反転パルス）と、第３のパルス電圧（負パルス）とを用いて、強反転負フォーミングを実施する。これにより、第３のパルス電圧の振幅である負フォーミング電圧ＶＬｂのばらつきを小さく抑えることが可能となる。その結果、メモリセルアレイの全ビットを負フォーミングするのに必要となる最大負フォーミング電圧ＶＬｂを低減でき、信頼性（リテンション特性）を向上できる。さらに、負フォーミング電圧ＶＬｂの振幅の最大値を低減できるため、実用的な電圧範囲でフォーミングでき、高耐圧トランジスタを用いる必要がなくなり、メモリセルアレイの面積を低減できる。
また、上記した一形態に係るフォーミング方法において、前記抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで、前記条件付きパルス印加を繰り返し、前記繰り返しにおいて同一の印加時間を有する前記第２のパルス電圧を印加してもよい。
この方法によれば、前記条件付きパルス印加を繰り返しによって、前記抵抗変化型不揮発性記憶素子の負フォーミングを確実に完了することができる。
また、上記した一形態に係るフォーミング方法において、前記少なくとも１回の条件付きパルス印加として複数の条件付きパルス印加を行い、前記複数の条件付きパルス印加のうち、第１の条件付きパルス印加の後の第２の条件付きパルス印加における前記第３のパルス電圧の振幅は、前記第１の条件付きパルス印加における前記第３のパルス電圧の振幅よりも大きくてもよい。
この方法によれば、条件付きパルス印加毎に、第２の状態にない抵抗変化型不揮発性記憶素子について振幅が大きくなる第３のパルス電圧を印加できる。その結果、メモリセルアレイの全ビットを負フォーミングするのに必要となる最大負フォーミング電圧ＶＬｂを低減でき、信頼性（リテンション特性）を向上できる。さらに、負フォーミング電圧ＶＬｂの最大値を低減できるため、実用的な電圧範囲でフォーミングでき、高耐圧トランジスタを用いる必要がなくなり、メモリセルアレイの面積を低減可能となる。
また、上記した一形態に係るフォーミング方法において、前記少なくとも１回の条件付きパルス印加として複数の条件付きパルス印加を行い、前記複数の条件付きパルス印加のうち、第１の条件付きパルス印加の後の第２の条件付きパルス印加における前記第３のパルス電圧の振幅は、前記第１の条件付きパルス印加における前記第３のパルス電圧の振幅と等しくてもよい。
この方法によれば、条件付きパルス印加毎に、第２の状態にない抵抗変化型不揮発性記憶素子について振幅が等しい第３のパルス電圧を印加できる。その結果、振幅を可変に制御するための構成要素を有さない簡素な装置を用いて、メモリセルアレイの全てのメモリセルを負フォーミングすることができる。
また、上記した一形態に係るフォーミング方法において、前記抵抗変化型不揮発性記憶素子を複数備え、前記複数の前記抵抗変化型不揮発性記憶素子の各々は、第１電極と、第２電極と、前記第１電極と前記第２電極とに挟まれた金属酸化物層とを有し、製造後の第１の状態から、印加されるパルス電圧の極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な第２の状態へ変化し、前記第１の状態では前記高抵抗状態よりも大なる抵抗状態であり、前記第２の状態では、前記第２電極を基準とした場合に前記第１電極側を正極性とした第４のパルス電圧が印加されると低抵抗化し、前記第１電極を基準とした場合に前記第２電極側を正極性とした第５のパルス電圧が印加されると高抵抗化する特性を有し、前記フォーミング方法は、前記複数の抵抗変化型不揮発性記憶素子のうちの第１の抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで、前記第１の抵抗変化型不揮発性記憶素子に対して前記条件付きパルス印加を繰り返し、前記第１の抵抗変化型不揮発性記憶素子に対する前記条件付きパルス印加の繰り返しの後、前記第１の抵抗変化型不揮発性記憶素子とは異なる第２の抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで、前記第２の抵抗変化型不揮発性記憶素子に対して前記条件付きパルス印加を繰り返してもよい。
この方法によれば、前記複数の抵抗変化型不揮発性記憶素子について逐次に、負フォーミングを完了させることができる。
また、上記した一形態に係るフォーミング方法は、前記抵抗変化型不揮発性記憶素子を複数備え、前記複数の前記抵抗変化型不揮発性記憶素子の各々は、第１電極と、第２電極と、前記第１電極と前記第２電極とに挟まれた金属酸化物層とを有し、製造後の第１の状態から、印加されるパルス電圧の極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な第２の状態へ変化し、前記第１の状態では前記高抵抗状態よりも大なる抵抗状態であり、前記第２の状態では、前記第２電極を基準とした場合に前記第１電極側を正極性とした第４のパルス電圧が印加されると低抵抗化し、前記第１電極を基準とした場合に前記第２電極側を正極性とした第５のパルス電圧が印加されると高抵抗化する特性を有し、前記フォーミング方法は、前記複数の抵抗変化型不揮発性記憶素子のうちの第１の抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定し、前記第１の抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定された場合、前記第１の抵抗変化型不揮発性記憶素子とは異なる第２の抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定し、前記第１の抵抗変化型不揮発性記憶素子が前記第２の状態にないと判定された場合、前記第１の抵抗変化型不揮発性記憶素子に前記第２のパルス電圧と前記第３のパルス電圧とを連続して印加した後、前記第１の抵抗変化型不揮発性記憶素子とは異なる第２の抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定してもよい。
この方法によれば、複数の条件付きパルス印加の各々において、複数の抵抗変化型不揮発性記憶素子について逐次に、第２の状態にあるか否かの判定と、第２のパルス電圧と第３のパルス電圧との連続印加とを行うことができる。
また、上記した一形態に係るフォーミング方法において、前記複数の抵抗変化型不揮発性記憶素子の全てが前記第２の抵抗状態にあるか否かを判定し、前記複数の抵抗変化型不揮発性記憶素子のうちの少なくとも１つの抵抗変化型不揮発性記憶素子が前記第２の抵抗状態にないと判定された場合に、前記複数の抵抗変化型不揮発性記憶素子の各々に対し後続する条件付きパルス印加を行ってもよい。
また、上記した一形態に係るフォーミング方法において、前記複数の抵抗変化型不揮発性記憶素子の全てが前記第２の抵抗状態にあるか否かを判定し、前記複数の抵抗変化型不揮発性記憶素子のうちの少なくとも１つの抵抗変化型不揮発性記憶素子が前記第２の抵抗状態にないと判定された場合に、前記複数の抵抗変化型不揮発性記憶素子の各々に対し、後続する条件付きパルス印加を行い、当該後続する条件付きパルス印加において、前記１つの条件付きパルス印加において前記複数の抵抗変化型不揮発性記憶素子の各々に印加した前記第３の電圧パルスの振幅よりも大きな振幅を有する前記第３の電圧パルスを前記複数の抵抗変化型不揮発性記憶素子の各々に印加してもよい。
これらの方法によれば、前記複数の抵抗変化型不揮発性記憶素子の全てのフォーミングが完了するまで、前記条件付きパルス印加を繰り返すことができる。
また、上記した一形態に係るフォーミング方法において、前記抵抗変化型不揮発性記憶素子または前記複数の抵抗変化型不揮発性記憶素子の各々に対し、前記第１のパルス電圧を印加する前に、前記第１電極を基準とした場合に前記第２電極側を正極性とした別のパルス電圧を印加してもよい。
この方法によれば、第３のパルス電圧の振幅である負フォーミング電圧ＶＬｂの最大値を低減する効果が得られる。
また、上記した一形態に係るフォーミング方法において、前記金属酸化物層は、前記第１電極と接する第１の金属酸化物層と、前記第２電極と接し、かつ前記第１の金属酸化物層よりも小さい酸素不足度を有する第２の金属酸化物層とで構成されてもよい。
この方法によれば、金属酸化物層を積層構造とすることで、良好な抵抗変化特性が得られる。
また、上記した一形態に係るフォーミング方法において、前記第３のパルス電圧の振幅が前記第１のパルス電圧の振幅以上であってもよい。
この方法によれば、第３のパルス電圧の振幅である負フォーミング電圧ＶＬｂの最大値を低減する効果が得られる。
また、上記した一形態に係るフォーミング方法において、前記第２のパルス電圧の振幅が、前記第５のパルス電圧の振幅より大きくてもよい。
この方法によれば、第３のパルス電圧の振幅である負フォーミング電圧ＶＬｂの最大値を低減する効果が得られる。
また、本開示の一形態に係る抵抗変化型不揮発性記憶装置は、各々が、第１電極と、第２電極と、前記第１電極と前記第２電極とに挟まれた金属酸化物層とを有し、フォーミングによって、製造後の第１の状態から、印加されるパルス電圧の極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な第２の状態へ変化し、前記第１の状態では前記高抵抗状態よりも大なる抵抗状態であり、前記第２の状態では、前記第２電極を基準とした場合に前記第１電極側を正極性とした第４のパルス電圧が印加されると低抵抗化し、前記第１電極を基準とした場合に前記第２電極側を正極性とした第５のパルス電圧が印加されると高抵抗化する特性を有する、複数の抵抗変化型不揮発性記憶素子と、前記複数の抵抗変化型不揮発性記憶素子の各々の抵抗変化型不揮発性記憶素子と当該各々の抵抗変化型不揮発性記憶素子に対応する各々のスイッチ素子とを直列に接続してなる複数のメモリセルと、前記複数の抵抗変化型不揮発性記憶素子の各々が前記第２の状態にあるか否かを判定するフォーミング判定回路と、前記複数の抵抗変化型不揮発性記憶素子の各々の抵抗状態を変化させるためのパルス電圧を発生する書き込み回路と、を備え、前記書き込み回路は、前記第１の状態にある前記複数の抵抗変化型不揮発性記憶素子の各々について、前記第２電極を基準とした場合に前記第１電極側を正極性とした第１のパルス電圧を印加し、前記フォーミング判定回路および前記書き込み回路は、前記複数の抵抗変化型不揮発性記憶素子の各々に対し、前記第１のパルス電圧の印加の後、少なくとも１回の条件付きパルス印加を行い、前記条件付きパルス印加において、前記フォーミング判定回路は、前記複数の抵抗変化型不揮発性記憶素子の各々が前記第２の状態にあるか否かを判定し、前記書き込み回路は、前記複数の抵抗変化型不揮発性記憶素子の各々が前記第２の状態にないと判定された場合、前記複数の抵抗変化型不揮発性記憶素子の各々に対し、前記第１電極を基準とした場合に前記第２電極側を正極性とする第２のパルス電圧の印加と、前記第２電極を基準とした場合に前記第１電極側を正極性とする第３のパルス電圧の印加とを連続して行う。
この構成によれば、第１のパルス電圧の印加後に、第２のパルス電圧（強反転パルス）と、第３のパルス電圧（負パルス）とを用いて、強反転負フォーミングを実施する。これにより、第３のパルス電圧の振幅である負フォーミング電圧ＶＬｂのばらつきを小さく抑えることが可能となる。その結果、メモリセルアレイの全ビットを負フォーミングするのに必要となる負フォーミング電圧ＶＬｂを低減でき、信頼性（リテンション特性）を向上できる。さらに、負フォーミング電圧ＶＬｂの最大値を低減できるため、実用的な電圧範囲でフォーミングでき、高耐圧トランジスタを用いる必要がなくなり、メモリセルアレイの面積を低減できる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記フォーミング判定回路および前記書き込み回路は、前記複数の抵抗変化型不揮発性記憶素子の各々が前記第２の状態にあると判定されるまで、前記条件付きパルス印加を繰り返し、前記繰り返しにおいて同一の印加時間を有する前記第２のパルス電圧を印加してもよい。
この構成によれば、前記条件付きパルス印加を繰り返しによって、前記抵抗変化型不揮発性記憶素子の負フォーミングを確実に完了することができる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記書き込み回路は、前記少なくとも１回の条件付きパルス印加として複数の条件付きパルス印加を行い、前記複数の条件付きパルス印加のうち、第１の条件付きパルス印加の後の第２の条件付きパルス印加において、前記第１の条件付きパルス印加で前記抵抗変化型不揮発性記憶素子に印加した前記第３のパルス電圧の振幅よりも大きい振幅を有する前記第３のパルス電圧を前記抵抗変化型不揮発性記憶素子に印加してもよい。
この構成によれば、条件付きパルス印加毎に、第２の状態にない抵抗変化型不揮発性記憶素子について振幅が大きくなる第３のパルス電圧を印加できる。その結果、メモリセルアレイの全ビットを負フォーミングするのに必要となる最大負フォーミング電圧ＶＬｂを低減でき、信頼性（リテンション特性）を向上できる。さらに、負フォーミング電圧ＶＬｂの振幅の最大値を低減できるため、実用的な電圧範囲でフォーミングでき、高耐圧トランジスタを用いる必要がなくなり、メモリセルアレイの面積を低減可能となる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記書き込み回路は、前記少なくとも１回の条件付きパルス印加として複数の条件付きパルス印加を行い、前記複数の条件付きパルス印加のうち、第１の条件付きパルス印加の後の第２の条件付きパルス印加において、前記第１の条件付きパルス印加で前記抵抗変化型不揮発性記憶素子に印加した前記第３のパルス電圧の振幅と等しい振幅を有する前記第３のパルス電圧を前記抵抗変化型不揮発性記憶素子に印加してもよい。
この構成によれば、条件付きパルス印加毎に、第２の状態にない抵抗変化型不揮発性記憶素子について振幅が等しい第３のパルス電圧を印加できる。その結果、振幅を可変に制御するための構成要素を有さない簡素な装置を用いて、メモリセルアレイの全ビットを負フォーミングすることができる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、基準電流生成回路をさらに備え、前記フォーミング判定回路は、前記基準電流生成回路が出力する基準電流と、前記複数の抵抗変化型不揮発性記憶素子の各々に流れる電流とを比較し、前記比較結果に基づいて当該前記抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定してもよい。
この構成によれば、抵抗変化型不揮発性記憶素子が第２の状態にあるか否かを、電流の比較によって安定的に判定できる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記フォーミング判定回路および前記書き込み回路は、前記複数の抵抗変化型不揮発性記憶素子のうちの第１の抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで、前記第１の抵抗変化型不揮発性記憶素子に対して前記条件付きパルス印加を繰り返し、前記第１の抵抗変化型不揮発性記憶素子に対する前記条件付きパルス印加の繰り返しの後、前記第１の抵抗変化型不揮発性記憶素子とは異なる第２の抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで、前記第２の抵抗変化型不揮発性記憶素子に対して前記条件付きパルス印加を繰り返してもよい。
この構成によれば、前記複数の抵抗変化型不揮発性記憶素子について逐次に、負フォーミングを完了させることができる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記複数の条件付きパルス印加の各々において、前記フォーミング判定回路は、前記複数の抵抗変化型不揮発性記憶素子のうちの第１の抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定し、前記第１の抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定された場合、前記フォーミング判定回路は、前記第１の抵抗変化型不揮発性記憶素子とは異なる第２の抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定し、前記第１の抵抗変化型不揮発性記憶素子が前記第２の状態にないと判定された場合、前記書き込み回路は、前記第１の抵抗変化型不揮発性記憶素子に前記第２のパルス電圧と前記第３のパルス電圧とを連続して印加し、その後、前記フォーミング判定回路は、前記第１の抵抗変化型不揮発性記憶素子とは異なる第２の抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定してもよい。
この構成によれば、複数の条件付きパルス印加の各々において、複数の抵抗変化型不揮発性記憶素子について逐次に、第２の状態にあるか否かの判定と、第２のパルス電圧と第３のパルス電圧との連続印加とを行うことができる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記複数の条件付きパルス印加のうちの１つの条件付きパルス印加の実行後、前記フォーミング判定回路は、前記複数の抵抗変化型不揮発性記憶素子の全てが前記第２の抵抗状態にあるか否かを判定し、前記複数の抵抗変化型不揮発性記憶素子のうちの少なくとも１つの抵抗変化型不揮発性記憶素子が前記第２の抵抗状態にないと判定された場合に、前記フォーミング判定回路および前記書き込み回路は、後続する条件付きパルス印加を行ってもよい。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記複数の条件付きパルス印加のうちの１つの条件付きパルス印加の実行後、前記フォーミング判定回路は、前記複数の抵抗変化型不揮発性記憶素子の全てが前記第２の抵抗状態にあるか否かを判定し、前記複数の抵抗変化型不揮発性記憶素子のうちの少なくとも１つの抵抗変化型不揮発性記憶素子が前記第２の抵抗状態にないと判定された場合に、前記フォーミング判定回路および前記書き込み回路は、後続する条件付きパルス印加を行い、当該後続する条件付きパルス印加において、前記書き込み回路は、前記１つの条件付きパルス印加において前記複数の抵抗変化型不揮発性記憶素子の各々に印加した前記第３の電圧パルスの振幅よりも大きい振幅を有する前記第５の電圧パルスを前記複数の抵抗変化型不揮発性記憶素子の各々に印加してもよい。
これらの構成によれば、前記複数の抵抗変化型不揮発性記憶素子の全てのフォーミングが完了するまで、前記条件付きパルス印加を繰り返すことができる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記書き込み回路は、前記複数の抵抗変化型不揮発性記憶素子の各々について、前記第１のパルス電圧を印加する前に、前記第１電極を基準とした場合に前記第２電極側を正極性とした別のパルス電圧を印加してもよい。
この方法によれば、第３のパルス電圧の振幅である負フォーミング電圧ＶＬｂの最大値を低減する効果が得られる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記金属酸化物層は、前記第１電極と接する第１の金属酸化物層と、前記第２電極と接し、かつ前記第１の金属酸化物層よりも小さい酸素不足度を有する第２の金属酸化物層とで構成されてもよい。
この構成によれば、金属酸化物層を積層構造とすることで、良好な抵抗変化特性を得易くなる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記第３のパルス電圧の振幅が前記第１のパルス電圧の振幅以上であってもよい。
この構成によれば、第３のパルス電圧の振幅である負フォーミング電圧ＶＬｂの最大値を低減する効果が得られる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置において、前記第２のパルス電圧の振幅が、前記第５のパルス電圧の振幅より大きくてもよい。
この構成によれば、第３のパルス電圧の振幅である負フォーミング電圧ＶＬｂの最大値を低減する効果が得られる。
また、上記した一形態に係る抵抗変化型不揮発性記憶装置を搭載したＩＣカードとしてもよい。
この構成によれば、リテンション（データ保持特性）を向上した抵抗変化型不揮発性記憶装置を搭載することで、信頼性を高めたＩＣカードが得られる。
例えば、抵抗変化型不揮発性記憶装置に設けられる複数の抵抗変化型不揮発性記憶素子のうちの第１の抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで、前記第１の抵抗変化型不揮発性記憶素子に対して前記条件付きパルス印加を繰り返し、前記第１の抵抗変化型不揮発性記憶素子に対する前記条件付きパルス印加の繰り返しの後、前記第１の抵抗変化型不揮発性記憶素子とは異なる第２の抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで、前記第２の抵抗変化型不揮発性記憶素子に対して前記条件付きパルス印加を繰り返してもよい。
このフォーミング方法および抵抗変化型不揮発性記憶装置では、例えば、図１Ａのフローチャートに示されるフォーミング処理が、複数の抵抗変化素子の各々について逐次に実行される。これにより、前記複数の抵抗変化型不揮発性記憶素子について逐次に、抵抗変化型不揮発性記憶素子毎に負フォーミングを完了させることができる。
本開示は、例えば、抵抗変化型不揮発性記憶素子を搭載した電子機器、またはＩＣカード等に応用できる。
１００ 抵抗変化素子
１００ａ 下部電極
１００ｂ 抵抗変化層
１００ｂ−１ 第１のタンタル酸化物層
１００ｂ−２ 第２のタンタル酸化物層
１００ｃ 上部電極
１０１、１０５ 下部電極端子
１０２ 上部電極端子
１０３ ゲート端子
１０４ ＮＭＯＳトランジスタ
２００ 抵抗変化型不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 列選択回路
２０４ センスアンプ
２０５ データ入出力回路
２０６ 書き込み回路
２０７ 行ドライバ
２０８ 行選択回路
２０９ アドレス入力回路
２１０ 制御回路
２１１ 書き込み用電源
２１２ 低抵抗化用電源（ＬＲ化用電源）
２１３ 高抵抗化用電源（ＨＲ化用電源）
２１８ カレントミラー回路
２１９、２２０ クランプトランジスタ
２２１ 基準回路
２２２、２２３ 選択トランジスタ
２２４ 差動アンプ
２２５、２２６ トランジスタ
５００ フォーミング用電源
７０２ 通常動作用基準電流生成回路
７０３ フォーミング動作用基準電流生成回路
７０４ 比較回路
８００ ＩＣカード
８１０ 樹脂板
８２０ プロセッサ
８３０ メモリ
８４０ インタフェース

Claims (27)

  1. 第１電極と、第２電極と、前記第１電極および前記第２電極の間に配置された金属酸化物層とを備える抵抗変化型不揮発性記憶素子のフォーミング方法であって、
    第１の状態にある前記抵抗変化型不揮発性記憶素子に対して、前記第２電極を基準として前記第１電極が正極性となる第１のパルス電圧を印加するステップ（Ａ）と、
    前記抵抗変化型不揮発性記憶素子が第２の状態にあるか否かを判定するサブステップ(ｂ１)と、前記抵抗変化型不揮発性記憶素子が前記第２の状態にないと判定された場合に、前記抵抗変化型不揮発性記憶素子に対して、前記第１電極を基準として前記第２電極が正極性となる第２のパルス電圧、および、前記第２電極を基準として前記第１電極が正極性となる第３のパルス電圧を連続して印加するサブステップ（ｂ２）とを含むシーケンスを少なくとも１回実行するステップ（Ｂ）と、を含み、
    前記抵抗変化型不揮発性記憶素子は、前記第１の状態から前記第２の状態に不可逆的に変化する特性を有し、
    前記抵抗変化型不揮発性記憶素子は、前記第２の状態にあるとき、前記第２電極を基準として前記第１電極が正極性となる第４のパルス電圧が印加されることによって抵抗値が減少し、かつ、前記第１電極を基準として前記第２電極が正極性となる第５のパルス電圧が印加されることによって前記抵抗値が増加するような、可逆的な抵抗変化特性を有し、
    前記抵抗変化型不揮発性記憶素子は、前記第１の状態にあるときは、前記第２の状態にあるときに比べて、前記抵抗値が大きく、
    前記第２のパルス電圧の振幅は、前記第５のパルス電圧の振幅よりも大きい、
    フォーミング方法。
  2. 前記シーケンスは、前記抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで繰り返され、
    前記第２の電圧パルスの振幅は、前記シーケンスが繰り返される回数によらず、一定である、
    請求項１に記載のフォーミング方法。
  3. 前記シーケンスは、複数回繰り返され、
    前記シーケンスを実行するステップ（Ｂ）は、前記抵抗変化型不揮発性記憶素子に次に印加される前記第３のパルス電圧の振幅を、前記抵抗変化型不揮発性記憶素子に前回印加された前記第３のパルス電圧の振幅よりも大きくするサブステップ（ｂ３）を含む、
    請求項１に記載のフォーミング方法。
  4. 前記シーケンスは、複数回繰り返され、
    前記第３の電圧パルスの振幅は、前記シーケンスが繰り返される回数によらず、一定である、
    請求項１に記載のフォーミング方法。
  5. 前記第１のパルス電圧を印加するステップ（Ａ）の前に、前記第１の状態にある前記抵抗変化型不揮発性記憶素子に対して、前記第１電極を基準として前記第２電極が正極性となる別のパルス電圧を印加するステップをさらに含む、
    請求項１に記載のフォーミング方法。
  6. 前記金属酸化物層は、前記第１電極と接する第１の金属酸化物層と、前記第２電極と接し、かつ前記第１の金属酸化物層よりも小さい酸素不足度を有する第２の金属酸化物層とを含む、
    請求項１に記載のフォーミング方法。
  7. 前記第３のパルス電圧の振幅は、前記第１のパルス電圧の振幅以上である、
    請求項１に記載のフォーミング方法。
  8. 各々が、第１電極と、第２電極と、前記第１電極および前記第２電極の間に配置された金属酸化物層とを備える、複数の抵抗変化型不揮発性記憶素子のフォーミング方法であって、
    第１の状態にある前記複数の抵抗変化型不揮発性記憶素子のそれぞれに対して、前記第２電極を基準として前記第１電極が正極性となる第１のパルス電圧を印加するステップ（Ａ）と、
    前記複数の抵抗変化型不揮発性記憶素子から選択された抵抗変化型不揮発性記憶素子が第２の状態にあるか否かを判定するサブステップ(ｂ１)と、前記選択された抵抗変化型不揮発性記憶素子が前記第２の状態にないと判定された場合に、前記選択された抵抗変化型不揮発性記憶素子に対して、前記第１電極を基準として前記第２電極が正極性となる第２のパルス電圧、および、前記第２電極を基準として前記第１電極が正極性となる第３のパルス電圧を連続して印加するサブステップ（ｂ２）とを含むシーケンスを少なくとも１回実行するステップ（Ｂ）と、を含み、
    前記複数の抵抗変化型不揮発性記憶素子のそれぞれは、前記第１の状態から前記第２の状態に不可逆的に変化する特性を有し、
    前記抵抗変化型不揮発性記憶素子のそれぞれは、前記第２の状態にあるとき、前記第２電極を基準として前記第１電極が正極性となる第４のパルス電圧が印加されることによって抵抗値が減少し、かつ、前記第１電極を基準として前記第２電極が正極性となる第５のパルス電圧が印加されることによって前記抵抗値が増加するような、可逆的な抵抗変化特性を有し、
    前記複数の抵抗変化型不揮発性記憶素子のそれぞれは、前記第１の状態にあるときは、前記第２の状態にあるときに比べて、前記抵抗値が大きく、
    前記第２のパルス電圧の振幅は、前記第５のパルス電圧の振幅よりも大きい、
    フォーミング方法。
  9. 前記シーケンスは、前記選択された抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで、繰り返され、
    前記選択された抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定された場合に、前記複数の抵抗変化型不揮発性記憶素子から抵抗変化型不揮発性記憶素子が新たに選択され、新たに選択された抵抗変化型不揮発性記憶素子に対して前記シーケンスが実行される、
    請求項８に記載のフォーミング方法。
  10. 前記シーケンスが１回実行される度に、前記複数の抵抗変化型不揮発性記憶素子から抵抗変化型不揮発性記憶素子が新たに選択され、当該新たに選択された抵抗変化型不揮発性記憶素子に対して前記シーケンスが実行される、
    請求項８に記載のフォーミング方法。
  11. 前記複数の抵抗変化型不揮発性記憶素子の全てに対して前記シーケンスが実行された後、前記複数の抵抗変化型不揮発性記憶素子の全てが前記第２の状態にあるか否かが判定され、
    前記複数の抵抗変化型不揮発性記憶素子の少なくとも１つが前記第１の状態にある場合に、当該少なくとも１つの抵抗変化型不揮発性記憶素子から再度選択された抵抗変化型不揮発性記憶素子に対して前記シーケンスが実行される、
    請求項１０に記載のフォーミング方法。
  12. 前記第３のパルス電圧の振幅は、前記選択された抵抗変化型不揮発性記憶素子に前記第３のパルス電圧が印加された回数に応じて、拡大される、
    請求項１１に記載のフォーミング方法。
  13. 第１電極と、第２電極と、前記第１電極および前記第２電極の間に配置された金属酸化物層とを備える抵抗変化型不揮発性記憶素子と、
    第１の状態にある前記抵抗変化型不揮発性記憶素子に対して、前記第２電極を基準として前記第１電極が正極性となる第１のパルス電圧を印加する動作（Ａ）と、前記抵抗変化型不揮発性記憶素子が第２の状態にあるか否かを判定するサブ動作（ｂ１）、ならびに、前記抵抗変化型不揮発性記憶素子が前記第２の状態にないと判定された場合に、前記抵抗変化型不揮発性記憶素子に対して、前記第１電極を基準として前記第２電極が正極性となる第２のパルス電圧、および、前記第２電極を基準として前記第１電極が正極性となる第３のパルス電圧を連続して印加するサブ動作（ｂ２）を含むシーケンスを少なくとも１回実行する動作（Ｂ）と、を選択的に実行する回路とを備え、
    前記抵抗変化型不揮発性記憶素子は、前記第１の状態から前記第２の状態に不可逆的に変化する特性を有し、
    前記抵抗変化型不揮発性記憶素子は、前記第２の状態にあるとき、前記第２電極を基準として前記第１電極が正極性となる第４のパルス電圧が印加されることによって抵抗値が減少し、かつ、前記第１電極を基準として前記第２電極が正極性となる第５のパルス電圧が印加されることによって前記抵抗値が増加するような、可逆的な抵抗変化特性を有し、
    前記抵抗変化型不揮発性記憶素子は、前記第１の状態にあるとき、前記第２の状態にあるときに比べて、前記抵抗値が大きく、
    前記第２のパルス電圧の振幅は、前記第５のパルス電圧の振幅よりも大きい、
    抵抗変化型不揮発性記憶装置。
  14. 前記回路は、前記抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで前記シーケンスを繰り返し、
    前記第２の電圧パルスの振幅は、前記シーケンスが繰り返される回数によらず、一定である、
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  15. 前記回路は、前記シーケンスを、複数回繰り返し、
    前記シーケンスを実行する動作（Ｂ）は、前記抵抗変化型不揮発性記憶素子に次に印加される前記第３のパルス電圧の振幅を、前記抵抗変化型不揮発性記憶素子に前回印加された前記第３のパルス電圧の振幅よりも大きくするサブ動作（ｂ３）を含む、
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  16. 前記回路は、前記シーケンスを、複数回繰り返し、
    前記第３の電圧パルスの振幅は、前記シーケンスが繰り返される回数によらず、一定である、
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  17. 前記回路は、
    前記抵抗変化型不揮発性記憶素子に対して、前記第１のパルス電圧、前記第２のパルス電圧、前記第３のパルス電圧、前記第４のパルス電圧、および、前記第５のパルス電圧を選択的に印加する電圧印加回路と、
    前記抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定する判定回路と、を含む、
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  18. 前記回路は、基準電流を出力する基準電流生成回路をさらに備え、
    前記判定回路は、前記抵抗変化型不揮発性記憶素子を流れる電流と、前記基準電流とを比較することによって、前記抵抗変化型不揮発性記憶素子が前記第２の状態にあるか否かを判定する、
    請求項１７に記載の抵抗変化型不揮発性記憶装置。
  19. 前記回路は、前記第１のパルス電圧を印加する動作（Ａ）の前に、第１の状態にある前記抵抗変化型不揮発性記憶素子に対して、前記第１電極を基準として前記第２電極が正極性となる別のパルス電圧を印加する動作をさらに実行する、
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  20. 前記金属酸化物層は、前記第１電極と接する第１の金属酸化物層と、前記第２電極と接し、かつ前記第１の金属酸化物層よりも小さい酸素不足度を有する第２の金属酸化物層とを含む、
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  21. 前記第３のパルス電圧の振幅は、前記第１のパルス電圧の振幅以上である、
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  22. 各々が、第１電極と、第２電極と、前記第１電極および前記第２電極の間に配置された金属酸化物層とを備える、複数の抵抗変化型不揮発性記憶素子と、
    第１の状態にある前記複数の抵抗変化型不揮発性記憶素子のそれぞれに対して、前記第２電極を基準として前記第１電極が正極性となる第１のパルス電圧を印加する動作（Ａ）と、前記複数の抵抗変化型不揮発性記憶素子から選択された抵抗変化型不揮発性記憶素子が第２の状態にあるか否かを判定するサブ動作(ｂ１)、ならびに、前記選択された抵抗変化型不揮発性記憶素子が前記第２の状態にないと判定された場合に、前記選択された抵抗変化型不揮発性記憶素子に対して、前記第１電極を基準として前記第２電極が正極性となる第２のパルス電圧、および、前記第２電極を基準として前記第１電極が正極性となる第３のパルス電圧を連続して印加するサブ動作（ｂ２）を含むシーケンスを少なくとも１回実行する動作（Ｂ）と、を実行する回路と、を備え、
    前記複数の抵抗変化型不揮発性記憶素子のそれぞれは、前記第１の状態から前記第２の状態に不可逆的に変化する特性を有し、
    前記抵抗変化型不揮発性記憶素子のそれぞれは、前記第２の状態にあるとき、前記第２電極を基準として前記第１電極が正極性となる第４のパルス電圧が印加されることによって抵抗値が減少し、かつ、前記第１電極を基準として前記第２電極が正極性となる第５のパルス電圧が印加されることによって前記抵抗値が増加するような、可逆的な抵抗変化特性を有し、
    前記複数の抵抗変化型不揮発性記憶素子のそれぞれは、前記第１の状態にあるとき、前記第２の状態にあるときに比べて、前記抵抗値が大きく、
    前記第２のパルス電圧の振幅は、前記第５のパルス電圧の振幅よりも大きい、
    抵抗変化型不揮発性記憶装置。
  23. 前記回路は、前記選択された抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定されるまで、前記シーケンスを、繰り返し、
    前記回路は、前記選択された抵抗変化型不揮発性記憶素子が前記第２の状態にあると判定した場合に、前記複数の抵抗変化型不揮発性記憶素子から抵抗変化型不揮発性記憶素子を新たに選択し、当該新たに選択された抵抗変化型不揮発性記憶素子に対して前記シーケンスを実行する、
    請求項２２に記載の抵抗変化型不揮発性記憶装置。
  24. 前記回路は、前記シーケンスを１回実行する度に、前記複数の抵抗変化型不揮発性記憶素子から新たな抵抗変化型不揮発性記憶素子を選択し、当該新たに選択された抵抗変化型不揮発性記憶素子に対して前記シーケンスを実行する、
    請求項２２に記載の抵抗変化型不揮発性記憶装置。
  25. 前記回路は、
    前記複数の抵抗変化型不揮発性記憶素子の全てに対して前記シーケンスを実行した後、前記複数の抵抗変化型不揮発性記憶素子の全てが前記第２の状態にあるか否かを判定し、
    前記複数の抵抗変化型不揮発性記憶素子の少なくとも１つが前記第１の状態にある場合に、当該少なくとも１つの抵抗変化型不揮発性記憶素子から再度選択された抵抗変化型不揮発性記憶素子に対して前記シーケンスを実行する、
    請求項２４に記載の抵抗変化型不揮発性記憶装置。
  26. 前記回路は、前記第３のパルス電圧の振幅を、前記選択された抵抗変化型不揮発性記憶素子に前記第３のパルス電圧が印加された回数に応じて、拡大させる、
    請求項２５に記載の抵抗変化型不揮発性記憶装置。
  27. 各々が、第１電極と、第２電極と、前記第１電極および前記第２電極の間に配置された金属酸化物層とを備える、複数の抵抗変化型不揮発性記憶素子を含むメモリと、
    第１の状態にある前記複数の抵抗変化型不揮発性記憶素子のそれぞれに対して、前記第２電極を基準として前記第１電極が正極性となる第１のパルス電圧を印加する動作（Ａ）と、前記複数の抵抗変化型不揮発性記憶素子から選択された抵抗変化型不揮発性記憶素子が第２の状態にあるか否かを判定するサブ動作(ｂ１)、ならびに、前記選択された抵抗変化型不揮発性記憶素子が前記第２の状態にないと判定された場合に、前記選択された抵抗変化型不揮発性記憶素子に対して、前記第１電極を基準として前記第２電極が正極性となる第２のパルス電圧、および、前記第２電極を基準として前記第１電極が正極性となる第３のパルス電圧を連続して印加するサブ動作（ｂ２）を含むシーケンスを少なくとも１回実行する動作（Ｂ）とを、前記メモリに記録されたプログラムに従って実行させるプロセッサと、を備え、
    前記複数の抵抗変化型不揮発性記憶素子のそれぞれは、前記第１の状態から前記第２の状態に不可逆的に変化する特性を有し、
    前記抵抗変化型不揮発性記憶素子のそれぞれは、前記第２の状態にあるとき、前記第２電極を基準として前記第１電極が正極性となる第４のパルス電圧が印加されることによって抵抗値が減少し、かつ、前記第１電極を基準として前記第２電極が正極性となる第５のパルス電圧が印加されることによって前記抵抗値が増加するような、可逆的な抵抗変化特性を有し、
    前記複数の抵抗変化型不揮発性記憶素子のそれぞれは、前記第１の状態にあるとき、前記第２の状態にあるときに比べて、前記抵抗値が大きく、
    前記第２のパルス電圧の振幅は、前記第５のパルス電圧の振幅よりも大きい、
    ＩＣカード。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US11581049B2 (en) * 2021-06-01 2023-02-14 Sandisk Technologies Llc System and methods for programming nonvolatile memory having partial select gate drains
US20230047939A1 (en) * 2021-08-13 2023-02-16 Ememory Technology Inc. Fuse-type one time programming memory cell
US11972799B2 (en) 2022-03-01 2024-04-30 Winbond Electronics Corp. Filament forming method for resistive memory unit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4715320B2 (ja) 2005-06-15 2011-07-06 ソニー株式会社 記憶素子及び記憶装置
JP4701862B2 (ja) 2005-06-22 2011-06-15 ソニー株式会社 記憶装置の初期化方法
JP5100554B2 (ja) * 2008-07-30 2012-12-19 株式会社東芝 半導体記憶装置
JP4653260B2 (ja) * 2009-04-10 2011-03-16 パナソニック株式会社 不揮発性記憶素子の駆動方法
US8325508B2 (en) 2009-06-08 2012-12-04 Panasonic Corporation Writing method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
JP2011066363A (ja) 2009-09-18 2011-03-31 Toshiba Corp 半導体装置及びその製造方法
JP5291248B2 (ja) 2010-03-30 2013-09-18 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
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