JP2004039231A - 可調整電流モード差動増幅器 - Google Patents

可調整電流モード差動増幅器 Download PDF

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Abstract

【課題】わずかな電流及び電圧の変化を検出してメモリの状態をセンスすることが可能な手段を提供する。
【解決手段】調整可能な電流モード差動センスアンプ70は、選択されたメモリセルＲＭ及び所定値を有する基準セルＲＲに連絡するように配置される。アンプ70は、選択されたメモリセルＲＭに関連する電流及び電圧の変化を検知して、それらを基準セルＲＲに関連する電流及び電圧の変化と比較する。アンプ70の動作ポイントは、アンプ内の選択されたトランジスタ72,73に印加されるバックゲート74のバイアスに関連する閾値電圧を変更することによって変えることができる。この調整機能により、アンプ70の感度が最大化されるように、アンプ70の電流または電圧を設定することが可能になる。感度が向上することにより、アンプ70のダイナミックレンジを、メモリ回路のパラメータに悪影響を与える可能性のあるコンポーネントを導入せずに大幅に拡大することができる。
【選択図】図６

Description

　本発明は、メモリ・センス増幅器の分野に関するものである。特に、本発明は、可調整センス及び基準回路要素を備えたメモリ差動センス増幅器に関するものである。
　ランダム・アクセス・メモリ（ＲＡＭ）・アレイの場合、増幅器を利用して、アドレス指定されたメモリ・セルの状態を検知し、検知した状態を表す信号をアレイの出力に供給する。このセンス増幅器は、ＲＡＭアレイのタイプに応じてさまざまな形態をとる。スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・アレイまたはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・アレイの場合、メモリは揮発性、すなわち、アレイの電源がオフになると、データを保持しない場合が多い。こうしたメモリは、複雑で、ステアリング（デコーダ）回路及びクロックに同期して動作する電流モード増幅器のような、複雑な検知回路要素を必要とする場合が多い。
　対照的に、クロスポイント（交差点）アレイのような不揮発性メモリ・アレイでは、長期保持、高密度、及び、高速アクセスを重視した、クロスポイントタイプのような、極めて単純で、コンパクトなメモリ・セルが用いられる。不揮発性メモリ・アレイは、各交差点セル毎にヒューズまたはアンチヒューズを備える追記型とすることもできるし、または、それぞれが、２つ以上の状態間での変化が可能なクロスポイント磁気セルを備えた磁気ランダム・アクセス・メモリ（ＭＲＡＭ）・アレイのような複数回読み取り・書き込み型とすることも可能である。
　ＭＲＡＭセルを利用するアレイのような抵抗性メモリ・アレイに関する問題の１つは、メモリ・セルの論理状態を正確に判定するのが難しいという点である。この問題が生じるのは、アンチヒューズ・メモリにおけるように、セル状態がコンダクタンスまたは非コンダクタンスによって測定されないためである。むしろ、ＭＲＡＭセルの状態は、ＭＲＡＭメモリ・セル内に埋め込まれた薄い絶縁接合に隣接する強磁性層の相対的磁化方向によって生じる、その薄い絶縁接合の導電率のわずかな差によって決定される。一般に、ＭＲＡＭセルの状態は、固定磁性層に対してデータ磁性層が示す磁気モーメントが「平行」か「逆平行」かによって決定される。ＭＲＡＭセルの状態は、固定磁性層に対してデータ層の磁化が「平行」または「逆平行」であることによって生じる抵抗の差によって測定される。この抵抗は、絶縁層を通る電流によって検知されるが、センス電流の大きさは、一般に、ほぼ５００ｎＡ程度であり、「平行」状態と「逆平行」状態との間における電流差は、一般に約５０ｎＡである。
　従って、セルの論理状態を正確に判定するためには、選択されたメモリ・セルを通る検知電流のわずかな変動を慎重に検知することがきわめて重要である。一般的なセンス増幅器の１つに、センス増幅器の一部としての、精密電流ミラーに依存する回路によって、メモリ・セル電流を検知しなければならない、電流モード・センス増幅器がある。従って、電流モード・センス増幅器の場合、セルからセンス増幅器に検知電流の正確な「ミラー」を提供すること、並びに、信頼できる標準に対して検知電流を測定し、セルの状態を判定するための手段を提供することも重要になる。
　さらに、ますます複雑さを増す装置のメモリ要件を満たすため、より高密度のメモリデバイス（以下、メモリ素子とも記載）がいっそう必要とされている。この要求によって、従来にも増して、よりいっそうの小型化及びよりコンパクトなデータ記憶装置が実現されるようになった。現在では、原子分解能記憶装置と呼ばれる場合もある、数ナノメートルまたは数十ナノメートル規模のデータ記憶装置を可能にするために、テクノロジを適応させようとする努力が進められているところである。メモリ素子のこのサイズ縮小及びコンパクトさは、電圧及び電流の減少を要求することとなり、その結果、セル内のデータを正確に判定するには、より正確な電流及び電圧測定が必要とされる。
　小型化された回路及び極めてわずかな電流及び電圧を取り扱うには、検知機能の妨害性を最小限に抑えることが重要である。検知回路に用いられる各素子は、センサの測定正確度に影響を及ぼすことになる電圧及び電流歪または漏洩の一因となる可能性がある。従って、高密度メモリ・セルのセンス増幅器は、検知されるパラメータに悪影響を及ぼす可能性のある、メモリ・マトリックスへの妨害を最小限に抑えなければならない。
　電圧モード・センス増幅器は、正確さを実現するのに複雑な回路要素を必要とする場合もある。例えば、ある電圧モード差動増幅器は、２００１年７月１７日にＰｅｒｎｅｒ他に付与された米国特許第６，２６２，６２５号に見受けられるように、必要な検知を実施するのに、複雑な回路をなす５つのトランジスタを必要とする。その回路では、センス増幅器のオフセット・パラメータにインクリメンタル調整（増分式の調整）を施すことができるように、１対のトランジスタに対してバック・ゲート・ディジタル制御電圧が印加される。バック・ゲート・ディジタル制御値は、センス増幅器の精度を制御するためにレジスタ・メモリに記憶されるので、検知回路の複雑性がいっそう増すことになる。
　電流モード・センス増幅器は、高密度で、高感度なメモリ・マトリックス検知に用いられる場合もある。しかし、電流モード・センス増幅器の場合、こうした回路のダイナミック・レンジは制限されるので、高レベルのコンポーネントの整合が必要とされる傾向にある。基準セルの電流が、検知されるメモリ・セルの電流と大幅に異なる場合、電流モード・センス増幅器は、メモリ・セルの論理状態を正確に判定することができない。この場合、追加センス抵抗器のようなコンポーネントの追加によって、この制限されたダイナミック・レンジ問題を補償することが可能である。しかし、電流センス回路にコンポーネントを追加すると、検知される回路に悪影響を及ぼすことになりがちである。
　他のセンス増幅器では、アナログ・ディジタル変換（ＡＤＣ）を利用して、センス電流及び基準電流を測定し、それらをディジタル的に比較する。このアプローチは、コンポーネントのダイナミック・レンジを拡大するのに有効である。しかし、検知回路の複雑さが増すのは、重大な欠点である。
米国特許第６，２６２，６２５号明細書 米国特許第６，１６９，６８６号明細書
　従って、本発明の目的は、極めて低いセンス電流及び電圧レベルで、メモリ・セル・マトリックスを測定する単純なセンス増幅器を提供することにある。本発明のもう１つの目的は、センス・パラメータの正確なミラーリングを行い、検知回路にそれを反映させる検知コンポーネントを提供することにある。さらに、本発明の目的は、メモリ・マトリックスへの妨害を最小限に抑えるため、少数のコンポーネントを利用するセンス増幅器を提供することにある。本発明のさらにもう１つの目的は、さまざまな電流及び電圧レベルに対応するために、比較的ダイナミック・レンジの広いセンス増幅器を提供することにある。
　本発明によれば、可調整電流モード差動センス増幅器の性質を帯びた、有用かつ独自の検知回路が得られる。増幅器は、選択されたメモリ・セル及び所定の値を有する基準セルと連絡する。増幅器は、選択されたメモリ・セルに関連した電流及び電圧の変化を検知して、それらを基準セルに関連した電流及び電圧の変化と比較することが可能である。
　センス増幅器の動作点は、センス増幅器の分離（または隔離）されたトランジスタのしきい値電圧を変更することによって変更可能である。これは、分離（隔離）トランジスタのバック・ゲート電極に制御電圧を印加することによって妨害しないように実施される。この調整能力により、増幅器の感度を最大にするために、選択されたメモリ・セルに第１のバイアス電圧を印加するときに、センス増幅器の電流または電圧を設定することが可能になる。メモリ・セルの値を求めるために、メモリ・セル及び基準セルに第２のバイアス電圧を印加すると、増幅器は、選択されたメモリ・セル及び基準セルに関連した電流または電圧のわずかな変化を検知して、それらを比較し、メモリ・セルの状態を判定することが可能になる。この感度の向上によって、メモリ回路のパラメータに悪影響を及ぼす可能性のあるコンポーネントを導入することなく、増幅器のダイナミック・レンジを大幅に拡大することが可能になる。
　本発明の装置の実施態様には、抵抗性メモリデバイス（以下では、抵抗性メモリ素子とも記載。尚、本願においてデバイスには装置も含まれる）におけるメモリ・セルの論理状態を判定するための検知回路が含まれる。検知回路には、あらかじめ選択された論理状態を有する基準セルが含まれる。メモリ・セル検知回路は、メモリ・セルに第１のバイアス電圧が印加されると、メモリ・セルに関連した第１のメモリ・セル電圧を求め、メモリ・セルに第２のバイアス電圧が印加されると、メモリ・セルに関連した第２のメモリ・セル電圧を求めるように構成される。基準セル検知回路は、基準セルに第１のバイアス電圧が印加されると、基準セルに関連した第１の基準セル電圧を求め、基準セルに第２のバイアス電圧が印加されると、基準セルに関連した第２の基準セル電圧を求めるように構成される。第１のバイアス電圧において、第１の基準セル電圧が第１のメモリ・セル電圧に等しくなるように、調整回路を使用して、第１の基準セル電圧または第１のメモリ・セル電圧が修正される。状態判定回路は、メモリ・セルの論理状態を判定するために、第２のバイアス電圧における第２のメモリ・セル電圧と第２の基準セル電圧との差を検知するように配置される。
　上述の装置の実施態様と同様、本発明の方法の実施態様は、あらかじめ既知の論理状態に設定された基準セルを用いて、抵抗性メモリ素子におけるメモリ・セルの論理状態を判定するための方法である。この方法には、あらかじめ選択された論理状態を有する基準セルに対する抵抗性メモリ素子におけるメモリ・セルの論理状態を判定することが含まれる。メモリ・セル及び基準セルに第１のバイアス電圧が印加されると、メモリ・セルに関連した第１のメモリ・セル電圧、及び、基準セルに関連した第１の基準セル電圧が検知される。次に、第１の基準セル電圧と第１のメモリ・セル電圧が互いにほぼ等しくなるように、非妨害バック・ゲート制御電圧を利用して、第１のメモリ・セル電圧または第１の基準セル電圧が調整される。次に、メモリ・セル及び基準セルに第２のバイアス電圧が印加されると、メモリ・セルに関連した第２のメモリ・セル電圧、及び、基準セルに関連した第２の基準セル電圧が検知される。さらに、第２のメモリ・セル電圧と第２の基準セル電圧との差を測定して、メモリ・セルの論理状態が判定される。
　もちろん、上述の装置及び方法の実施態様は、両方とも、第１及び第２のメモリ・セル電圧、及び、第１及び第２の基準セル電圧の検知及び調整ではなく、選択されたメモリ・セルの状態を判定するために、電流または抵抗といった、メモリ・セル及び基準セルに関連した他のパラメータの検知及び調整を実施することも可能である。本発明の範囲は、本発明の原理に従って検知され、調整されることになる、選択されたメモリ・セル及び基準セルに関連した任意のパラメータの選択を含むように意図されている。
　本発明の他の態様及び利点については、本発明の原理を例示した添付の図面と共に下記の詳細な説明から明らかになるであろう。
　本発明によれば、より低レベルの電流及び電圧でメモリをセンスすることが可能なセンス増幅器が提供される。
　図１には、先行技術による典型的なクロスポイントメモリ・アレイ１０が示されている。１つの方向に延びる行導体１２は、ワード線と呼ばれ、その方向に対して通常垂直であるもう１つの方向に延びる列導体１４は、ビット線と呼ばれる。メモリ・セル１６は、通常、正方形または矩形アレイをなすように配列され、各メモリ・セル・ユニット１６が、１つのワード線１２及び交差ビット線１４と接続されるようになっている。
　抵抗性ＲＡＭアレイの場合、各メモリ・セルの抵抗には２つ以上の状態があり、メモリ・セルのデータは、セルの抵抗状態を測定することによって確かめることが可能である。抵抗性メモリ・セルには、１つ以上の磁性層、ヒューズまたはアンチヒューズ、あるいは、素子の公称抵抗の大きさに影響を及ぼすことによって情報を記憶または生成する任意の素子を含めることが可能である。抵抗性ＲＡＭアレイに用いられる他のタイプの抵抗性素子には、読み出し専用メモリの一部としてのポリ・シリコン抵抗器、及び、光メモリ、撮像デバイス、または、フローティング・ゲート・メモリ素子の一部としてのフローティング・ゲート・トランジスタが含まれる。
　抵抗性ランダム・アクセス・メモリのタイプの１つに、各メモリ・セルが、絶縁層によって隔てられた複数の磁性層から形成された、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）がある。磁性層の１つは、ピン留め層または基準層と呼ばれ、磁気配向が、対象とする範囲内に印加磁界が存在する場合に回転しないように固定される。もう１つの磁性層は、センス層またはデータ層と呼ばれ、磁気配向が、ピン留め層の状態と整合している状態とピン留め層の状態と整合していない状態との間で可変である。絶縁トンネル障壁層が、磁性ピン留め層と磁性センス層の間に挟まれる。この絶縁トンネル障壁層によって、外部センス電圧が印加されると、センス層とピン留め層の間に量子力学トンネル電流を流すことが可能になる。トンネル効果は、電子スピンに依存するので、メモリ・セルの抵抗は、センス層とピン留め層の相対的な磁化の配向の関数になる。センス層の２つの状態に関する接合抵抗の変動によって、メモリ・セルに記憶されたデータが確かめられる。２００１年１月２日にＢｒｕｇ他に付与された米国特許第６，１６９，６８６号には、こうした磁気メモリ・セルによるメモリが開示されている。
　図２を参照すると、ＭＲＡＭメモリ・セルが示されている。メモリ・ユニット１６は、３層磁気トンネル接合（ＭＴＪ）メモリ・セル２０として示されている。各ＭＴＪセル２０毎に、セル２０の可変磁気センス層２２の配向に従って１ビットの情報が記憶される。通常、セル２０は、論理状態「１」及び「０」に対応する２つの安定した磁気状態を有している。センス層２２における双方向矢印１５は、この２値状態能力を示している。セル２０のピン留め層２４は、薄い絶縁体２６によってセンス層から隔てられている。ＭＴＪメモリ・セル２０両端の抵抗は、薄い絶縁体２６の特性と可変磁性センス層２２の配向によって決まる。
　ピン留め層２４は、層２４における一方向矢印１７によって示されるように、固定された磁化配向を有している。センス層２２の磁気状態に、ピン留め層２４の磁化方向と同じ方向になる配向が施されている場合、セルの磁化は「平行」と呼ばれる。同様に、センス層２２の磁気状態に、ピン留め層２４の磁化方向と逆方向になる配向が施されている場合、セルの磁化は「逆平行」と呼ばれる。これらの配向は、それぞれ、低抵抗状態と高抵抗状態に対応する。任意に、平行状態は、メモリ・セルの「０」の状態または論理値に対応するとみなし、逆平行状態は、「１」の状態に対応するとみなすことが可能であるが、所望の場合には、「０」及び「１」の状態の割り当てを逆にすることも可能である。
　選択されたメモリ・セル２０の磁気状態は、選択されたメモリ・セルと交差する、ワード線１２及びビット線１４に電流を加えることによって変更可能である。この電流によって、結合すると、平行状態と逆平行状態の間で、選択されたメモリ・セル２０のセンス層の磁気配向をスイッチすることになる、２つの直交磁界が生じる。選択されなかった他のメモリ・セルは、選択されなかったメモリ・セルと交差するワード線とビット線のいずれか一方からの磁界だけを受けることになる。単一の磁界は、選択されなかったセルのセンス層の磁気配向を変化させるほど強力ではなく、従って、それらの磁気配向が保持されることになる。
　上述のように、抵抗性メモリ・セル素子の場合、メモリ・セルの論理状態の違いは、平行状態及び逆平行状態にあるメモリ・セルの抵抗の差によって決まる。図３のグラフ３０において明らかなように、抵抗性セル、とりわけ、ＭＲＡＭセルの抵抗レベルは、セルに印加されるバイアス電圧のさまざまなレベルに応じて変動することが分っている。一般に、抵抗性セルの抵抗は、バイアス電圧の上昇につれて低減することが分っている。ライン３２によって示される逆平行状態のセルは、抵抗値が、ライン３４によって示される平行状態のセルより大きい。
　ライン３２の勾配とライン３４の勾配を比較すれば明らかなように、逆平行状態にあるセルの抵抗は、通常、バイアス電圧の上昇につれて、平行状態にあるセルの抵抗よりもはるかに速い速度で減少することが分っている。当該技術分野において周知のように、さまざまなバイアス電圧におけるこの動的抵抗差は、一般に、磁気トンネル接合（ＭＴＪ）メモリ素子のトンネル磁気−抵抗比（ＴＭＲ）を求めることによって定量化される、磁気トンネル接合（ＭＴＪ）メモリ素子の一貫した特性である。
　逆平行状態及び平行状態にあるセルのこの動的抵抗差は、２００２年１月２３日に提出された、「Ｓｙｓｔｅｍ　ａｎｄ　Ｍｅｔｈｏｄ　Ｆｏｒ　Ｄｅｔｅｒｍｉｎｉｎｇ　ｔｈｅ　Ｌｏｇｉｃ　Ｓｔａｔｅ　ｏｆ　ａ　Ｍｅｍｏｒｙ　Ｃｅｌｌ　ｉｎ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｍｅｍｏｒｙ　Ｄｅｖｉｃｅ」と題する同時係属の米国特許出願第１０／０５５，２２９号に記載の２サンプル法において利用された。この方法では、メモリ・セルの電流が、２つの異なるバイアス電圧Ｖ１及びＶ２においてサンプリングされ、第１と第２の電流値３６及び３７（逆平行状態）または３８及び３９（平行状態）の比と所定の値を比較して、メモリ・セルの論理状態が判定される。所定の値は、テーブルに記憶することもできるし、または、既知の論理状態を有する基準セルから求めることも可能である。
　逆平行状態の場合の曲線３２の勾配または傾きは、平行状態に関する曲線３４の勾配よりかなり急であるため、異なるバイアス電圧における２つの測定値の対応する比によって、メモリ・セルの論理状態を判定するのは容易である。
　本発明の場合、基準値は、メモリ・セルと同じバイアス電圧を受ける基準セルによって得られる。センス回路が、センス回路におけるセンス電流と基準電流の両方を比較することによって、選択されたバイアス電圧における、基準セルとメモリ・セルの両方の電流を比較する。基準電流及びセンス電流は、結果として、基準セル及びメモリ・セルに印加されるバイアス電圧に応じて変動する、センス回路の入力ノードに基準電圧及びセンス電圧を生じることになる。第１のバイアス電圧において、第１の基準電圧が第１のセンス電圧とほぼ同じ値になるように、センス回路の調整が行われる。この調整によって、第１のバイアス電圧測定点における第１の基準電圧と第１のセンス電圧との差が比例的に減少し、このため、回路の綿密な調整が可能になる。従って、電流サンプリングのダイナミック・レンジは、基準メモリ素子と検知されるメモリ素子とのコモン・モードの差を除去することによって改善される。
　上述の構成が、異なるバイアス電圧に関する及び異なるメモリ・セル論理状態における、基準セルの推定相対抵抗に対するメモリ・セルの推定相対抵抗の関係を示した図４Ａ、４Ｂ、及び、４Ｃに例示されている。この抵抗関係は、選択されたメモリ・セル及び基準セルに関連した電流及び電圧の差もあらわしている。ここでは、本発明において適用される原理の例示を単純にするために、抵抗の線形関係を使用する。後で明らかになるように、選択されたメモリ・セル及び基準セルに関連した電圧の検知及び調整によって、電流を間接的に検知し、調整するのが望ましい。
　さらなる説明として、図４Ａ〜Ｃを使用して、既知状態の基準素子を検知し、それを選択された素子と比較する概念を示す。決定される基本パラメータは、抵抗である。しかし、この実施態様の場合、センス増幅器によって実際に検知されるパラメータは、電圧及び電流である。今の検知構成の場合、センス電流がスニーク・パスによって変更されるので、絶対抵抗の測定は不可能である。代わりに、他のパラメータの相対値を検知して、その値から、抵抗値が推定される。図４Ａ〜Ｃにおいて、ｙ軸は、印加電圧、増幅器オフセット、及び、スニーク・パス抵抗の複合関数である推定抵抗値を表す。
　図４Ａのライン４０によって示されるように、基準セル抵抗ＲＲは、平行状態ＲＲ（Ｐ）に設定される。この平行状態の場合、ＭＲＡＭセルの特性は、バイアス電圧に対する依存度が弱い。従って、バイアス電圧の変化時に、抵抗はほとんど変化しないので、ライン４０はわずかな勾配を示すだけである。
　選択されたメモリ・セル抵抗ＲＭは、ライン４２によって示される平行状態ＲＭ（Ｐ）と、ライン４４によって示される逆平行状態ＲＭ（ＡＰ）のいずれかにある。選択されたセルの抵抗ＲＭの電圧依存度は、基準セルの抵抗ＲＲの電圧依存度と同様である。従って、バイアス電圧の変化に対して、逆平行状態にあるメモリ・セルの抵抗ＲＭ（ＡＰ）の勾配または変化がより大きいことを示すライン４４と比べて、ライン４２は、選択されたセルが平行状態にある場合は、バイアス電圧の変化に対して、抵抗ＲＭ（Ｐ）の変化が比較的少ないことを表わしている。基準セルを、選択されたメモリ・セルの近くに物理的に配置して、基準セル及びメモリ・セルが、同じかまたは極めてよく似た処理及び環境条件を共有するようにするのが望ましい。
　留意すべきは、選択されたメモリ・セル及び基準セルの図４Ａ〜４Ｃに示された抵抗の絶対抵抗値が同じである必要はなく、実際、異なると想定されている点である。さらに詳細に後述するように、これらの絶対値の相違は、上述の比には影響しない。
　図４Ｂ及び４Ｃには、選択されたメモリが、それぞれ、平行状態（ライン４２）にあるか、逆平行状態（ライン４４）にあるかによって決まる、相対抵抗ＲＭ及びＲＲ間の差が示されている。図４Ｂ及び４Ｃに示すように、第１の電圧Ｖ１が印加される時点におけるメモリ・セルの状態に関係なく、基準セルの抵抗ＲＲを通る電流は、メモリ・セルの抵抗ＲＭを通る電流とほぼ同じになるように調整される。抵抗ＲＲを通る電流の調整プロセスによって、増幅器オフセット・パラメータを調整して、基準素子を表わす推定相対抵抗が、抵抗ＲＭを表す推定相対抵抗にほぼ等しくなるようにする。抵抗ＲＲを通る電流が、抵抗ＲＭを通る電流よりわずかに少なく、電流値間、及び、推定相対抵抗値間に、図４Ｂ及び４Ｃの両方においてデルタ差４６として示された、わずかな差が生じるのが望ましい。
　Ｖ１の印加時点において基準セルのＲＲを通る電流に施されるこの調整は、結果として、メモリ・セルの状態に応じて、Ｖ２における電流間に劇的な差を生じることになる。図４Ｂに示すように、選択されたメモリ・セルが平行状態にある場合、推定抵抗ＲＭは、Ｖ１とＶ２との間でほとんど変化せず、従って、バイアス電圧Ｖ２における推定抵抗ＲＭとＲＲとのデルタ差４８は、バイアス電圧Ｖ１におけるデルタ差４６とほぼ同じになる。従って、この差の測定に用いられる検知回路は、その出力値がほとんど変化しないことになる。
　対照的に、図４Ｃに示すように、バイアス電圧Ｖ２の印加時点において、ライン４４によって示された逆平行状態にある選択されたメモリ・セルの推定相対抵抗ＲＭは、ライン４０で示された基準セルの推定抵抗ＲＲをかなり下回る値まで降下し、その結果、デルタ差４９が大きくなった。さらに、ライン４０及び４４は、交差し、そのため、デルタ差４９の符号が変化する。
　センス回路における電流の変化は、推定相対抵抗の変化に対応するので、以上の分析は、基準セル及びメモリ・セルの抵抗を表している。従って、メモリ・セルの論理状態は、第２のバイアス電圧の時点における、基準セルとメモリ・セルの電流値を比較することによって判定することが可能である。第２のバイアス電圧Ｖ２におけるメモリ・セルと基準セルの電流値の差４８が、第１のバイアス電圧Ｖ１におけるメモリ・セルと基準セルの電流値の差４６とほぼ同じである場合、メモリ・セルの抵抗は、図４Ｂに示すように平行（これは、論理値０とすることが可能である）であると理解される。メモリ・セルと基準セルの電流値が変化し、値の交差が生じる場合は、メモリ・セルは逆平行である。メモリ・セル電流が、依然として基準電流を超える場合は、メモリ・セルは平行である。
　図６の回路要素に関する説明において明らかになるように、メモリ・セルと基準セルに関連したノードの電圧について、同様の分析を行うことが可能である。
　図５において、抵抗性メモリ・アレイ５０は、本発明の検知回路に関する状況の１つを示している。行セレクタ回路５３及び列デコーダ回路５４が、メモリ・アレイ５０に接続され、セル５６の適切な行及び列に電圧を加えることによって、メモリ・セル５６を選択するようになっている。センス増幅器５２が、列デコーダ回路５４のスイッチ５８を介して、選択メモリ・セル５６のビット線６０に接続される。行セレクタ回路５３によって、選択メモリ・セル５６のワード線６２に電圧Ｖｒｏｗが印加され、電圧Ｖｒｅａｄがビット線６０に印加される。
　同じビット線電圧Ｖｒｅａｄが、ビット線６０に沿った非選択セルの全てに印加される。しかし、非選択セルは、ワード線電圧Ｖｒｏｗを受けないので、それらはビット線６０にほとんど出力電流を供給しない。メモリ・セルの選択が済むと、センス増幅器５２の増幅器（不図示）が、列６０を電圧Ｖｒｅａｄに保持する働きをする。
　メモリ・コントローラ６４は、読み出し制御及びアドレス選択信号６６を受信して、ライン６７及び６８の行選択回路５３及び列デコーダ回路５４に、それぞれ、適切な行及び列選択信号を供給する。タイミング・パルスが所望される場合には、コンパレータ・クロック信号６９が、図６に示す演算増幅器７６にクロックを供給（してクロックに同期して動作するように）するために、センス増幅器５２に加えられる。演算増幅器７６は、図６の回路要素に関連して説明するように、伝送ゲートを制御して、トランジスタ７３のバック・ゲートに可変電圧を供給する。
　図５に示すように、基準素子５７は、ワード線６２及び基準列線６１に接続されている。電圧Ｖｒｏｗによって、メモリ・セル５６が選択されると、基準素子５７も選択される。選択が済むと、センス増幅器５２の演算増幅器（不図示）が、基準列６１を読み出し電圧Ｖｒｅａｄに保持する働きをする。従って、基準素子５７は、選択メモリ・セル５６に印加されるのと同じ電圧を受けることになる。
　センス増幅器５２は、セル５６からそれに記憶されているデータを表わした信号電流をＳ′において受信する。同様に、基準素子５７からの出力信号電流がスイッチ５９を介してＳ″においてセンス増幅器５２に加えられる。さらに、センス増幅器５２は、メモリ・セルからのＳ′におけるセンス電流とＳ″における基準電流とを比較して、メモリ・セル５６に記憶されているデータを表わす出力信号ＶＯを送り出す。
　次に図６を参照すると、選択メモリ・セル及び基準セルに関連した電圧の検知及び調整との関係において、図４Ａ〜Ｃを参照して述べた概念を適用する、センス増幅器５２が示されている。センス増幅器５２は、メモリ・セル検知回路のしきい値電圧を調整するためのバック・ゲート・バイアス制御機構を備えた、可調整電流モード差動増幅器（ＡＣＭＤＡ）である。ＡＣＭＤＡは、基本的に、可調整装置を備えた電流ミラーである。この実施態様の場合、ＰチャネルＭＯＳＦＥＴトランジスタが用いられる。しかし、後述するように、Ｎチャネルトランジスタを用いることも可能である。ＮＰＮまたはＰＮＰバイポーラ・トランジスタを使用して、本発明の目的を達成することも可能である。
　センス増幅器５２の１実施態様が図６のＡＣＭＤＡ７０において示されており、この構成では、「スレーブ」・トランジスタ７２と「マスター」・トランジスタ７３のゲートが互いに結合されてミラー素子を形成する。ミラー素子は、スレーブ・トランジスタ７２両端のＶＤＳ電圧（不図示のドレイン・ソース間電圧）が、マスター・トランジスタ７３両端のＶＤＳ電圧に等しくなるように調整される。トランジスタ７２及び７３のソースに同じ電圧ＶＤＤが印加され、また、これら２つのトランジスタ両端の電圧ＶＤＳが等しいので、トランジスタ７２及び７３のドレイン・ノードにおける電圧ＶＲ及びＶＳも、それぞれ、等しくなる。
　マスター・トランジスタ７３のゲートは、コネクタ７５によってマスター・トランジスタ７３のドレインに接続されている。この接続によって、マスター・ゲートとマスター・ソースの間に、図示のＩｓｅｎと同じであるドレイン電流ＩＤに基づく、制御電位ＶＧＳ（不図示のゲート・ソース間電圧）が生じる。制御電位ＶＧＳは、スレーブ・トランジスタ７２のゲートに印加され、これによって、さらに、スレーブ・トランジスタ７２に、図示のＩｒｅｆと同じであるドレイン電流ＩＤが生じることになる。ＶＳはＶＲと等しいので、Ｉｓｅｎ及びＩｒｅｆは、それぞれのトランジスタの物理的設計及びサイズに比例することになる。センス電流Ｉｓｅｎ及び基準電流Ｉｒｅｆは、メモリ・セルＲＭ及び基準セルＲＲに関連した汎用回路要素８０を流れる。
　重要なのは、マスター・トランジスタ７３両端の電圧ＶＤＳが、スレーブ・トランジスタ７２両端の電圧ＶＤＳに等しいという点を理解することである。これらの電圧が等しい場合には、それぞれの電流ＩｒｅｆとＩｓｅｎの関係が、それぞれのトランジスタ７３及び７２の物理的パラメータだけによって決まる。電流の不均衡がある場合には、電圧関係は、電流の不均衡と、電流の不均衡の方向を表わすことになる。
　マスター・トランジスタ７３のドレインは、演算増幅器７６の負入力（反転入力）である電圧ＶＳがかかるノードに接続されている。スレーブ・トランジスタ７２のドレインは、演算増幅器７６の正入力（非反転入力）である電圧ＶＲがかかるノードに接続されている。演算増幅器７６の出力ＶＯは、マスター・トランジスタ７３のバック・ゲート７４にランプ発生器７８を選択的に接続する伝送ゲート７７に接続されている。バック・ゲートの電圧を維持するために、コンデンサ７９がバック・ゲート７４に並列に接続されている。
　センス増幅器７０と、メモリ・セル及び基準セルを組み込んだ回路要素８０との間の接続は、異なる形態をとることが可能である。図６に提示の一般化された形態には、ＶＳとアースの間に接続されたセンス電流発生器８２が示されている。同様に、ＶＲとアースの間には、基準電流発生器８４が接続されている。
　選択メモリ・セルＲＭは、バイアス電圧ＶＢ（１）及びＶＢ（２）用にアースと入力ノード８６の間に接続されている。同様に、基準セルＲＲは、アースと入力ノード８６の間に接続されている。電流発生器８２及び８４は、バイアス電圧入力に応答して、それぞれのセンス回路及び基準回路に電流が発生することを表している。留意すべきは、図６のＶＳ及びＶＲに関するノードが、それぞれ、図５のビット線６０及び６１に対応するという点である。同様に、図６の抵抗器ＲＭ及びＲＲは、それぞれ、図５のメモリ素子５６及び５７に対応する。
　回路要素８０は、本出願人による同時係属出願である、２００２年１０月１日に提出された「Ｍｕｌｔｉｐｌｅ　Ｂｉａｓ　Ｐｏｉｎｔ　ＭＲＡＭ　Ｗｉｔｈ　Ａｎ　Ａｄｊｕｓｔａｂｌｅ　Ｃｕｒｒｅｎｔ　Ｍｏｄｅ　Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ　ａｎｄ　Ｅｑｕｉ−ｐｏｔｅｎｔｉａｌ　Ｉｓｏｌａｔｉｏｎ」と題する米国特許出願第１０／２６２，０５１号、及び２００２年１０月１日に提出された「Ｍｕｔｉｐｌｅ　Ｂｉａｓ　Ｐｏｉｎｔ　ＭＲＡＭ　Ｗｉｔｈ　Ａｎ　Ａｄｊｕｓｔａｂｌｅ　Ｃｕｒｒｅｎｔ　Ｍｏｄｅ　Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ　ａｎｄ　Ｄｉｏｄｅ　Ｉｓｏｌａｔｉｏｎ」と題する米国特許出願第１０／２６１，５３２号に記載されている独立しているが関連する発明の主題である。
　センス増幅器７０のセットアップにおける第１のステップは、ＩｒｅｆのＮ倍がＩｓｅｎに等しくなるＩｓｅｎ及びＩｒｅｆの所与の初期値において、ＶＳがＶＲに等しくなるようにするためのバック・ゲート・バイアス接続を確立することである。Ｎは、Ｎ＝（Ｗ／Ｌｒｅｆ）／（Ｗ／Ｌｓｅｎ）として定義される、物理的ミラー比（physical mirror ratio）である。Ｎ＝１の場合、ＶＳ＝ＶＲであれば、スレーブ電流Ｉｒｅｆはマスター電流Ｉｓｅｎに等しくなる。しかし、マスター・トランジスタ７３だけに印加されるバック・ゲート電圧ＶＢＧが変動すると、ＩｓｅｎがＩｒｅｆに等しくなるように、マスター・トランジスタ７３のしきい値を調整するために、ＶＤＤを超える電位が必要になる可能性がある。原理的にはこれは実施可能であるが、実際には、供給電圧（電源電圧）ＶＤＤを超える電圧の発生は困難である。
　従って、供給されるＩｓｅｎ及びＩｒｅｆについて、ＶＳ＝ＶＲの均衡をとるため、バック・ゲートに対してＶＤＤ未満の電圧だけしか印加する必要がないように、Ｎは１を超えるように設定される。実施態様の１つでは、３．３ボルトで、０．５ミクロンのＣＭＯＳテクノロジにおいて２に等しいＮが使用される。ここで、Ｗ／Ｌは、スレーブ・トランジスタについて２０／１、マスター・トランジスタについて１０／１であり、Ｉｓｅｎ及びＩｒｅｆは、約５００ナノアンペア（nanoamp）にほぼ等しく、バック・ゲート電圧ＶＢＧ（不図示）は、約３．２ボルトである。同様の関係及び値が、Ｎチャネルのトランジスタ及びバイポーラ・トランジスタ回路にも適用される。
　上述のバック・ゲート・バイアス接続を確立するために、１つの技法では、ＶＳ及びＶＲを入力として備えた、基本的な５トランジスタＣＭＯＳ演算増幅器７６を利用する。演算増幅器７６は、ＶＳがＶＲを超えるか、ＶＲ未満になると、これを判定して、伝送ゲート７７に出力信号ＶＯを加える。この出力信号によって、伝送ゲート７７が開き、ランプ発生器７８がマスター・トランジスタ７３のバック・ゲートに接続されて、その結果、ＶＲがＶＳにほぼ等しくなるように、マスター・トランジスタ７３の動作点が調整されることになる。その時点において、出力信号ＶＯは変化し、伝送ゲート７７が閉じて、ランプ発生器７８がマスター・トランジスタ７３のバック・ゲートから切り離される。
　下記の手順では、選択メモリ・セル及び基準セルに第１のバイアス電圧ＶＢ（１）を印加して、マスター・トランジスタ７３のバック・ゲート電圧を調整し、ＶＲをＶＳにほぼ等しくなるように設定するためのステップをより詳しく示す。
　（１）ＶＢＧ「マスター」＝ＶＤＤから開始する。
　（２）（ＶＢＧ＝ＶＤＤにおける）Ｉｓｅｎは、（ＶＲがＶＳに等しくなるようなＶＢＧにおける）Ｉｓｅｎを超えるので、ＩｓｅｎはＩｒｅｆを超える。
　（３）ＶＢＧ＝ＶＤＤのセットアップによりＶＲがＶＳを超えることになり、これにより、論理１であるＶＤＤにほぼ等しいＶＯを生じることになる。
　（４）ＶＯ＝論理１が加えられると、伝送ゲートがオンになる。伝送ゲートがオンになると、ＶＢＧ＝Ｖｒａｍｐになる。
　（５）バック・ゲート電圧が、ＶＤＤから第２のより低い電圧まで線形に低下する（ＶＤＤが３．３ボルトの場合、この第２のより低い電圧は３．０ボルトとすることが可能である）。
　（６）Ｖｒａｍｐの印加中のある時点において、バック・ゲート電圧は、ＶＳ＝ＶＲになるポイントに達する。その時点において、演算増幅器７６は、その出力を論理１から論理０にスイッチする。伝送ゲート７７がオフになり、バック・ゲート電圧ＶＢＧがＶｒａｍｐから分離され、コンデンサ７９により、検知機能の実施中、マスター・トランジスタ７３のバック・ゲート・ノード７４にＶｒａｍｐの値（ＶＲ＝ＶＳの場合の）が蓄積される。
　（７）この時点において、セットアップは完了する。検知ステップの期間中、バック・ゲート電圧ＶＢＧが蓄積される。この働きによって、検知機能の実施中、ＶＲとＶＳがほぼ等しく保たれるので、Ｉｓｅｎ及びＩｒｅｆは、それぞれ、メモリ・セル及び基準セルの検知によって変動することになる。
　ＡＣＭＤＡは、この時点において、メモリ・セルの状態を検知する用意が整っている。第１のバイアス電圧ＶＢ（１）より高い値の第２のバイアス電圧ＶＢ（２）が印加される。Ｉｓｅｎが変化して、Ｉｒｅｆ未満になると、ＶＳがＶＲを超えるように、ＶＲがプルダウンされる。その時点において、演算増幅器７６の出力ＶＯは論理「０」に移行することになる。ＩｓｅｎがＩｒｅｆを超えると、ＶＲがＶＳを超えるように、ＶＳがプルダウンされ、演算増幅器７６の出力ＶＯは論理「１」に移行することになる。
　上述の実施態様では、センス電圧と基準電圧が互いに等しくなるようにするために、マスター（センス）・トランジスタのバック・ゲート電圧を調整する。もちろん、代わりに、スレーブ（基準）・トランジスタのバック・ゲート電圧を調整することもできるし、あるいは、両方のバック・ゲート電圧を調整して、同じ結果が達成されるようにすることも可能である。
　次に図７を参照すると、図６に示す実施態様において用いられるＰチャネル・トランジスタの代わりに、ＰウェルＣＭＯＳプロセスにおけるＮチャネルＭＯＳＦＥＴトランジスタが用いられる。従って、回路構成のレイアウトは、本質的に、図６に示す回路構成の反転鏡像になる。マスター・トランジスタ９４及びスレーブ・トランジスタ９２は、互いに接続された共通ゲートを有しており、共通ゲートは、ライン９６によってトランジスタ９４のドレインにも接続されている。トランジスタ９４のドレインは、演算増幅器９８への正入力（非反転入力）を形成する、電圧ＶＳがかかるノードにも接続されている。トランジスタ９２のドレインは、演算増幅器９８への負入力（反転入力）を形成する、電圧ＶＲがかかるノードにも接続されている。演算増幅器９８の出力によって、ランプ発生器１０２をマスター・トランジスタ９４のバック・ゲートに選択的に接続する伝送ゲート１００が制御される。
　トランジスタ９４のドレインは、センス電圧ＶＳを供給するノード、並びに、もう一方の側がＶＤＤに接続された電流発生器１１２にも接続されている。同様に、トランジスタ９２のドレインは、基準電圧ＶＲを供給するノード、並びに、もう一方の側がＶＤＤに接続された電流発生器１１４にも接続されている。入力ノード１１６は、メモリ・セルＲＭを介してＶＤＤに接続され、基準セルＲＲを介して、やはり、ＶＤＤに接続されている。センス回路要素９０に関する説明は、当業者であれば、図６に関連して行った説明を参照することによって明らかになるであろう。
　上述のＡＣＭＤＡ回路の利点の１つは、それぞれのメモリ・セル及び基準セルを流れる初期電流が等しくない用途に関して、基準セルを利用して選択されたメモリを検知するために、バック・ゲート・バイアス技法を利用した、単純な差動電流センサ回路を用いることができるという点である。メモリ・セルと基準セルの電流関係が変化すると、センサ回路は、その変化を検出して、その変化を比較し、選択されたメモリ・セルの状態を判定することになる。
　上記実施態様は、本発明の典型的なものであるが、当業者であれば、本明細書及び特許請求の範囲を検討することによって、または、開示された本発明の実施態様を実施することによって、他の実施態様が明らかになるであろう。明細書及びそれに記載の実施態様は、単なる例示とみなされるように意図されたものであり、本発明は特許請求の範囲及びその等価物によって規定される。
　以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．あらかじめ選択された論理状態を有する基準セルＲＲに対する抵抗性メモリデバイスにおけるメモリ・セルＲＭの論理状態を判定するための検知回路（センス回路。以下同じ）であって、
　（ａ）第１のバイアス電圧（Ｖ１）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連した第１のメモリ・セル・パラメータ（ＶＳ）を求め、第２のバイアス電圧（Ｖ２）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連した第２のメモリ・セル・パラメータ（ＶＳ）を求めるように構成されたメモリ・セル検知回路（７０、８０）と、
　（ｂ）前記第１のバイアス電圧（Ｖ１）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した第１の基準セル・パラメータ（ＶＲ）を求め、前記第２のバイアス電圧（Ｖ２）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した第２の基準セル・パラメータ（ＶＲ）を求めるように構成された基準セル検知回路（７０、８０）と、
　（ｃ）前記第１のメモリ・セル・パラメータ（ＶＳ）及び／または前記第１の基準セル・パラメータ（ＶＲ）を変更して、前記第１のバイアス電圧（Ｖ１）において、前記第１のメモリ・セル・パラメータ（ＶＳ）と前記第１の基準セル・パラメータ（ＶＲ）がほぼ等しくなるようにするための調整回路（７６、７７、７８、７９）と、
　（ｄ）前記第２のバイアス電圧（Ｖ２）における前記メモリ・セル（ＲＭ）の論理状態を判定するために、前記第２のメモリ・セル・パラメータ（ＶＳ）と前記第２の基準セル・パラメータ（ＶＲ）との差を求めるための状態判定回路（７６、８０）
を備える、検知回路。
２．前記メモリ・セル検知回路（７０、８０）が、第１のバイアス電圧（Ｖ１）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連したメモリ・セルのノードにおける第１のメモリ・セル電圧（ＶＳ）を求め、第２のバイアス電圧（Ｖ２）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セルのノードにおける第２のメモリ・セル電圧（ＶＳ）を求めるように構成されることからなる、上項１に記載の検知回路。
３．前記基準セル検知回路が、第１のバイアス電圧（Ｖ１）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した基準・セルのノードにおける第１の基準セル電圧（ＶＲ）を求め、第２のバイアス電圧（Ｖ２）が前記基準セル（ＲＲ）に印加されたときに、前記基準セルのノードにおける第２の基準セル電圧（ＶＲ）を求めるように構成されることからなる、上項２に記載の検知回路。
４．前記状態判定回路（７６、８０）に、（ｉ）前記メモリ・セル・パラメータ（ＶＳ）と前記基準セル・パラメータ（ＶＲ）との差を（ｉｉ）あるしきい値とを比較して、前記メモリ・セル（ＲＭ）の論理状態を判定するための装置（またはデバイス）（７６）が含まれる、上項１に記載の検知回路。
５．前記メモリ・セル検知回路（７０、８０）に、検知トランジスタ（７３）が含まれ、前記基準セル検知回路（７０、８０）に、前記検知トランジスタ（７３）のゲートと共通であるゲートを有する基準トランジスタ（７２）が含まれる、上項３に記載の検知回路。
６．前記調整回路（７６、７７、７８、７９）に、前記検知トランジスタ（７３）及び／または前記基準トランジスタ（７２）のバック・ゲート（７４）に接続され、前記検知トランジスタ（７３）及び／または前記基準トランジスタ（７２）のバック・ゲート（７４）における電圧を選択的に変更して、前記第１の基準セル電圧（ＶＲ）が前記第１のメモリ・セル電圧（ＶＳ）にほぼ等しい均衡点に至るようにする電圧調整装置（またはデバイス）（７７、７８）が含まれる、上項５に記載の検知回路。
７．あらかじめ選択された論理状態を有する基準セル（ＲＲ）に対する抵抗性メモリデバイスにおけるメモリ・セル（ＲＭ）の論理状態を判定する方法であって、
　（ａ）第１のバイアス電圧（Ｖ１）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連した第１のメモリ・セル・パラメータ（ＶＳ）を検知し、第２のバイアス電圧（Ｖ２）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連した第２のメモリ・セル・パラメータ（ＶＳ）を検知するステップと、
　（ｂ）前記第１のバイアス電圧（Ｖ１）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した第１の基準セル・パラメータ（ＶＲ）を検知し、前記第２のバイアス電圧（Ｖ２）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した第２の基準セル・パラメータ（ＶＲ）を検知するステップと、
　（ｃ）前記第１のメモリ・セル・パラメータ（ＶＳ）及び／または前記第１の基準セル・パラメータ（ＶＲ）を変更して、前記第１のメモリ・セル・パラメータ（ＶＳ）と前記第１の基準セル・パラメータ（ＶＲ）がほぼ等しくなるようにするステップと、
　（ｄ）前記メモリ・セル（ＲＭ）の論理状態を判定するために、前記第２のメモリ・セル・パラメータ（ＶＳ）と前記第２の基準セル・パラメータ（ＶＲ）との差を求めるステップ
を含む、方法。
８．前記第１及び第２のメモリ・セル・パラメータ（ＶＳ）が、前記メモリ・セル（ＲＭ）に関連したメモリ・セルのノードにおける第１及び第２の電圧（ＶＳ）であり、前記第１及び第２の基準セル・パラメータ（ＶＲ）が、前記基準セル（ＲＲ）に関連した第１及び第２の電圧（ＶＲ）である、上項７に記載の方法。
９．前記第１及び第２のメモリ・セル・パラメータが、前記メモリ・セル（ＲＭ）に関連した第１及び第２の電流（Ｉｓｅｎ）であり、前記第１及び第２の基準セル・パラメータが、前記基準セル（ＲＲ）に関連した第１及び第２の電流（Ｉｒｅｆ）である、上項７に記載の方法。
１０．前記比較するステップに、前記第１のメモリ・セル電圧（ＶＳ）と前記第１の基準セル電圧（ＶＲ）との差をあるしきい値と比較して、前記メモリ・セル（ＲＭ）の論理状態を判定するステップが含まれる、上項７に記載の方法。
　本発明による調整可能な電流モード差動センスアンプ70は、選択されたメモリセルＲＭ及び所定値を有する基準セルＲＲに電気的に連絡するように配置される。アンプ70は、選択されたメモリセルＲＭに関連する電流及び電圧の変化を検知して、それらを、基準セルＲＲに関連する電流及び電圧の変化と比較することができる。センスアンプ70の動作ポイントは、アンプ内の選択されたトランジスタ72,73に印加されるバックゲート74のバイアスに関連する閾値電圧を変更することによって変えることができる。この調整機能により、アンプ70の感度を最大化するために、第１のバイアス電圧Ｖ１が選択されたメモリセルＲＭに印加されるときに、センスアンプ70,80の電流または電圧を設定することが可能になる。メモリセルＲＭの値を決定するために第２のバイアス電圧Ｖ２をメモリセルＲＭ及び基準セルＲＲに印加するときに、アンプ70は、選択されたメモリセルＲＭ及び基準セルＲＲに関連する電流又は電圧のわずかな変化を検出し、それらを比較してメモリセルＲＭの状態を決定することができる。感度が向上することにより、アンプ70のダイナミックレンジを、メモリ回路のパラメータに悪影響を与える可能性のあるコンポーネントを導入することなく大幅に拡大することができる。
先行技術による抵抗性クロスポイントメモリ素子を示す概略図である。 ＭＲＡＭメモリ・セル及びそれに接続された導体の先行技術による構造を示す概略図である。 セルの２つの異なる論理状態について、印加バイアス電圧の関数として測定されたＭＲＡＭメモリ・セルの抵抗値を例示したグラフである。 本発明に従って、種々のバイアス電圧におけるメモリ・セル抵抗と基準セル抵抗との関係を示すグラフである。 本発明に従って、種々のバイアス電圧におけるメモリ・セル抵抗と基準セル抵抗との関係を示すグラフである。 本発明に従って、種々のバイアス電圧におけるメモリ・セル抵抗と基準セル抵抗との関係を示すグラフである。 本発明によるＭＲＡＭメモリ・セルのアレイ及び検知素子の構造を示す略ブロック図である。 本発明によるセンス増幅器の１つの実施態様を示す略回路図である。 本発明によるセンス増幅器のもう１つの実施態様を示す略回路図である。
符号の説明
７０　検知回路（差動増幅器）
７２　基準（スレーブ）トランジスタ
７３　検知（マスター）トランジスタ
７４　バック・ゲート
７６、７７、７８、７９　調整回路
８０　検知回路
ＲＭ　（選択された）メモリ・セル（の抵抗）
ＲＲ　基準セル（の抵抗）

Claims (10)

  1. あらかじめ選択された論理状態を有する基準セルＲＲに対する抵抗性メモリデバイスにおけるメモリ・セルＲＭの論理状態を判定するための検知回路であって、
    　（ａ）第１のバイアス電圧（Ｖ１）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連した第１のメモリ・セル・パラメータ（ＶＳ）を求め、第２のバイアス電圧（Ｖ２）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連した第２のメモリ・セル・パラメータ（ＶＳ）を求めるように構成されたメモリ・セル検知回路（７０、８０）と、
    　（ｂ）前記第１のバイアス電圧（Ｖ１）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した第１の基準セル・パラメータ（ＶＲ）を求め、前記第２のバイアス電圧（Ｖ２）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した第２の基準セル・パラメータ（ＶＲ）を求めるように構成された基準セル検知回路（７０、８０）と、
    　（ｃ）前記第１のメモリ・セル・パラメータ（ＶＳ）及び／または前記第１の基準セル・パラメータ（ＶＲ）を変更して、前記第１のバイアス電圧（Ｖ１）において、前記第１のメモリ・セル・パラメータ（ＶＳ）と前記第１の基準セル・パラメータ（ＶＲ）がほぼ等しくなるようにするための調整回路（７６、７７、７８、７９）と、
    　（ｄ）前記第２のバイアス電圧（Ｖ２）における前記メモリ・セル（ＲＭ）の論理状態を判定するために、前記第２のメモリ・セル・パラメータ（ＶＳ）と前記第２の基準セル・パラメータ（ＶＲ）との差を求めるための状態判定回路（７６、８０）
    を備える、検知回路。
  2. 前記メモリ・セル検知回路（７０、８０）が、第１のバイアス電圧（Ｖ１）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連したメモリ・セルのノードにおける第１のメモリ・セル電圧（ＶＳ）を求め、第２のバイアス電圧（Ｖ２）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セルのノードにおける第２のメモリ・セル電圧（ＶＳ）を求めるように構成されることからなる、請求項１に記載の検知回路。
  3. 前記基準セル検知回路が、第１のバイアス電圧（Ｖ１）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した基準・セルのノードにおける第１の基準セル電圧（ＶＲ）を求め、第２のバイアス電圧（Ｖ２）が前記基準セル（ＲＲ）に印加されたときに、前記基準セルのノードにおける第２の基準セル電圧（ＶＲ）を求めるように構成されることからなる、請求項２に記載の検知回路。
  4. 前記状態判定回路（７６、８０）に、（ｉ）前記メモリ・セル・パラメータ（ＶＳ）と前記基準セル・パラメータ（ＶＲ）との差を（ｉｉ）あるしきい値とを比較して、前記メモリ・セル（ＲＭ）の論理状態を判定するための装置（またはデバイス）（７６）が含まれる、請求項１に記載の検知回路。
  5. 前記メモリ・セル検知回路（７０、８０）に、検知トランジスタ（７３）が含まれ、前記基準セル検知回路（７０、８０）に、前記検知トランジスタ（７３）のゲートと共通であるゲートを有する基準トランジスタ（７２）が含まれる、請求項３に記載の検知回路。
  6. 前記調整回路（７６、７７、７８、７９）に、前記検知トランジスタ（７３）及び／または前記基準トランジスタ（７２）のバック・ゲート（７４）に接続され、前記検知トランジスタ（７３）及び／または前記基準トランジスタ（７２）のバック・ゲート（７４）における電圧を選択的に変更して、前記第１の基準セル電圧（ＶＲ）が前記第１のメモリ・セル電圧（ＶＳ）にほぼ等しい均衡点に至るようにする電圧調整装置（またはデバイス）（７７、７８）が含まれる、請求項５に記載の検知回路。
  7. あらかじめ選択された論理状態を有する基準セル（ＲＲ）に対する抵抗性メモリデバイスにおけるメモリ・セル（ＲＭ）の論理状態を判定する方法であって、
    　（ａ）第１のバイアス電圧（Ｖ１）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連した第１のメモリ・セル・パラメータ（ＶＳ）を検知し、第２のバイアス電圧（Ｖ２）が前記メモリ・セル（ＲＭ）に印加されたときに、前記メモリ・セル（ＲＭ）に関連した第２のメモリ・セル・パラメータ（ＶＳ）を検知するステップと、
    　（ｂ）前記第１のバイアス電圧（Ｖ１）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した第１の基準セル・パラメータ（ＶＲ）を検知し、前記第２のバイアス電圧（Ｖ２）が前記基準セル（ＲＲ）に印加されたときに、前記基準セル（ＲＲ）に関連した第２の基準セル・パラメータ（ＶＲ）を検知するステップと、
    　（ｃ）前記第１のメモリ・セル・パラメータ（ＶＳ）及び／または前記第１の基準セル・パラメータ（ＶＲ）を変更して、前記第１のメモリ・セル・パラメータ（ＶＳ）と前記第１の基準セル・パラメータ（ＶＲ）がほぼ等しくなるようにするステップと、
    　（ｄ）前記メモリ・セル（ＲＭ）の論理状態を判定するために、前記第２のメモリ・セル・パラメータ（ＶＳ）と前記第２の基準セル・パラメータ（ＶＲ）との差を求めるステップ
    を含む、方法。
  8. 前記第１及び第２のメモリ・セル・パラメータ（ＶＳ）が、前記メモリ・セル（ＲＭ）に関連したメモリ・セルのノードにおける第１及び第２の電圧（ＶＳ）であり、前記第１及び第２の基準セル・パラメータ（ＶＲ）が、前記基準セル（ＲＲ）に関連した第１及び第２の電圧（ＶＲ）である、請求項７に記載の方法。
  9. 前記第１及び第２のメモリ・セル・パラメータが、前記メモリ・セル（ＲＭ）に関連した第１及び第２の電流（Ｉｓｅｎ）であり、前記第１及び第２の基準セル・パラメータが、前記基準セル（ＲＲ）に関連した第１及び第２の電流（Ｉｒｅｆ）である、請求項７に記載の方法。
  10. 前記比較するステップに、前記第１のメモリ・セル電圧（ＶＳ）と前記第１の基準セル電圧（ＶＲ）との差をあるしきい値と比較して、前記メモリ・セル（ＲＭ）の論理状態を判定するステップが含まれる、請求項７に記載の方法。
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