CN1685445A - 识别mram中的脆弱比特的方法和电路 - Google Patents

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Abstract

测试具有至少两个电阻状态的存储器(10、60)。在一种方式中，该存储器包括具有连接到存储单元(14、64)的电流电极的第一晶体管(16、68)和具有连接到参考存储单元(28、74)的电流电极的第二晶体管(26、66)。第一晶体管的控制电极根据测试控制信号接收第一参考电压或者第二参考电压。第二晶体管的控制电极接收第一参考电压。在测试模式下，在用一个电阻状态对存储单元编程后，将第二参考电压(不同于第一参考电压)提供给第一晶体管。然后读所述存储单元以判断存储器是否读出了前面所编程的电阻状态。在一种实施例中，该测试模式可以用来识别存储器中的脆弱比特。

Description

识别MRAM中的脆弱比特的方法和电路
技术领域
本发明总体上涉及半导体电路，尤其涉及半导体存储电路。
背景技术
具有至少两个不同的电阻状态的半导体存储器的一种形式是磁阻随机存取存储器(此后称为“MRAM”)。在读取MRAM单元时的关键因素是MRAM单元中的隧道结的电阻。由于在存储器阵列中有大量的存储单元，由于制造工艺的变化，会有一个阻值的分布。如果隧道结的电阻太高，在低电阻状态的比特(位)看起来会像是处在高电阻状态。另一方面，如果隧道结的电阻太低，则处于高电阻状态的比特看起来会像是在低电阻状态。如果这种错误的出现前后一致，则普通的存储器检测会检测到这种问题。但是，如果一个比特的阻值在边界上(称其为“脆弱比特”)，则有时候能够正确读出该比特，有时候则不能正确读出，这是因为在测试过程中的噪声的缘故。这种变化会导致存储器存在这样的问题：在生产测试中通过了，但是在系统中使用时不规律地失效。
由于脆弱比特的存在早已记载在有关存储器的文献中，过去对DRAM、SRAM和闪存已经提出了许多测试方法。美国专利4,468,759(题为″Testing Method and Apparatus for DRAM″，Roger Kung等)是用于DRAM的测试方法的一个例子。Kung公开了伪DRAM单元上的存储电压的调节，该存储电压用作检测脆弱比特的读出参考。将该电压对1上升，对0下降。相反，MRAM存储的不是电压而是磁状态。Fong的美国专利5,537,358(题为″Flash Memory having AdaptiveMemory and Method″)使用参考比特上的电压变化来补偿脆弱比特。美国专利6,105,152(题为″Devices and Method for Testing CellMargin of Memory Devices″，Kevin Duesman等)是用于识别脆弱比特的存储器测试方法的另一个例子。在这个例子中，在测试期间，将定时信号的开始时间、持续时间或者电平中的至少一个改变到规定范围之外，导致边界存储单元失效。这种技术不直接控制或者揭示脆弱比特的失效在什么点发生。
附图说明
下面举例说明本发明。本发明不受附图的限制，附图中相同的标记表示相同的部件。附图中：
图1图解了具有用于识别脆弱比特的电路的存储器的一部分的示意图；
图2图解了根据本发明，识别存储器中的脆弱比特的方法的流程图；
图3图解了具有用于识别脆弱比特的电路的存储器的一部分的另一个实施例的示意图；
图4图解了图1的存储器的另一个实施例的示意图；
图5图解了图3的存储器的另一个实施例的示意图；
图6图解了用在图1、3、4和5中的参考电路的另一个实施例的示意图。
本领域的普通技术人员知道，图中的元件的描绘方式只不过是为了清楚和简明起见，不一定是按照比例绘制的。例如，图中的某些元件相对于其它元件可能被夸大了，以有助于增进对本发明的实施例的理解。
具体实施方式
图1图解了具有用于识别脆弱比特的电路的存储器10。存储器10是具有多个单元的存储器，每一个单元具有至少两个不同的电阻状态。一个具有电阻RR的存储器参考电路12与具有电阻RB的待测存储器比特单元14结合使用。存储器比特单元14的第一端子如虚线所示连接到第一参考电压端子，用于接收一个电压VSS。存储器比特单元14的第二端子如虚线所示连接到第一电流电极，该电流电极是一个N沟道晶体管16的源极的形式。这里所描绘的与存储单元相关的所有虚线表示使用行和列选择电路(未图示)来将存储单元连接在VSS和读出放大器之间，读出放大器由N沟道晶体管16、P沟道晶体管20、P沟道晶体管22以及N沟道晶体管26构成。晶体管16具有第二电流电极，该第二电流电极是连接到晶体管20的漏极的漏极的形式。晶体管20具有连接到电源电压端子的源极，用于接收电压VDD。晶体管20的一个栅极在节点24连接到晶体管22的一个栅极，该节点24提供作为参考输出信号的Reference Out信号。晶体管22的一个源极连接到VDD端子。晶体管22的一个漏极连接到晶体管26的一个漏极以及晶体管22的一个栅极。晶体管26的一个栅极连接到参考电路13中的一个节点31，用于接收第一参考电压VREF1。晶体管26的一个源极连接到具有电阻RR的参考存储单元28的第一端子。该参考存储单元28的第二端子连接到VSS电压端子。作为晶体管16的栅极的控制电极在节点30连接到参考电路13的参考选择电路18的参考信号。参考选择电路18的第一输入接收第一参考电压VREF1，参考选择电路18的第二输入接收第二参考电压VREF2。参考选择电路18的控制输入端接收测试控制(TEST CONTROL)信号。该测试控制信号最好可以取第一值或者第二值，分别用于选择VREF1和VREF2参考电压。
在普通操作模式下，将测试控制信号设定为使得VREF1电压输入被施加于节点30。这样，晶体管16和26的栅极被施加相同的电压。假定晶体管16和26具有相同的物理尺寸，具有大的栅极宽度/长度比，使得栅极/源极电压可以被近似为晶体管16和26的阈值电压。那么，比特电阻RB和参考电阻RR在它们的端子之间具有大致相同的电压。比特电阻RB具有低电阻状态和高电阻状态。参考电阻RR具有一个在RB的高电阻状态和低电阻状态之间的中间电阻。RR上的电压产生一个电流IR，该电流通过晶体管26到达节点24，并通过晶体管22。作为晶体管22以二极管方式连接的结果，由晶体管22传导的该电流IR确定了晶体管22的栅极和漏极上的电压。晶体管20被连接以镜像反射由晶体管22传导的电流IR。
假设比特电阻RB在低电阻状态，则通过存储单元14和晶体管16的比特电流IB会大于通过参考单元28的电流IR。净结果是BITOUT(比特输出)上的电压会低于REFERNECE OUT(参考输出)上的电压，表示低电阻状态。
类似地，假设比特电阻RB在高电阻状态，则通过存储单元14和晶体管16的比特电流IB会小于通过参考单元28的电流IR。净结果是BIT OUT(比特输出)上的电压会高于REFERNECE OUT(参考输出)上的电压，表示高电阻状态。
由于工艺的变化，比特电阻会变化。低电阻状态的某些比特的电阻值会稍稍小于或者等于参考值，从而通过标准测试。类似地，其它一些高电阻状态的比特的电阻值可能会接近或者稍稍大于参考电阻，从而勉强通过标准测试。为了筛选出这些脆弱比特，测试控制信号能够实现一种测试模式，使得参考选择电路18向节点30提供VREF2。合适的VREF2值会使得脆弱比特失效。存储单元14可能具有接近参考电阻值的低态电阻值，使得IB只是稍稍大于IR。施加小于VREF1的VREF2会降低IB，从而，脆弱比特的IB会小于IR，从而使脆弱比特失效。类似地，存储单元14可能具有接近参考电阻值的高态电阻值，使得IB只是稍稍大于IR。施加大于VREF1的VREF2会增大IB，从而，脆弱比特的IB会大于IR，从而使脆弱比特失效。
图2所示为上述测试模式的流程图。在开始步骤40之后，在步骤42将一个低态值写入测试比特RB。在步骤44，通过选择预定的测试参考电压VREF2(其在幅度上小于VREF1)来测试测试比特RB。如果比特输出(BIT OUT)信号是逻辑高电平，则在步骤46判定存储单元14的比特电阻不足以可靠地读出低值，并在步骤48指出是什么地方的比特失效。如果在晶体管20的漏极提供的比特输出(BIT OUT)信号为逻辑低电平，则在步骤46判定存储单元14的比特电阻足以可靠地读出低值。如果比特没有失效，在步骤50将高态值写入测试比特RB。在步骤52，通过选择预定的测试参考电压VREF2(其在幅度上大于VREF1)来测试测试比特RB。如果比特输出(BIT OUT)信号是逻辑低电平，则在步骤54判定存储单元14的比特电阻不足以可靠地读出高值，并在步骤48指出是什么地方的比特失效。如果在晶体管20的漏极提供的比特输出(BIT OUT)信号为逻辑高电平，则存储单元14的比特电阻足以可靠地读出高值。在步骤56，该比特通过。可以对另外的存储单元(如果有的话)重复所述测试。
应当注意，在步骤44和46中，可以进行判断以对VREF1和VREF2使用不同的值重复测试。这样，可以进行一个扫描操作，以精确地确定存储单元的值与边际电阻(临界电阻)有多接近。类似地，可以对VREF1和VREF2使用不同的值来重复步骤52和54。
如图3所示的是另一个存储器，也就是存储器60，其中的读出放大器采用了不同的方案，其中，使用了公共电流而不是公共栅极来实现对读出放大器的偏置。一个P沟道晶体管64具有一个源极连接到VDD电压端子，其一个栅极在节点62连接到参考电路77的参考选择电路80的输出。晶体管64的一个漏极提供“比特输出”信号，并被连接到一个N沟道晶体管68的漏极。晶体管68的源极连接到具有比特电阻RB的存储单元72的第一端子。如前所述，晶体管68的源极可以直接连接到存储单元72，或者可以通过行选择和/或列选择电路连接。类似地，存储单元72的第二端子可以连接到一个电源电压端子，用以接收VSS，或者可以通过行选择和/或列选择电路连接。一个P沟道晶体管66的一个源极连接到一个端子用以接收VDD。晶体管66的一个栅极连接到参考电路77中的一个节点63，并连接到第一参考电压VREF1晶体管66的漏极提供“参考输出”信号，并被连接到以二极管方式连接的N沟道晶体管70的栅极和漏极。晶体管70的栅极在节点78被连接到晶体管68的栅极。晶体管70的源极被连接到具有参考电阻值RR的参考存储单元74的第一端子。存储参考电路76由晶体管66、晶体管70和参考存储单元74构成。参考存储单元74的第二端子连接到用于接收VSS电源电压的端子。参考存储单元74的第一端子和第二端子可以直接分别连接到晶体管70和VSS电源电压端子，或者可以通过行选择和/或列选择电路(未图示)连接。参考选择电路80的第一输入连接到VREF1信号，参考选择电路80的第二输入连接到VREF2信号。
在工作时，VREF1以一个已知的电压偏置晶体管66，以建立一个通过晶体管66的参考电流IR1。该电流IR1进一步偏置按二极管方式连接的晶体管70，在节点78上建立一个电压。该电流IR1继续通过晶体管70到达参考存储单元74。假定晶体管68和70具有相同的物理尺寸，具有大的栅极宽度/长度比，使得栅极/源极电压可以被近似为晶体管68和70的阈值电压。参考存储单元74和比特单元72两端的电压大致相同。比特单元电阻RB产生一个电流IB。在正常操作中，测试控制信号使得VREF1被置于节点62上。晶体管64被设计为与晶体管66匹配，从而，在这种情况下，电流IR2与电流IR1相同。如果比特电阻RB在低态，使得电阻RB小于电阻RR，则电流IB会大于IR1，在“比特输出”的电压会小于“参考输出”信号的电压。另一方面，如果比特电阻RB在高态，使得电阻RB大于电阻RR，则电流IB会小于IR1。“比特输出”上的电压会大于“参考输出”信号的电压。
由于工艺的变化，比特电阻会变化。低电阻状态的某些比特的电阻值会稍稍小于或者等于参考值，从而通过标准测试。类似地，其它一些高电阻状态的比特的电阻值可能会接近或者稍稍大于参考电阻，从而勉强通过标准测试。为了筛选出这些脆弱比特，测试控制信号能够实现一种测试模式，使得参考选择电路18向节点62提供VREF2。合适的VREF2值会使得脆弱比特失效。存储单元72可能具有接近参考电阻值的低态电阻值，使得IB只是稍稍大于IR2。施加小于VREF1的VREF2会增大IR2，从而，脆弱比特的IB会小于IR2，从而使脆弱比特失效。类似地，存储单元72可能具有接近参考电阻值的高态电阻值，使得IB只是稍稍小于IR2。施加大于VREF1的VREF2会减小IR2，从而，脆弱比特的IB会大于IR2，从而使脆弱比特失效。
如图4所示的是图1所示的存储器10的另一种形式。为了比较的目的，图4和图1之间共同的元件用相同的标记表示。一个存储器参考电路81的P沟道晶体管82的源极连接到用于接收电源电压VDD的端子。晶体管82的栅极连接到其漏极，并连接到晶体管20的栅极和P沟道晶体管84的栅极。晶体管84的源极连接到用以接收电源电压VDD的端子。晶体管82的漏极连接到N沟道晶体管88的漏极。参考电路13的节点31和第一参考电压VREF1连接到被连接在一起的晶体管88的栅极和N沟道晶体管92的栅极。晶体管84的漏极被连接到一个参考输出(REFEREBCE OUT)端子，并连接到晶体管92的漏极。每一个晶体管88和92的源极连接在一起。晶体管88的源极连接到具有电阻RH的高参考存储单元90的第一端子。该参考存储单元90的第二端子连接到VSS电压端子。晶体管92的源极连接到具有电阻RL的低参考存储单元94的第一端子。该参考存储单元94的第二端子连接到VSS电源电压端子。通过虚线所示的行选择和列选择电路(未图示)，存储单元90和94分别连接在VSS电源电压端子和晶体管88和92之间。图4中的存储器的所有剩余电路的连接与前面对图1的描述一样，并使用了相同的元件标号。
在工作时，存储器参考电路81执行与图1的存储参考单元12相同的功能。在普通工作模式下，将“测试控制”信号设定为使得VREF1电压输入被施加给节点30。这样，晶体管16、88和92的栅极被施加相同的电压。假定晶体管16、88和92具有相同的物理尺寸，具有大的栅极宽度/长度比，使得栅极/源极电压可以被近似为晶体管16、88和92的阈值电压。这样，比特电阻RB和参考电阻RH和RL在它们的端子之间具有大致相同的电压。比特电阻RB具有低电阻态和高电阻态。将参考电阻RL制造得类似于RB的低电阻态，将参考电阻RH制造得类似于RB的高电阻态。RL和RH的并联组合的两端的电压产生一个电流2IR。电流IR流过每一个晶体管88和92。作为晶体管82按照二极管方式连接的结果，晶体管82传导的电流IR在晶体管82的栅极和漏极上确定了电压。晶体管20和84被连接为镜像反射晶体管82所传导的电流IR。
假设比特电阻RB在低电阻态，则通过存储单元14和晶体管16的比特电流IB会大于参考电流IR。净结果是“比特输出”上的电压会小于“参考输出”上的电压，这表明低电阻态。
类似地，假设比特电阻RB在高电阻态，则通过存储单元14和晶体管16的比特电流IB会小于通过参考单元28的参考电流IR。净结果是“比特输出”上的电压会高于“参考输出”上的电压，这表明高电阻态。
由于工艺的变化，比特电阻会变化。低电阻状态的某些比特的电阻值会稍稍小于或者等于参考值，从而通过标准测试。类似地，其它一些高电阻状态的比特的电阻值可能会接近或者稍稍大于参考电阻，从而勉强通过标准测试。为了筛选出这些脆弱比特，测试控制信号能够实现一种测试模式，使得参考选择电路18向节点30提供VREF2。合适的VREF2值会使得脆弱比特失效。存储单元14可能具有接近参考电阻值的低态电阻值，使得IB只是稍稍大于IR。施加小于VREF1的VREF2会减小IB，从而，脆弱比特的IB会小于IR，从而使脆弱比特失效。类似地，存储单元14可能具有接近参考电阻值的高态电阻值，使得IB只是稍稍大于IR。施加大于VREF1的VREF2会增大IB，从而，脆弱比特的IB会大于IR，从而使脆弱比特失效。
如图5所示的是图3所示的存储器60的另一种形式。为了比较的目的，图5和图3之间共同的元件用相同的标记表示。一个存储器参考电路100的P沟道晶体管102的源极连接到用于接收电源电压VDD的电源电压端子。晶体管102的栅极连接到参考电路77的一个节点63以及第一参考电压VREF1，并连接到参考选择电路80的第一输入。晶体管102的漏极在节点105连接到N沟道晶体管106的漏极。晶体管106的栅极连接到晶体管68的栅极，并在节点105连接到晶体管106的漏极。晶体管106的源极连接到具有高电阻值RH的参考存储单元112的第一端子。该连接可以是直接连接，或者通过行选择电路和列选择电路(未图示)中的一个或者两个连接。参考存储单元112的第二端子通过行选择电路和列选择电路(未图示)中的一个或者两个，或者直接连接到用于接收电压VSS的参考电压端子。P沟道晶体管104的源极连接到用于接收VDD的电源电压端子。晶体管104的栅极共同连接到晶体管102的栅极和第一参考电压VREF1。晶体管104的漏极提供“参考输出”信号，并连接到N沟道晶体管108的漏极。晶体管108的栅极连接到节点105，晶体管108的源极在节点110连接到晶体管106的源极。晶体管108的源极也连接到具有低电阻值RL的参考存储单元114的第一端子。该连接可以是直接连接，或者通过行选择电路和列选择电路(未图示)中的一个或者两个连接。参考存储单元114的第二端子通过行选择电路和列选择电路(未图示)中的一个或者两个，或者直接连接到用于接收VSS的参考电压端子。
在工作时，VREF1以一个已知的电压偏置晶体管102和104，以分别建立相等的通过晶体管102和104的参考电流IR1。该电流IR1进一步偏置按二极管方式连接的晶体管106，在节点105上建立一个电压。该电流IR1继续分别通过晶体管106和108到达参考存储单元112和114。假定晶体管68、106和108具有相同的物理尺寸，具有大的栅极宽度/长度比，使得栅极/源极电压可以被近似为晶体管68、106和108的阈值电压。参考存储单元112和114和比特单元72两端的电压大致相同。比特单元电阻RB产生一个电流IB。在正常操作中，测试控制信号使得VREF1被置于节点62上。晶体管64被设计为与晶体管102和104匹配，从而，在这种情况下，电流IR2与电流IR1相同。如果比特电阻RB在低态，使得电阻RB小于电阻RH和RL的平均，则电流IB会大于IR1，在“比特输出”的电压会小于“参考输出”信号的电压。另一方面，如果比特电阻RB在高态，使得电阻RB大于电阻RH和RL的平均，则电流IB会小于IR1。“比特输出”上的电压会大于“参考输出”信号的电压。
由于工艺的变化，比特电阻会变化。低电阻状态的某些比特的电阻值会稍稍小于或者等于参考值，从而通过标准测试。类似地，其它一些高电阻状态的比特的电阻值可能会接近或者稍稍大于参考电阻，从而勉强通过标准测试。为了筛选出这些脆弱比特，测试控制信号能够实现一种测试模式，使得参考选择电路80向节点62提供VREF2。合适的VREF2值会使得脆弱比特失效。存储单元72可能具有接近参考电阻值的低态电阻值，使得IB只是稍稍大于IR。施加小于VREF1的VREF2会增大IR2，从而，脆弱比特的IB会小于IR2，从而使脆弱比特失效。类似地，存储单元72可能具有接近参考电阻值的高态电阻值，使得IB只是稍稍小于IR。施加大于VREF1的VREF2会减小IR2，从而，脆弱比特的IB会大于IR2，从而使脆弱比特失效。
图6所示为图1、3、4和5中的参考电路13和77的另一种形式，被标记为参考电路13’或者17’。为了方便，只是图示了单张图，而不是分别对图1、3、4和5重复该图。因此，使用另一套参考标号。第一参考电压VREF1连接到参考选择电路18、80的第一输入。第二参考电压VREF2连接到参考选择电路18、20的第二输入，并连接到节点30、62。参考选择电路18、80的输出连接到节点31、63。测试控制信号(TEST CONTROL)连接到参考选择电路18、80的控制端子，用于控制是否由参考选择电路18、80将输入的VREF1或者输入的VREF2置于节点31、63上。
在工作时，在正常模式下，此备选方案将VREF2参考电压置于节点31、63和节点30、62上，而不是象在图1、3、4和5中那样将VREF1置于节点31、63和节点30、62上。在测试模式下，象图1、3、4、5中描述的那样将VREF1置于节点31、63上，将VRRE2置于节点30、62上。因此，从操作上看，对于上述每一个实施例，在测试模式下是一样的。
这样，就提供了一种存储器，比如MRAM，其具有至少两种不同的电阻状态的单元，以及用于识别脆弱比特的电路，在被读取时，脆弱比特可能会提供不准确的值。通过在读出放大器内使用不同的参考电压，可以不用使用外部因素(比如温度和电源电压的变化)，并且不用修改存储器的定时和时钟信号，能够实现所述指示。在图解的形式中，这里所提供的方法使得读出放大器在逻辑电路和第二参考电压或者电流的控制下是不平衡的。结果，这里所提供的存储器测试电路能够提高工作时的可靠性，并将用现有的方法举例说明了的具有欺骗性的脆弱比特以及错误的存在减至最低。使用本发明使得对边界电阻比特的检测称为可能，这使得存储器更为可靠，不会由于存在脆弱存储单元比特而出错。
识别出脆弱比特后，可以用存储器冗余来修复存储器。取决于所识别的脆弱比特的数量，可以通过冗余来修复存储器，或者，如果剩下的冗余量不足，则只能废弃该存储器。
应当理解，这里由参考选择电路18和80提供的参考电压选择电路可以被实现为多路复用电路，或者可以使用各种逻辑电路来实现响应于控制信号提供预定值的一个或者两个参考电压的功能。
因为实现本发明的设备绝大部分是由本领域的普通技术人员已知的电子部件和电路构成的，在这里没有更为详尽的解释电路的细节，对于理解本发明所包含的概念来说，或者对于不对本发明的教导产生困惑和理解上的偏差来说，只有上面所描述的部分是必需的。
在前面的说明中，参照具体实施例对本发明进行了描述。但是，本领域的普通技术人员理解，可以进行各种各样的修改和变化而不超出权利要求所给出的本发明的范围。例如，这里所公开的与参考选择电路一起使用的读出放大器的电路实现方式是可变的，用于在各种方法中进行数据的读出。尽管图解的是特定导电类型的MOSFET，但是应当理解，可以改变导电类型(交换第一导电类型(N沟道)和第二导电类型(P沟道)或者反之)，或者改变晶体管的类型，来实现互连结构。可以使用用各种磁阻随机存取存储器结构实现的存储器。编程和读出磁阻随机存取存储器的操作的类型可以变化，并与这里所教导的方法一起使用。因此，说明书和附图应当被视为说明性的，而不是限制性的。所有上述变化都应被包括在本发明的范围之内。
上面针对具体实施例描述了对问题的解决方案及其优点。但是，所述优点、对问题的解决以及任何可能导致任何优点或者解决方案，或者使这种优点和解决方案更为显著的因素，都不应视为任何或者所有权利要求的关键的、必需的或者基本的特征或者因素。这里所使用的术语“包括”及其任何变化的形式，所要表达的意思是“非排他性的包括”。这样，包括一组元素的工艺、方法、制品或者设备不是只包括这些元素，而是还可以包括没有明确列出的，或者这样的工艺、方法、制品或者设备固有的其它元素。这里所用的术语“一个”，是指一个或者多于一个。这里所用的术语“多个”，是指两个或者多于两个。术语“另一个”是指至少一个或者更多个“第二个”。术语“包括”和/或“具有”是指开放性的“包括”。术语“连接”不一定是指“直接连接”，也不一定是指“机械连接”。

Claims (12)

1.一种具有至少两种电阻状态的存储器，包括：
存储单元；
第一参考存储单元；
参考电压选择电路，其具有接收第一参考电压的第一输入、接收第二参考电压的第二输入以及接收控制信号的第三输入，以及根据所述控制信号提供所述第一参考电压或者第二参考电压之一的输出；
第一导电类型的第一晶体管，其具有连接到所述存储单元的第一电流电极，第二电流电极，以及连接到所述参考电压选择电路的输出、用以接收所述第一参考电压或者第二参考电压之一的控制电极；
第二导电类型的第二晶体管，其具有连接到所述第一晶体管的第二电流电极的第一电流电极，连接到第一电压端子的第二电流电极，以及控制电极；
第一导电类型的第三晶体管，其具有连接到所述第一参考存储单元的第一电流电极，连接为接收所述第一参考电压的控制电极，以及第二电流电极；以及
第二导电类型的第四晶体管，其具有连接到所述第三晶体管的第二电流电极的第一电流电极，连接到第四晶体管的第一电流电极和第二晶体管的控制电极的控制电极，以及连接到所述第一电压端子的第二电流电极。
2.如权利要求1所述的存储器，还包括：
第二参考存储单元；
第一导电类型的第五晶体管，其具有连接到所述第二参考存储单元以及所述第三晶体管的第一电流电极的第一电流电极，连接到第三晶体管的控制电极的控制电极，以及第二电流电极；以及
第二导电类型的第六晶体管，其具有连接到第五晶体管的第二电流电极的第一电流电极，连接到第四晶体管的控制电极的控制电极，以及连接到所述第一电压端子的第二电流电极。
3.如权利要求2所述的存储器，其中，所述存储单元可被编程为高电阻状态或者低电阻状态，所述第一参考存储单元被编程为高电阻状态，所述第二参考存储单元被编程为低电阻状态。
4.如权利要求1所述的存储器，其中，当所述控制信号具有第一值时，所述参考电压选择电路将所述第一参考电压提供给第一晶体管的控制电极，当所述控制信号具有第二值时，所述参考电压选择电路将所述第二参考电压提供给第一晶体管的控制电极。
5.如权利要求1所述的存储器，其中，所述存储单元可被编程为高电阻状态或者低电阻状态，所述第一参考存储单元被编程为预定电阻。
6.如权利要求5所述的存储器，其中，所述预定电阻为不同于所述高电阻状态和所述低电阻状态的值。
7.如权利要求1所述的存储器，其中，所述第二参考电压的值不同于所述第一参考电压。
8.如权利要求1所述的存储器，其中，所述第一晶体管的第二电流电极提供输出信号，所述第三晶体管的第二电流电极提供参考输出信号。
9.一种测试具有至少两个电阻状态的存储器的方法，其中，该存储器包括：可编程为至少两个电阻状态中的任何一个的存储单元；具有连接到所述存储单元的第一电流电极、连接到电压端子的第二电流电极、以及控制电极的第一晶体管；被编程为预定电阻的参考存储单元，以及具有连接到所述参考存储单元的第一电流电极、连接到所述电压端子的第二电流电极、以及控制电极的第二晶体管；该方法包括：
向所述存储单元写入所述至少两个电阻状态中的第一个；
向所述第二晶体管的控制电极提供第一参考电压值，并向所述第一晶体管的控制电极提供不同于所述第一参考电压值的第二参考电压值；以及
在提供所述第一和第二参考电压值之后，判断所述存储单元是否被编程到所述至少两个电阻状态中的所述第一个。
10.如权利要求9所述的方法，在判断所述存储单元是否被编程到所述至少两个电阻状态中的所述第一个之后，还包括：
修改所述第二参考电压值以产生一个修改后的第二参考电压值；
向所述第一晶体管的控制电极提供不同于所述第一参考电压值的修改后的第二参考电压值；以及
在提供了修改后的第二参考电压值之后，判断存储单元是否被编程到所述至少两个电阻状态中的所述第一个。
11.如权利要求9所述的方法，还包括：
向所述存储单元写入所述至少两个电阻状态中的第二个；
向所述第二晶体管的控制电极提供所述第一参考电压值；
向所述第一晶体管的控制电极提供不同于所述第一和第二参考电压值的第三参考电压值；以及
在提供了所述第一和第三参考电压值之后，判断存储单元是否被编程到所述至少两个电阻状态中的所述第二个。
12.如权利要求9所述的方法，其中，所述至少两个电阻状态包括一个高电阻状态和一个低电阻状态，其中，当所述至少两个电阻状态中的第一个是低电阻状态时，所述第二参考电压值小于所述第一参考电压值，当所述至少两个电阻状态中的第一个是高电阻状态时，所述第二参考电压值大于所述第一参考电压值。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101842843A (zh) * 2007-11-01 2010-09-22 飞思卡尔半导体公司 Mram测试
CN104979014A (zh) * 2014-04-04 2015-10-14 爱思开海力士有限公司 电阻式存储器件

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600690B1 (en) * 2002-06-28 2003-07-29 Motorola, Inc. Sense amplifier for a memory having at least two distinct resistance states
JP4266297B2 (ja) * 2002-09-05 2009-05-20 株式会社ルネサステクノロジ 不揮発性記憶装置
US6707710B1 (en) * 2002-12-12 2004-03-16 Hewlett-Packard Development Company, L.P. Magnetic memory device with larger reference cell
US6999887B2 (en) * 2003-08-06 2006-02-14 Infineon Technologies Ag Memory cell signal window testing apparatus
KR100988087B1 (ko) * 2003-11-24 2010-10-18 삼성전자주식회사 Ｍｒａｍ 특성 분석 장치 및 그 분석 방법
US7038959B2 (en) * 2004-09-17 2006-05-02 Freescale Semiconductor, Inc. MRAM sense amplifier having a precharge circuit and method for sensing
US7110313B2 (en) * 2005-01-04 2006-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-time electrical fuse programming circuit
US7950069B2 (en) * 2005-11-16 2011-05-31 Eun Hyo Cho Pants having body-shaping function
US7313043B2 (en) * 2005-11-29 2007-12-25 Altis Semiconductor Snc Magnetic Memory Array
US8780657B2 (en) 2012-03-01 2014-07-15 Apple Inc. Memory with bit line current injection
US9165629B2 (en) * 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10224088B1 (en) * 2018-02-12 2019-03-05 Nxp Usa, Inc. Memory with a global reference circuit
US10839879B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Read techniques for a magnetic tunnel junction (MTJ) memory device with a current mirror
CN112349321B (zh) * 2019-08-06 2024-03-12 上海磁宇信息科技有限公司 一种使用公共参考电压的磁性随机存储器芯片架构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4468759A (en) 1982-05-03 1984-08-28 Intel Corporation Testing method and apparatus for dram
US5142495A (en) * 1989-03-10 1992-08-25 Intel Corporation Variable load for margin mode
US5321842A (en) * 1990-01-13 1994-06-14 At&T Bell Laboratories Three-state driver with feedback-controlled switching
US6105152A (en) 1993-04-13 2000-08-15 Micron Technology, Inc. Devices and methods for testing cell margin of memory devices
US5537358A (en) 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
US5731733A (en) * 1995-09-29 1998-03-24 Intel Corporation Static, low current sensing circuit for sensing the state of a fuse device
FR2760888B1 (fr) * 1997-03-11 1999-05-07 Sgs Thomson Microelectronics Circuit de lecture pour memoire adapte a la mesure des courants de fuite
US6128239A (en) * 1999-10-29 2000-10-03 Hewlett-Packard MRAM device including analog sense amplifiers
US6317376B1 (en) * 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
JP3596808B2 (ja) * 2000-08-10 2004-12-02 沖電気工業株式会社 不揮発性半導体記憶装置
US6456524B1 (en) * 2001-10-31 2002-09-24 Hewlett-Packard Company Hybrid resistive cross point memory cell arrays and methods of making the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101842843A (zh) * 2007-11-01 2010-09-22 飞思卡尔半导体公司 Mram测试
CN101842843B (zh) * 2007-11-01 2014-06-11 飞思卡尔半导体公司 Mram测试
CN104979014A (zh) * 2014-04-04 2015-10-14 爱思开海力士有限公司 电阻式存储器件

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