TWI637390B - 針對具有分離式字線的多次性可程式化記憶體的餘裕測試 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims description 48
- 238000003860 storage Methods 0.000 claims abstract description 5
- 230000000295 complement effect Effects 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 26
- 230000009977 dual effect Effects 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 claims description 2
- 230000036962 time dependent Effects 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 9
- 238000012790 confirmation Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000007795 chemical reaction product Substances 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
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Abstract
本發明揭示一種包含一雙單元記憶體的結構，其包含一第一裝置與一第二裝置，且其儲存對應至由一第一字線控制的該第一裝置與由一第二字線控制的該第二裝置間之一臨界電壓差異的資料。
Description
本發明係關於餘裕測試，尤其係關於用於針對具有分離式字線的多次性可程式化記憶體(MTPM)的餘裕測試之電路及方法。
在高密度記憶體系統中，典型的非揮發性記憶體單元可包含一金屬氧化物半導體場效電晶體(MOSFET，metal-oxide semiconductor field effect transistor)，其具有像是電晶體裝置臨界電壓(Vt)這類參數，可隨所要儲存的資訊而改變，例如利用將電荷注入一浮動閘或閘氧化物。因此，該記憶體單元在決定偏壓狀態時流入的電流根據其中所儲存的資訊而變。例如：若要在典型雙電晶體記憶體單元內儲存資訊，其中提供兩不同臨界電壓(Vt)值給該單元，而每一不同的臨界電壓(Vt)值係與不同的邏輯或位元值有關聯。
現有的雙單元多次可程式化記憶體(MTPM，multi-time programmable memory)運用兩電晶體來儲存1位元資訊，並且每一單元使用一局部參考電晶體(localized reference transistor)。在MTPM開放位元線架構內使用雙單元可給予最高密度，但是會有感測餘裕(sensing margins)的問題。
在一電荷捕捉記憶體內，利用改變場效電晶體(FET，field effect transistor)的臨界電壓(Vt)來達成編程。在傳統雙單元電荷捕捉記憶體
中，一對場效電晶體(FET)是連接至真位元線與補數位元線，並且由控制該等FET的閘極之一共用字線所控制。在一編程操作中，將編程電壓供應至該單元，然後執行讀取驗證來檢查該編程的適當性。在此寫入確認編程操作中，執行一讀取信號餘裕測試來檢查信號位準，以確定該信號位準足以克服該記憶體壽命期間預期的信號洩漏其他信號貶損因素(Detractor)。
在傳統電荷捕捉記憶體陣列中，利用讓該感測放大器不平衡來支持該相反資料狀態，使其難以感測該預期的資料狀態，達成克服預期的洩漏與其他信號貶損因素。此外，當使用該不平衡感測放大器方式時，一電流偏移供應至該感測放大器的一側且一等效單元「信號」偏移，或計算出單元場效電晶體臨界電壓(FET Vt)內一等效變化。此外，在該傳統電荷捕捉記憶體陣列中，一大約10μa的偏移電流可供應至該真位元線或補數位元線之一者，以與10mV臨界電壓(Vt)位移的一等效單元編程偏移產生關聯。此信號餘裕方式會受到來自處理、電壓、與溫度(PVT)的單元電流變化的影響。例如：一快速處理案例將比一慢速處理案例產生更高單元電流，且不會因此調整該電流偏移。事實上，該電流偏移固定且可能對一慢速處理晶片測試過度及對一快速處理晶片測試不足。在20mV信號餘裕測試期間，該信號餘裕方式的精準度可在從大約15mV至35mV的範圍內變化。此精準度對於一次性可程式化記憶體(OTPM，one-time programmable memory)陣列來說是可接受，但是此精準度要用於多次性可程式化記憶體(MTPM，multiple-time programmable memory)陣列內並不足夠。尤其是，該MTPM陣列可能需要降低的信號位準來操作。
在本發明的態樣中，一種結構包含一雙單元記憶體，其包含一第一裝置與一第二裝置，且其構成儲存對應至由一第一字線控制的該第一裝置與由一第二字線控制的該第二裝置間之一臨界電壓差異的資料。
在本發明的另一態樣中，一種結構包含一多次性可程式化記憶體(MTPM)陣列，其包含配置在複數個列與行內的複數個雙單元儲存單元，如此該等複數個雙單元儲存單元之每一者包含一第一NFET裝置與一第二NFET裝置，並構成儲存對應至由一第一字線所控制該第一NFET裝置與由一第二字線所控制該第二NFET裝置之間一臨界電壓差的資料。
在本發明的另一態樣中，一種方法包含使用一寫入脈衝編程一雙單元記憶體，利用設定一真字線具有比一補數字線較高的電壓來確認該已編程雙單元記憶體，及利用設定該真字線具有比該補數字線較低的電壓來確認該已編程雙單元記憶體。
100‧‧‧餘裕調整
105‧‧‧電壓讀取數位調整控制電路
110‧‧‧來源解碼器
115‧‧‧字解碼器
120‧‧‧字解碼器
125‧‧‧字解碼器
130‧‧‧記憶體單元
135‧‧‧記憶體單元
140‧‧‧記憶體單元
145‧‧‧多工器
150‧‧‧多工器
155‧‧‧多工器
160‧‧‧感測放大器
165‧‧‧感測放大器
170‧‧‧感測放大器
200‧‧‧寫入操作
210‧‧‧程式操作
220‧‧‧讀取(verifyA)測試
230‧‧‧讀取(verifyB)測試
300‧‧‧流程圖
利用本發明示範具體實施例的非限制範例，參考提及的許多圖式，從下列詳細描述當中描述本發明。
圖1顯示根據本發明態樣之具有一餘裕調整的一多次性可程式化記憶體(MTPM)陣列。
圖2顯示根據本發明態樣之具有該餘裕調整的該MTPM陣列之寫入操作。
圖3顯示根據本發明態樣之具有該餘裕調整的該MTPM陣列之流程。
本發明係關於餘裕測試，尤其係關於用於針對具有分離式字線的多次性可程式化記憶體(MTPM)的餘裕測試之電路及方法。在更特定的具體實施例中，本發明為一改良式信號餘裕技術，其更直接與一MTPM陣列的該臨界電壓(Vt)編程位準產生關聯性。
在本發明的具體實施例中，一分離式字線技術調整一單元場
效電晶體(FET，field effect transistor)裝置以過驅動(overdrive)來對應至該臨界電壓(Vt)之改變，如此在一差動字線電壓與單元信號之間具有1對1的關係。在本發明的具體實施例中，該餘裕測試精準度只受限於產生真字線與補數字線之間一精準偏移電壓並可固定至+/- 5mV之能力。有利地係，本發明實施例的該信號餘裕技術係直接與一MTPM陣列的該臨界電壓(Vt)編程位準產生關聯性。此外，雖然說明本發明的該信號餘裕技術用於一MTPM陣列，不過具體實施例並不受限於這種實施。例如：本發明的該信號餘裕技術也適用於一次性可程式化記憶體陣列(OTPM，one time programmable memory array)。
圖1顯示根據本發明態樣之具有一餘裕調整的一多次性可程式化記憶體(MTPM)陣列。在具備餘裕調整100的該MTPM陣列中，該等雙單元記憶體元件(例如該雙單元FET配對T0和T1的記憶體130)接收分開的字線(例如真字線WL0_T至WLn_T以及補數字線WL0_C至WLn_C)，用於該真與補FET(例如T0和T1)。此外，在一信號餘裕測試期間，在該等真與補數字線(例如真字線WL0_T與補數字線WL0_C)之間產生一電壓偏移，其直接對應至該單元FET(例如T0和T1)的每一者之過驅動差異。因此，在該信號餘裕測試期間建立的該電壓偏移直接對應於FET臨界電壓(FET Vt)位準之變化。尤其是在圖1中，含該餘裕調整100的MTPM陣列包含以下組件：場效電晶體(FET)T0-T13、一參考電壓VREF、數位調整控制(DAC，digital adjustment control)輸入<3：0>、一margin_1/0信號、一補數電壓讀取信號VREAD_C、一真電壓讀取信號VREAD_T、一編程電壓VPP、一讀取/寫入信號READ/WRITE、一補數來源信號VSRC_C、一真來源信號VSRC_T、一真位元線BLT、一補數位元線BLC、真字線WL0_T至WLn_T、補數字線WL0_C至WLn_C、一電壓讀取數位調整控制電路105、一來源解碼器110、字解碼器115、120和125、記憶體單元130、135和140、多工器145、150和155；及感測放大器160、165和170。
請即重新參考圖1，FET T0、T1和T8-T13為NFET裝置，並且FET T2-T7為PFET裝置。尤其是，FET T0具有一連接至該補數位元線BLC的汲極、一連接至補數字線WL0_C的閘極、與一透過來源線電壓(VSL)節點連接至FET T1的源極的源極。此外，FET T1具有一連接至該真位元線BLT的汲極、一連接至該真字線WL0_T的閘極、與一透過來源線電壓(VSL)節點連接至FET T0的源極之源極。FET T2具有一連接至該真來源信號VSRC_T的源極、一連接至FET T3的閘極之閘極、與一連接至該真字線WL0_T的汲極。FET T3具有一連接至該補數來源信號VSRC_C的源極、一連接至FET T2的閘極一閘極、與一連接至該補數字線WL0_C的汲極。FET T4具有一連接至該真來源信號VSRC_T的源極、一連接至FET T5的閘極之閘極、與一連接至該真字線WL1_T的汲極。FET T5具有一連接至該補數來源信號VSRC_C的源極、一連接至FET T4的閘極之閘極、與一連接至該補數字線WL1_C的汲極。FET T6具有一連接至該真來源信號VSRC_T的源極、一連接至FET T7的閘極之閘極、與一連接至該真字線WLn_T的汲極。FET T7具有一連接至該補數來源信號VSRC_C的源極、一連接至FET T6的閘極之閘極、與一連接至該補數字線WLn_C的汲極。雖然已經參考NFET裝置來討論FET T0和T1，不過精通技術人士應了解，FET T0和T1也可代表PFET裝置。
在圖1中，FET T8具有一連接至該真字線WL0_T的汲極、一連接至FET T9的閘極之閘極、與一連接至接地的源極。FET T9具有一連接至該補數字線WL0_C的汲極、一連接至FET T8的閘極之閘極、與一連接至接地的源極。FET T10具有一連接至該真字線WL1_T的汲極、一連接至FET T11的閘極之閘極、與一連接至接地的源極。FET T11具有一連接至該補數字線WL1_C的汲極、一連接至FET T10的閘極之閘極、與一連接至接地的源極。FET T12具有一連接至該真字線WLn_T的汲極、一連接至FET T13的閘極之閘極、與一連接至接地的源極。FET T13具有一連接至該
補數字線WLn_C的汲極、一連接至FET T12的閘極之閘極、與一連接至接地的源極。
請即重新參考圖1，電壓讀取數位調整控制電路105具有某些輸入，其包含該參考電壓VREF、該數位調整控制(DAC)輸入<3：0>、與該margin_1/0信號，並且輸出該補數電壓讀取信號VREAD_C與該真電壓讀取信號VREAD_T。此外，來源解碼器110具有某些輸入，其包含該補數電壓讀取信號VREAD_C、該真電壓讀取信號VREAD_T、該編程電壓VPP以及該讀取/寫入信號READ/WRITE，並且輸出該補數來源信號VSRC_C、與該真來源信號VSRC_T。字解碼器115連接至FET T2、T3、T8和T9的閘極。字解碼器120連接至FETT4、T5、T10和T11的閘極。字解碼器125連接至FET T6、T7、T12和T13的閘極。記憶體單元130包含T0與T1的該雙單元FET配對。每個記憶體單元135、140也包含一雙單元FET配對。此外，多工器145、150和155透過該真位元線BLT和該補數位元線BLC，連接在其個別感測放大器160、165和170與其對應記憶體單元(例如記憶體單元130)之間。
操作上，利用未選擇的字解碼器透過下拉FET T8、T9、T10、T11、T12和T13來將未選擇的字線維持至接地。FET T8、T9、T10、T11、T12和T13的每一者為包含下拉閘極信號的NFET裝置。因此，在圖1中，當其對應PFET下拉裝置(例如)T2、T3、T4、T5、T6、T7)未選擇時，該等NFET下拉裝置T8、T9、T10、T11、T12和T13都已啟動。
此外，在圖1中，提供該具有餘裕調整100的MTPM陣列，其中每一記憶體單元(例如記憶體單元130)包含一對FET(例如FET T0和T1)，其連接至該真和補數位元線(例如真位元線BLT和補數位元線BLC)以及連接至電流感測放大器(例如感測放大器160、165和170)。該等字線(例如真字線WL0_T至WLn_T與補數字線WL0_C至WLn_C)都由字解碼器所控制(例如字解碼器115、120、125)。當已選擇字解碼器115、120、125之
一者，則該選取的字解碼器將一電壓位準從該等來源信號(例如該補數來源信號VSRC_C和該真來源信號VSRC_T)傳遞至該選取的字線配對(例如對應至該選取字解碼器的真字線WL0_T至WLn_T與補數字線WL0_C至WLn_C之一者)。
請即重新參考圖1，一選擇器(例如來源解碼器110)隨著一讀取/寫入輸入(例如該讀取/寫入信號READ/WRITE)來驅動該等來源信號(例如該補數來源信號VSRC_C和該真來源信號VSRC_T)，以選擇該編程電壓VPP或一VREAD電壓位準(例如該補數電壓讀取信號VREAD_C和該真電壓讀取信號VREAD_T)。該VREAD電壓位準由電壓讀取數位調整控制電路105提供，其產生該補數電壓讀取信號VREAD_C及該真電壓讀取信號VREAD_T電壓位準，適合針對由感測放大器160、165和170所感測差動電流將該等雙單元FET(例如FET T0和T1)偏壓在一區域內。在具體實施例中，用於該補數電壓讀取信號VREAD_C和該真電壓讀取信號VREAD_T的一典型VREAD電壓可等於一典型單元FET加上100-200毫伏(mV)的該臨界電壓(Vt)。
在本發明的具體實施例中，在一讀取操作期間，該真電壓信號VREAD_T具有從該補數VREAD_C偏移的一預定電壓。VREAD_T與VREAD_C之間的該預定電壓偏移是隨著DAC輸入<3：0>來設定。電壓讀取數位調整控制電路105進一步包含一類比多工器，其將在該確認操作期間在該真電壓讀取信號VREAD_T和該補數電壓讀取信號VREAD_C上傳遞電壓信號VREADH和VREADL。在本發明的編程操作中，一升壓位準(例如，編程電壓VPP)可傳遞到該等真字線WL0_T至WLn_T和該等補數字線WL0_C至WLn_C之一者上，或可藉由該寫入資料的極性進行解碼以只選擇該等兩真與補數字線WL0_T至WLn_T、WL0_C至WLn_C之一者。相較之下，在習知讀取操作中，該真電壓讀取信號VREAD_T等於該補數電壓讀取信號VREAD_C。因此，在習知讀取操作中並無電壓偏移(offset)。
圖2顯示根據本發明態樣之具有該餘裕調整的該MTPM陣列之一寫入操作。在圖2中，寫入操作200包含一程式操作210與一雙重確認程序220、230。在圖2中，在寫入操作200上，x軸是以奈秒為單位的時間，y軸是以伏特為單位的電壓。此外，在圖2中，寫入操作220中的寫入次數標示為#1(即第一寫入操作)、#2(即第二寫入操作)、...、#N(即第N寫入操作)。
在程式操作210中，一寫入脈衝電壓(即VPP是大約2伏特)施加於具餘裕調整100的該MTPM陣列之雙單元的閘極。此外，在程式操作210中，該位元線是接地且一來源線VSL的電壓可低於該VPP電壓，例如1.5伏特。此外，如圖2所示，該字線WL寬為該VPP寫入脈衝的持續時間。圖2中的該持續時間與電壓可用每晶片都可設定的eFUSE或測試器選項來控制。此外，寫入操作經編程成始終在該寫入規範之內完成。
在圖2中，雙重確認程序220、230包含一讀取(verifyA)測試220與一讀取(verifyB)測試230。在讀取(verifyA)測試220中，一真字線(例如WLt)電壓設定成一補數字線(例如WLc)+餘裕。在一特定範例中，WLt=WLc+20mV(即WLt>WLc)。在讀取(verifyA)測試220中，檢查該單元，以確認該單元是否可通過一餘裕讀取(即覆寫保護)。在讀取(verifyA)測試220中，以一具有該來源線電壓(VSL)為0V且該字線大約是500mV的感測放大器(圖1內的160、165和170)來感測該位元線。此外，在讀取(verifyA)測試220中，在後續寫入操作上將對通過的單元進行光罩處理，以保護其避免發生一時間相依介電崩潰(TDDB)故障。
在圖2的讀取(verifyB)測試230中，一補數字線(例如WLc)電壓設定成一真字線(例如WLt)+餘裕。在一特定範例中，WLc=WLt+20mV(即WLc>WLt)。在讀取(verifyB)測試230中，檢查該單元，以確認該單元是否已通過一餘裕讀取(即覆寫保護)。在讀取(verifyB)測試230中，以隨著該來源線電壓(VSL)0V與該字線大約是500mV浮動的一感測放大器
來感測該位元線。此外，在讀取(verifyB)測試230中，在後續寫入操作中將通過的單元進行光罩處理，以保護其避免發生該TDDB故障。
在圖2中，在寫入操作200的該第一寫入操作(即標示#1)之後，後續程式操作將遮罩通過先前讀取(例如，讀取(verifyA)測試220與讀取(verifyB)測試230)的位元。在讀取(verifyA)測試220中，WLt>WLc。在讀取(verifyB)測試230中，WLc>WLt。
在本發明的一功能(例如，用戶端)讀取操作中，一分離式字線陣列在一編程讀取餘裕測試期間的不同電位上(例如WL_T≠WL_C)與編程之後一正常讀取操作的相同電位上(例如WL_T=WL_C)，具有該真與補數字線。在一編程操作期間，該真字線與補數字線都在相同升壓電位上。此外，在本發明的具體實施例中，該MTPM分離式字線陣列可具有300mV的陣列臨界電壓(VT)，且在20mV餘裕測試中，針對一字線(例如WL_T)使用400mV的讀取餘裕字線電壓，而針對其他字線(例如WL_C)則使用420mV。在一位址已經編程之後的一正常讀取操作期間，將有兩字線(例如WL_T和WL_C)一起短路在相同電位上。
圖3顯示根據本發明態樣之具有該餘裕調整的MTPM陣列之一流程。在圖3中，流程圖300顯示根據本發明具體實施例的編程方法。在圖3中，該方法從步驟305開始。在步驟310，一些寫入設定為「N」。在步驟315，執行一程式操作來定址<W>用於資料D<M：0>，其中一BUSY信號設定為1。此外，在步驟315，該程式操作將設定該真字線WLtrue(例如WLt)=該補數字線WLcomplement(例如WLc)=大約2V。在步驟320，執行一確認A操作來定址<W>，以確認在步驟315的該程式操作。此外，在步驟320，該確認A操作將設定該WLtrue(例如WLt)>WLcomplement(例如WLc)。
在步驟325，執行該確認B操作來定址<W>，以進一步確認在步驟315的程式操作。此外，在步驟325，該確認B操作將設定該WLtrue
(例如WLt)<WLcomplement(例如WLc)。在步驟330，遞減「N」。在步驟335上，決定是否仍舊有要執行的寫入操作(即若「N」=0)。若「N」=0(即步驟335為「是」)，則在步驟350，完成編程且該BUSY信號降低(即BUSY信號設定為0)。在步驟355，該程序結束。
請即重新參考圖3，若「N」≠0(即步驟335為否)，則在步驟340，執行一位元遮罩檢查。在步驟340，以每位元的一通過遮罩標準，執行確認A和確認B操作。此外，在步驟340，用資料輸入位元D<i>來檢查資料輸出位元DOUT<i>，以確認是否DOUT<i>==D<i>。若該位元遮罩檢查不成功(即DOUT<i>≠D<i>並且因此步驟340為「否」)，則該程序回到步驟315來執行另一程式操作。若該位元遮罩檢查成功(即DOUT<i>=D<i>並且因此步驟340為「是」)，則該程序前往步驟345。在步驟345，針對通過該遮罩標準的位元執行遮罩編程。然後，該程序回到步驟315來執行另一編程操作。
以使用許多不同工具以許多方式可製造具有本發明分離式字線的多次性可程式化記憶體(MTPM)陣列的餘裕測試之電路及方法。一般來說，該等方法與工具用來形成尺寸為毫米與奈米等級的結構。已經從積體電路(IC)技術中，採用用來製造電路之方法論(即技術))與針對用於具有本發明的分離式字線的多次性可程式化記憶體(OTPM)陣列的餘裕測試之方法。例如：這些結構建立在晶圓上，並且透過在晶圓頂部上以光微影蝕刻處理所圖案化的材料薄膜來實現。尤其是，針對具有分離式字線的多次性可程式化記憶體(OTPM)陣列的餘裕測試之電路及方法之製造使用三種基本建構組塊：(i)將材料薄膜沈積在一基材上；(ii)利用光微影蝕刻成像將一製圖光罩應用於該等薄膜頂端上；及(iii)依照該光罩的選擇來蝕刻該等薄膜。
上述該(等)方法用於積體電路晶片製造。形成的積體電路晶片可由製造廠以原始晶圓形式(也就是一具有多個未封裝晶片的單晶圓)、當
成裸晶粒或以經過封裝形式來分銷。在後者案例中，晶片固定在單晶片封裝內(像是一塑膠載體，其導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一具有表面互連或掩埋式互連之一或兩者的陶瓷載體)。在任何案例中，晶片然後與其他晶片、離散電路元件、及/或其他信號處理裝置整合成為(a)中間產品(像是主機板)或(b)末端產品的一部分。末端產品可為包含積體電路晶片的任何產品，範圍從玩具與其他低端應用到具有顯示器、鍵盤、或其他輸入裝置、與中央處理器的進階電腦產品。
許多本發明具體實施例的描述已經為了說明而呈現，但非要將本發明受限在所公布形式中。在不脫離所描述具體實施例之範疇與精神的前提下，所屬技術領域中具有通常知識者將瞭解許多修正例以及變化例。本文內使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用或技術改進，或可讓所屬技術領域中具有通常知識者能理解本文所揭示的具體實施例。
Claims (20)
- 一種包含一雙單元記憶體的結構，其包含一第一裝置與一第二裝置，且其儲存對應至由一第一字線控制的該第一裝置與由一第二字線控制的該第二裝置間之一臨界電壓差異的資料。
- 如申請專利範圍第1項之結構，其中該第一裝置與該第二裝置為該雙單元記憶體的場效電晶體(FET)，並且該結構為一多次性可程式化記憶體(MTPM)陣列。
- 如申請專利範圍第2項之結構，其中該第一裝置和該第二裝置為NFET。
- 如申請專利範圍第2項之結構，其中該第一裝置和該第二裝置為PFET。
- 如申請專利範圍第1項之結構，其中在一信號餘裕測試操作期間，以不同於該第二字線的電壓電位來啟動該第一字線。
- 如申請專利範圍第5項之結構，其中在該信號餘裕測試操作的一真資料類型測試期間，該第一字線具有比該第二字線高的電壓電位。
- 如申請專利範圍第5項之結構，其中在該信號餘裕測試操作的一補數資料類型測試期間，該第一字線具有比該第二字線低的電壓電位。
- 如申請專利範圍第1項之結構，其中在一非信號餘裕測試操作期間，以相同於該第二字線的電壓電位來啟動該第一字線。
- 如申請專利範圍第8項之結構，其中該相同電壓電位在該非信號餘裕測試讀取操作期間為該雙單元記憶體的臨界電壓加上大約50-200mV。
- 一種包含一多次性可程式化記憶體(MTPM)陣列的結構，其包含配置在複數個列與行內的複數個雙單元儲存單元，使得該等複數個雙單元儲存單元之每一者包含一第一NFET裝置與一第二NFET裝置，並儲存對應至由一第一字線所控制該第一裝置與由一第二字線所控制一第二裝置之間一臨界電壓差的資料。
- 如申請專利範圍第10項之結構，其中在一信號餘裕測試操作期間，以不同於該第二字線的電壓電位來啟動該第一字線。
- 如申請專利範圍第11項之結構，其中在該信號餘裕測試操作的一真資料類型測試期間，該第一字線具有比該第二字線高的電壓電位。
- 如申請專利範圍第11項之結構，其中在該信號餘裕測試操作的一補數資料類型測試期間，該第一字線具有比該第二字線低的電壓電位。
- 如申請專利範圍第10項之結構，其中在一非信號餘裕測試操作期間，以相同於該第二字線的電壓電位來啟動該第一字線。
- 如申請專利範圍第14項之結構，其中該相同電壓電位在該非信號餘裕測試讀取操作期間為該雙單元記憶體的臨界電壓加上大約50-200mV。
- 一種方法，包含：使用一寫入脈衝來編程一雙單元記憶體；利用將一真字線設定成具有比一補數字線高的電壓來確認該已編程的雙單元記憶體；以及利用將該真字線設定成具有比該補數字線低的電壓來確認該已編程的雙單元記憶體。
- 如申請專利範圍第16項之方法，進一步包含在後續編程操作上將已經通過確認的該雙單元記憶體之單元進行光罩處理，以保護其避免發生一時間相依介電崩潰(TDDB)故障。
- 如申請專利範圍第16項之方法，其中該雙單元記憶體包含一第一NFET裝置與一第二NFET裝置，且該第一NFET裝置由一第一字線控制且該第二NFET裝置由一第二字線控制。
- 如申請專利範圍第16項之方法，其中利用改變該雙單元記憶體的一第一NFET裝置之臨界電壓來編程一第一資料類型，並且利用改變該雙單元記憶體的一第二NFET裝置之臨界電壓來編程一第二資料類型，並且在一信號餘裕測試期間，一第一字線在相對於一第二字線的不同電壓電位上。
- 如申請專利範圍第16項之結構，其中該雙單元記憶體包含一第一PFET裝置與一第二PFET裝置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/730,078 | 2017-10-11 | ||
| US15/730,078 US10395752B2 (en) | 2017-10-11 | 2017-10-11 | Margin test for multiple-time programmable memory (MTPM) with split wordlines |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI637390B true TWI637390B (zh) | 2018-10-01 |
| TW201916049A TW201916049A (zh) | 2019-04-16 |
Family
ID=64797473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107101070A TWI637390B (zh) | 2017-10-11 | 2018-01-11 | 針對具有分離式字線的多次性可程式化記憶體的餘裕測試 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10395752B2 (zh) |
| CN (1) | CN109658976A (zh) |
| DE (1) | DE102018200972B4 (zh) |
| TW (1) | TWI637390B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10395752B2 (en) | 2019-08-27 |
| TW201916049A (zh) | 2019-04-16 |
| DE102018200972B4 (de) | 2023-08-03 |
| CN109658976A (zh) | 2019-04-19 |
| US20190108894A1 (en) | 2019-04-11 |
| DE102018200972A1 (de) | 2019-04-11 |
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