TWI688961B - 針對具有共模電流源的一次性可程式化記憶體陣列的餘裕測試的結構與方法 - Google Patents

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Abstract

本發明係有關一種包括調整一電流餘裕、及將該已調整電流餘裕提供給至少一個一次性可程式化記憶體(OTPM)單元的電流鏡控制節點之結構。

Description

針對具有共模電流源的一次性可程式化記憶體陣列的餘裕測試的結構與方法
本發明係關於餘裕測試，尤其係關於用於針對具有共模電流源的一次性可程式化記憶體(OPTM)陣列的餘裕測試之電路及方法。
一次性可程式化記憶體(OTPM，one-time programmable memory)透過編程操作進行編程，然後進行驗證測試。編程後利用執行一讀取餘裕(read-margin)測試，以決定已編程資料狀態的穩健性。該餘裕測試用來預測用來補償感測雜訊、洩漏以及其他信號貶抑因素(Detractor)的讀取信號超出量。在該餘裕測試中，必須克服一預定的感測不平衡來正確讀取資料。若該資料未通過該餘裕測試，則執行額外編程操作。
OTPM資料單元的陣列已透過真(True)和補數(Complement)位元線配對連接至差動電流感測放大器。儲存的資料由感測放大器感測，其將該差動單元電流分解成邏輯「1」或邏輯「0」資料。此外，一OTPM資料單元可由一對場效電晶體(FET，field effect transistor)構成，其中由臨界電壓高於或低於其他的該等FET之編程一者來儲存「1」和「0」資料狀態，導致該FET配對內的電流具有正或負差異。如此，建立一差動資料電流，其可由一電流感應感測放大器感測。然而，一OTPM內的多次編程可能導致FET陣列受損。
在本發明的態樣中，一結構包括一電流鏡控制節點，其調整一電流餘裕、並將該已調整電流餘裕提供給至少一個一次性可程式化記憶體(OTPM)單元。
在本發明的另一態樣中，一結構包括在一次性可程式化記憶體(OTPM)單元內的一雙單元NFET記憶體，其根據一電流餘裕以編程至少一寫入操作；及一電流感測放大器，其調整該電流餘裕，並根據一電流鏡控制節點將該已調整電流餘裕提供給該雙單元記憶體。
在本發明的另一態樣中，一方法包括根據複數個輸入餘裕信號調整一電流鏡控制節點內的一電流餘裕，通過一真位元線(BLT，true bit line)和一補數位元線(BLC，complement bit line)提供該已調整電流餘裕至一雙單元記憶體、感測該雙單元記憶體的一電流差動；及根據該雙單元記憶體的被感測電流差動來閂鎖(Latch)一差動電壓。
100‧‧‧電流感測放大器
200‧‧‧OTPM陣列
300‧‧‧餘裕調整電路
400‧‧‧圖式
410‧‧‧第一曲線
420‧‧‧第二曲線
430‧‧‧第三曲線
利用本發明示範具體實施例的非限制範例是連同參考許多附圖的詳細說明來描述本發明。
圖1顯示根據本發明態樣之一含有餘裕調整的電流感測放大器。
圖2顯示根據本發明態樣的一餘裕調整電路。
圖3顯示根據本發明態樣之含有該餘裕調整的電流感測放大器之圖式。
本發明係關於餘裕測試，尤其係關於用於針對具有共模電流 源的一次性可程式化記憶體(OPTM)陣列的餘裕測試之電路及方法。在更特殊具體實施例中，本發明為一追蹤OTPM單元的共模電流位準之改良式餘裕測試。
在非揮發性單元內，一臨界電壓(Vt)位移取決於一對場效電晶體(FET)的該氧化物內所捕捉到的電荷。編程該等FET會增加該臨界電壓(Vt)，從而提高損壞該氧化物(即FET的閘極與該源極短路)的可能性。當發生故障時，根據該偏壓情況，該閘極與該FET內的源極或汲極短路。此外，一次性可編程記憶體(OTPM)陣列使用一雙單元(twin-cell)與一對FET來編程該OTPM陣列。該OTPM的雙單元為一對薄氧化物高臨界電壓(HVT)NFET基裝置。
此外，該OTPM的該雙單元包括一真NFET電晶體與一補數NFET電晶體。該真NFET電晶體與該補數NFET電晶體的每個閘極都連接至一字線WL。該真NFET電晶體的源極連接至該補數NFET電晶體的源極，且該真NFET電晶體和補數NFET電晶體的源極都連接至一源極線SL。該真NFET電晶體的汲極連接至一真位元線(BLT)，且該補數NFET電晶體的汲極連接至一補數位元線(BLC)。
在該OTPM陣列的雙單元內，使用該字線WL與一升高的源極線SL(即一升高的源極線(ESL，elevated source line))來執行編程。此外，該等位元線之一者(即BLT或BLC)維持接地(ground)，而其他位元線則浮接(floated)。在編程期間，電荷捕捉將在該雙單元內的該等NFET(即該真NFET電晶體或該補數NFET電晶體)之一者上將該臨界電壓(Vt)往上位移，而削弱該電晶體。一感測放大器比較該BLT與該BLC之間的一差動電流。
圖1顯示根據本發明態樣之一含有餘裕調整的電流感測放大器。在圖1，電流感測放大器100包括FET T101-T106、一閂鎖、一真位元線(BLT)、一補數位元線(BLC)、與一電流鏡源電壓VCMN。FET T101-T104為PFET裝置，且T105和T106為NFET裝置。電流感測放大器100執行 電流感應，在此該差動位元線電流轉換成一電壓，並閂鎖為一數位「1」或數位「0」。在具體實施例中，一被選取單元(例如OTPM單元0至OTPM單元N之一單元)的一BLT端可具有一FET，其臨界電壓較高於一BLC端的該對應FET的臨界電壓。
在本發明實施例中，在餘裕測試期間，可選取的PFET電流源與現有位元線電流源FET T101和FET T102並聯。因此，這些餘裕電流源FET T101和FET T102的驅動位準不受恆定帶隙(invariant bandgap)VCMN電流基準的控制，而是由鏡射至OTPM陣列200中各個感測放大器的一位元線電流所控制。每一感測放大器100具有一節點MID(即電流鏡控制節點MID)，其會自我調整來提供所選取單元裝置所需的電流。例如：當已選取的OTPM陣列200之一單元具有低臨界電壓(即低Vt)，則電流鏡控制節點MID將下降以提供所需的共模電流。在具有高臨界電壓(即高Vt)的一單元配對內，電流鏡控制節點MID將上升以降低一PFET驅動，以滿足該單元的較低共模電流。因此，電流鏡控制節點MID可提供一電流鏡控制電壓，其跟隨OTPM陣列200的一選取OTPM單元之一共模電流(CMC，common-mode current)。尤其是，該節點MID可用來控制跟隨一非揮發性陣列單元的Vt電壓之一餘裕測試。
在圖1，電流感測放大器100包括一FET T101，該FET其具有一連接電壓源VDD的源極、一連接真位元線(BLT)的汲極、與一連接至節點MID的閘極。FET T103具有一連接所述真位元線(BLT)的源極、與連接節點MID的一閘極和一汲極。FET T102具有一連接電源供應器VDD的源極、一連接補數位元線(BLC)的汲極、與一連接節點MID的閘極。FET T104具有一連接補數位元線(BLC)的源極、一連接節點OUT_ANALOG的汲極、與一連接節點MID的閘極。此外，在圖1，FET T105具有一連接節點MID的汲極、一連接節點VCMN的閘極、與一連接接地的源極。FET T106具有一連接節點OUT_ANALOG的汲極、一連接節點VCMN的閘極、與一 連接接地的源極。一閂鎖(LATCH)電路具有輸入節點A和節點B，其分別耦接節點MID與節點OUT_ANALOG。節點VCMN為一來自於一晶片上帶隙電路的恆定電流源閘電壓。
在圖1，OTPM陣列200包括一雙單元陣列，其包括FET T107的一閘極與FET T108的一閘極都連接至一字線WL0。該雙單元記憶體(例如T107和T108)使用複數個寫入操作來編程。此外，OTPM陣列200可為一非揮發性記憶體，其包括沿著該真位元線(BLT)和該補數位元線(BLC)的OTPM單元群組，其中每一者包含一對場效電晶體(FET)裝置(例如T107和T108、T109和T110)。
在具體實施例中，FET T107的一源極是連接至FET T108的該源極與接地。FET T107的該汲極是連接至該真位元線(BLT)，且FET T108的該汲極是連接至該補數位元線(BLC)。在OTPM陣列200，另一雙單元陣列包括FET T109的一閘極和FET T110的一閘極都連接至一字線WLn。FET T109的一源極是連接至FET T110的該源極與接地。FET T109的該汲極是連接至該真位元線(BLT)，且FET T110的該汲極是連接至該補數位元線(BLC)。
請即重新參考圖1，該FET裝置(例如T107和T108、T109和T110)具有因為編程而彼此不同的臨界電壓(Vt)差異，例如：一第一電晶體(例如T107或T109)的一臨界電壓與一第二電晶體(例如T108或T110)的一臨界電壓不同。另外，電晶體T107-T110可為NFET裝置。在具體實施例中，該等FET(例如T107和T108)從臨界電壓(即Vt)、γ(gamma)與物理尺寸的正常變化來改變強度。在較佳匹配的FET配對中，在其未編程的固有狀態下該等電流應該一致。該未編程的單元電流位準定義在真位元線(blt)內與補數位元線(blc)內流動的該共模電流(CMC，common-mode-current)。當固有(intrinsic)未編程臨界電壓(即Vt)跨越一記憶體陣列(例如OTPM陣列200)大約+/- 30mV而變化時，該共模單元電流變化很大。FET強度的變化 會降低餘裕測試的精準度，並且導致該餘裕測試對某些單元測試不足與其他單元過度測試。
在進一步具體實施例中，OTPM陣列200可包括內含OTPM單元0至OTPM單元N的OTPM單元群組，其中N為代表OTPM陣列200中最後OTPM單元(即OTPM單元0、OTPM單元1、...、OTPM單元N)的整數。每一OTPM單元耦接至一字線(例如字線WL0至字線WLn之一者)。在具體實施例中，複數個記憶體單元(例如OTPM單元0至OTPM單元n)是以不同電晶體配對(例如T107和T108或T109和T110)配置，並且共用一字線(例如字線WL0至字線WLn)。
操作上，由輸入VCMN控制的一小偏壓電流可通過NFET T105和T106，施加至電流感測放大器100的該真端(即具有該真位元線(BLT)的一端)與電流感測放大器100的該補數端(即具有該補數位元線(BLC)的一端)。然後，導入(conduction)一被選定OTPM單元配對導致節點MID下降，並且將來自FET T101的電流鏡流至FET T102。當從該等OTPM單元內的一編程臨界電壓差不等於進入該真位元線(BLT)和該補數位元線(BLC)的電流時，在節點A與B之間的電流感測放大器100信號上發展出較大電壓差。然後，該較大電壓差(即電壓A與電壓B之間的差異)是被一互補金屬氧化物半導體(CMOS，complementary metal-oxide-semiconductor)閂鎖，並轉換成全電壓邏輯位準「1」或「0」。在具體實施例中，一電流感測放大器100連接至一OTPM陣列200。尤其是，OTPM陣列200利用位元線BLT和BLC連接至電流感測放大器100。電流感測放大器100感測一電流差異，並根據該電流差動來閂鎖一差動電壓。
在正常讀取操作上，一字線(WL)已啟動，並且允許差動電流從場效電晶體(FET)T101和T102流入一被選定的OTPM單元。例如：一WL0可啟動並且差動電流從FET T101和T102流入OTPM單元0(即包括FET T107和T108的OTPM單元0)。該差動電流已在圖1的節點「A」 和「B」上轉換成一差動電壓信號，然後被閂鎖。
圖2顯示根據本發明態樣的一餘裕調整電路。在圖2，餘裕調整電路300包括FET T12-T22、一真寫入全域資料線(WGDLT，write global data line true)、一補數寫入全域資料線(WGDLC，write global data line complement)、一真位元線(BLT，true bit line)、一補數位元線(BLC，complement bit line)、感測放大器餘裕SA_MARG<2：0>(包括SA_MARG<2>、SA_MARG<1>和SA_MARG<0>)、一連接至電流鏡控制節點MID(來自圖1)的信號、一第一反向器INV1、一第二反向器INV2、與信號WRITE1N、WRITE0N。在餘裕調整電路300中，電流源群組是由FET T12-T15形成，並且由連接至電流鏡控制節點MID(來自圖1)的信號所控制。
在圖2，一偏移電流的振幅是由響應SA_MARG<2>、SA_MARG<1>和SA_MARG<0>的FET T16、T17和T18(即切換裝置)所選擇。在圖2，FET T12-T22為所有PFET裝置。在餘裕調整電路300，FET T12具有一連接至電源供應器VDD的源極、一連接至連接電流鏡控制節點MID的信號之閘極、與一連接FET T16的該源極之汲極。FET T13具有一連接電源供應器VDD的源極、一連接至連接電流鏡控制節點MID的信號之閘極、與一連接FET T17的源極之汲極。FET T14具有一連接電源供應器VDD的源極、一連接至連接電流鏡控制節點MID的該信號之閘極、與一連接FET T18的該源極之汲極。FET T15具有一連接電源供應器VDD的源極、一連接至連接電流鏡控制節點MID的該信號之閘極、與一連接FET T19的源極之汲極。
請即重新參考圖2，FET T16具有一已連至FET T12的該汲極之一源極、一連接SA_MARG<0>的閘極、與一連接電晶體T21的該源極之汲極。FET T17具有一連接FET T13的該汲極之源極、一連接SA_MARG<1>的閘極、與一連接電晶體T21的該源極之汲極。FET T18具有一連接FET T14的該汲極之源極、一連接SA_MARG<1>的閘極、與一連 接電晶體T22的該源極之汲極。
在圖2，FET T19具有一連接FET T15的該汲極之源極、一連接SA_MARG<0>的閘極、與一連接FET T20的該源極之汲極。FET T20具有一連接FET T19的該汲極之源極、一連接SA_MARG<1>的閘極、與一連接至FET T18的該源極之汲極。FET T21具有一連接FET T16的該汲極之源極、一連接信號WRITE0N的閘極、與一連接BLT的汲極。FET T22具有一連接FET T18的該汲極之源極、一連接信號WRITE1N的閘極、與一連接BLC的汲極。此外，在反向器INV1，該真寫入全域資料線(WGDLT)係經反向(inverted)來產生信號WRITE1N。在反向器INV2，該補數寫入全域資料線(WGDLC)係經反向來產生信號WRITE0N。
一電流鏡控制節點MID(也顯示於圖1)連接至FET T12、T13、T14和T15，以控制/調整跟隨一選定單元的共模電流(CMC)(即圖1中OTPM陣列200的該選定單元)的一餘裕電流。FET T16、T17和T18為切換裝置，用以閘控進入連接真位元線(BLT)或補數位元線(BLC)的節點之該等二進位加權FET電流源，其係藉由往不利於將該資料寫入該選定單元的一方向來偏斜或傾斜該感測放大器跳點(trip point)以影響一餘裕測試。
在圖2，一偏移電流的幅度是由響應SA_MARG<2>、SA_MARG<1>和SA_MARG<0>的電晶體T16、T17和T18(即電流控制切換器)選擇。此外，從0至7的二進位設定稱為DAC設定DAC0至DAC7。在範例中，藉由依序選擇DAC輸入，一信號偏移可用10mV增量至最高70mV來啟用。換言之，DAC0為0mV(即讓該電流感測放大器平衡無偏向)、DAC1為10mV、DAC2為20mV、DAC3為30mV、DAC4為40mV、DAC5為50mV、DAC6為60mV、且DAC7為70mV。
操作上，利用將資料輸入真寫入全域資料線(WGDLT)或補數寫入全域資料線(WGDLC)，將該餘裕電流轉向至BLT或BLC。例如，當將「1」的資料值寫入一OTPM單元時，預期該連接BLT的節點會比該連 接BLC的節點消耗較少電流。此外，預期該連接BLT的節點將具有高於該連接BLC的節點之電壓。在此情況下，資料輸入WGDLT設定為高，將WRITE1N驅動至一低狀態以啟用(即開啟)FET T22。餘裕電流流入BLC並使電壓上升，這降低一「1」信號位準。若該感測放大器具有足夠單元信號來用該餘裕測試正確設定偏移連接BLC的該節點，則該選定單元對由利用所選擇的FET T16、T17和T18切換裝置設定的該位準具有餘裕。
在具體實施例中，超出來自FET T12、T13和T14的二進位加權電流簡單相加之附加餘裕電流可藉由一額外電流源T15來相加。例如：當選定所有三個餘裕位元SA_MARGIN<3：0>時，則啟用額外電流。在此配置中，該餘裕量將以該最低有效位元(LSB)為增量增加，然後跳至所有二進位加權元源加上來自FET T15的該額外電流之總和。因此，在低端上賦予具有一細粒度的可調整餘裕測試，並且最大測試較大於所有二進位增量的總和。此最大餘裕測試可在編程之前用來測試該OTPM陣列內的總體不平衡，以確保該OTPM陣列的已測試單元可為一正常編程餘裕。
一已知的餘裕測試可偏移一感測跳點來支持相反的資料狀態。例如：要對10mV使用「1」值進行資料餘裕測試，則應將跳點移動10mV來支持(favor)「0」值。一平衡的跳點應具有0mV偏移。在已知系統，在一組態內一感測放大器跳點可從大約15mV變動至30mV，而在另一組態可從15mV變動至55mV。此已知系統變化導致該餘裕測試的不確定性，並且可能導致測試不足和過度編程，造成氧化物擊穿失敗。圖3顯示根據本發明態樣之使用該餘裕調整的電流感測放大器之圖式。在圖3，圖式400包括一第一曲線410、一第二曲線420和一第三曲線430，分別對應至最小、中、與高字線電壓位準。在這些曲線410、420和430當中，x軸對應至FET臨界電壓(Vt)的單元信號差異，單位毫伏(mV)。此外，在y軸上，在跨「0」的波形之處為該感測放大器跳點的信號位準。
曲線410對應於使用20mV進行信號餘裕測試的最小字線 電壓位準(即WLDAC3)。曲線410具有不同處理上的複數個寫入波形、電壓變化、與溫度設定。在曲線410，跨「0」的波形之處(即該感測放大器跳點)的信號位準在大約19mV-22mV之間變化。這是對於具有類似組態在大約17mV-35mV之間變化(即此變化導致該餘裕測試的不確定性，並且可導致測試不足以及過度編程而造成氧化物擊穿失敗)的已知餘裕測試之改良。
曲線420對應至中字線電壓位準(即WLDAC4)。曲線420也具有不同處理上的複數個寫入波形、電壓變化、與溫度設定。在曲線420，跨「0」的波形之處(即該感測放大器跳點)的信號位準在大約20mV-23mV之間變化。這是對於具有類似組態在大約17mV-35mV之間變化(即此變化導致該餘裕測試的不確定性，並且可導致測試不足與過度編程而造成氧化物擊穿失敗)的已知餘裕測試之改良。
曲線430對應至高字線電壓位準(即WLDAC5)。曲線430也具有不同處理上的複數個寫入波形、電壓變化、與溫度設定。在曲線430內，跨「0」的波形之處(即該感測放大器跳點)的信號位準在大約21mV-24mV之間變化。這是對於具有類似組態在大約17mV-35mV之間變化(即此變化導致該餘裕測試的不確定性，並且可導致測試不足與過度編程而造成氧化物擊穿失敗)的已知餘裕測試之改良。如此，如圖式400所示，相較於已知的餘裕測試，降低本發明中餘裕測試內的不確定性與氧化物擊穿失敗。
使用許多不同工具以許多方式都可製造本發明針對具有共模電流源的一次性可程式化記憶體陣列的餘裕測試之電路及方法。一般來說，該等方法與工具用來形成尺寸為毫米與奈米等級的結構。已經從積體電路(IC)技術當中，改良用來製造針對具有共模電流源的一次性可程式化記憶體陣列的餘裕測試之電路與方法之該方法學，即技術。例如：這些結構建立在晶圓上，並且通過在晶圓頂部上以光微影蝕刻處理來製作圖案的材料膜來實現。尤其是，針對具有共模電流源的一次性可程式化記憶體陣列的餘裕測試之電路及方法之製造使用三種基本建構區塊：(i)將材料薄膜沈 積在一基材上，(ii)利用光微影蝕刻成像將一製圖光罩應用於該等薄膜頂端上，以及(iii)依照該光罩的選擇來蝕刻該等薄膜。
上述該(等)方法用於積體電路晶片製造。結果積體電路晶片可由製造廠以原始晶圓形式(也就是具有多個未封裝晶片的單一晶圓)、當成裸晶粒或已封裝形式來散佈。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面互連或內嵌互連的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件以及/或其他信號處理裝置整合成為(a)中間產品，像是主機板，或(b)末端產品。末端產品可為包括積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其它輸入裝置以及中央處理器的進階電腦產品。
許多本發明具體實施例的描述已經為了說明而呈現，但非要將本發明受限在所公布形式中。在不脫離所描述具體實施例之範疇與精神的前提下，所屬技術領域中具有通常知識者將瞭解許多修正例以及變化例。本說明書使用的術語係為了能最佳解釋具體實施例的原理、市場上所發現技術的實際應用或技術改進，或可讓所屬技術領域中具有通常知識者能理解本說明書揭示的具體實施例。
100‧‧‧電流感測放大器
200‧‧‧OTPM陣列

Claims (17)

  1. 一種記憶體結構，包括一電流鏡控制節點，該電流鏡控制節點調整電流餘裕、並將該已調整電流餘裕提供給至少一個一次性可程式化記憶體(OTPM)單元；及在該OTPM單元內的一雙單元記憶體，其根據該已調整電流餘裕，使用複數個寫入操作成為可編程化；其中該雙單元記憶體陣列包括一對具有不同臨界電壓的NFET裝置。
  2. 如申請專利範圍第1項之記憶體結構，其更包括：一電流感測放大器，其連接至該雙單元記憶體，並且感測該雙單元記憶體的一電流差動，並根據該電流差動來閂鎖一差動電壓。
  3. 如申請專利範圍第2項之記憶體結構，其中該電流感測放大器包括複數個PFET裝置，並且該等PFET裝置之每一者都具有共同連接所述電流鏡控制節點的一閘極。
  4. 如申請專利範圍第3項之記憶體結構，其中該等複數個PFET裝置調整該電流餘裕至該電流感測放大器的一真位元線(BLT)和一補數位元線(BLC)，以建立該差動電壓。
  5. 如申請專利範圍第2項之記憶體結構，其中該電流感測放大器包括儲存該差動電壓的一閂鎖。
  6. 如申請專利範圍第2項之記憶體結構，其中該電流感測放大器透過一真位元線(BLT)和一補數位元線(BLC)連接至該雙單元記憶體陣列。
  7. 如申請專利範圍第1項之記憶體結構，其更包括一餘裕調整電路，該餘裕調整電路包括複數個電晶體並且透過一真位元線(BLT)、一補數位元線(BLC)、與該電流鏡控制節點以連接至該電流感測放大器。
  8. 如申請專利範圍第7項之記憶體結構，其中該餘裕調整電路內的該等複數個電晶體為PFET裝置，其根據複數個感測放大器輸入餘裕信號來決定該電流餘裕的振幅。
  9. 一種記憶體結構，其包含：在一次性可程式化記憶體(OTPM)單元內的一雙單元NFET記憶體，其根據一電流餘裕來編程至少一寫入操作；一電流感測放大器，其根據一電流鏡控制節點來調整該電流餘裕，並將該已調整電流餘裕提供給該雙單元記憶體；及一餘裕調整電路，該餘裕調整電路包括複數個電晶體並且透過一真位元線(BLT)、一補數位元線(BLC)、與該電流鏡控制節點連接至該電流感測放大器；其中該餘裕調整電路內的該等複數個電晶體是PFET裝置。
  10. 如申請專利範圍第9項之記憶體結構，其中該電流鏡控制節點調整該電流餘裕，並將該已調整電流餘裕提供給該OTPM單元內的雙單元記憶體。
  11. 如申請專利範圍第9項之記憶體結構，其中該電流感測放大器包括複數個PFET裝置，並且該等PFET裝置之每一者具有共同連接所述電流鏡控制節點的一閘極。
  12. 如申請專利範圍第11項之記憶體結構，其中該等複數個PFET裝置調整該電流餘裕至該電流感測放大器的一真位元線(BLT)和一補數位元線(BLC)，以建立一差動電壓。
  13. 如申請專利範圍第12項之記憶體結構，其中該電流感測放大器進一步感測該雙單元記憶體的一電流差動，並根據該電流差動來閂鎖該差動電壓。
  14. 如申請專利範圍第9項之記憶體結構，其中該電流感測放大器透過一真位元線(BLT)和一補數位元線(BLC)連接至該雙單元記憶體陣列。
  15. 如申請專利範圍第9項之記憶體結構，其中該等複數個電晶體根據複數個感測放大器輸入餘裕信號，以決定該電流餘裕的幅度。
  16. 一種操作一記憶體結構的方法，包括：根據複數個輸入餘裕信號，以調整一電流鏡控制節點內的一電流餘裕；透過一真位元線(BLT)和一補數位元線(BLC)，將該已調整電流餘裕提供給一雙單元記憶體；感測該雙單元記憶體的一電流差動；及根據該雙單元記憶體的被感測電流差動來閂鎖一差動電壓；其中該雙單元記憶體陣列包括一對具有不同臨界電壓的NFET裝置。
  17. 如申請專利範圍第16項之方法，其中根據該等複數個輸入餘裕信號以 調整該電流鏡控制節點內的電流餘裕更包括：調整由一電流感測放大器內的該電流鏡控制節點所控制的一些選定並聯電流供應裝置來設定的該電流餘裕之一餘裕位準，該餘裕位準跟隨(track with)複數個OTPM單元的一臨界電壓(Vt)變化。
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