KR100359599B1 - 칩수율을추정하기위한장치및방법 - Google Patents

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텍사스 인스트루먼츠 인코포레이티드
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Abstract

본 발명은 대량의 데이타 저장 영역이 필요 없는 반도체 칩들의 수율을 추정하는 고속 장치 및 방법에 관한 것이다. 여러 반도체 칩들에 부착된 잡음 입자들은 입자 발생부(12)에서 발생되며, 잡음 입자들이 발생한 반도체 칩을 나타내는 식별 번호가 제공된다. 모든 잡음 입자들은 회로 저장부(15) 내에 저장된 하나의 마스크 상의 구동부(13)에서 구동된다. 구동된 잡음 입자들 근처에 있는 마스크 패턴이 검사되며, 잡음 입자가 결함을 유발시키지의 여부가 결함 검출부(16)에서 검사된다 결함이 있는 반도체 칩들은 각각의 잡음 입자의 반도체 칩 식별 번호를 기초로 하여 반도체 칩 결함 검출부(17)에서 검출된다. 그 후, 계산부(18)은 반도체 칩들의 총 수 및 결할 없는 반도체 칩들의 수로부터 칩 수율을 산출한다.

Description

칩 수율을 추정하기 위한 장치 및 방법
본 발명은 반도체 제조 공정 중 수율을 추정하기 위한 장치 및 방법에 관한 것이다.
반도체 칩(이하, "IC 칩"이라 칭함)들이 결함을 갖고 제조되는 주요 원인은 제조 중 칩 표면에 부착된 부유 이질 입자에 의해 국부적으로 발생된 회로 걸함에 기인한다. 입자가 부착할 때 및 부착된 입자의 크기/위치를 나타내는 마스크 데이타가 명시될 수 있으면, 결함 발생 위치가 명시될 수 있고 반도체 칩의 수율이 산출될 수 있다.
그러나, 실제 제조 환경에서 입자들의 결정(grain) 크기 분포는 변한다. 결정 크기의 확률 분포를 얻을 수 있다 하더라도, 입자들이 마스크 상에 부착된 가상 위치를 판정하기란 어렵다. 더우기, 제조 공정 및 휴먼 소자에서의 불확실성 때문에, 제조 중에 IC 칩에서 발생하는 특정 입자 분포와 결함 위치들간의 관계를 결정하기란 어렵다
반도체 칩들의 수율을 측정하기 위한 종래 방법은 일본국 특허 공개 공보 제4O376/73호에 게재되어 있다. 반도체 칩의 레이아웃 상에 선택가능한 형태의 결함을 선정된 결정 크기 분포에 따라 랜덤하게 배치하고, 레이아웃의 임계 영역에서 발견된 결함의 수를 계수하여, 반도체 칩에 부착된 결함이 칩에 결함을 발생할 확률을 구한다
이어서, 몇몇 동일한 마스크들이 가상적으로 위에 배열되는 패턴(가상 웨이퍼) 상에 특정 제조 환경과 관련한 소정의 결정 크기 분포를 갖는 잡음 입자들을랜덤하게 배치하여 수율을 추정한다. 칩 수율을 추정함에 있어 결함이 없는 것으로 추정된 마스크 수와 모든 마스크 수와의 비를 이용한다.
이러한 방법으로 반도체 칩의 수율을 추정하는 종래 장치(90)이 제7도에 도시되어 있다. 이 장치는 입력부(91), 입자 발생부(92), 구동부(93) 회로 저장부 (94), 가상 회로 발생부(95), 가상 회로 저장부(96), 결함 검출부(97) 및 계산부 (98)을 구비하고 있다.
입력부(91)은 가상 회로를 나타내는 회로 데이타 및 시뮬레이트될 제조장소에서의 잡음 입자들로서 부유 이질 입자에 대한 입자 데이타를 제공한다. 입력 가상 회로 데이타 및 웨이퍼 상의 반도체 칩들의 배열을 기초로 하여, 회로 발생부(95)는 회로 저장부(94)의 마스크 데이타를 명시된 위치들에 있는 명시된 횟수로 불러내어, 가상적으로 동일한 마스크의 다중 배열로부터 형성 된 패턴(가상 웨이퍼)을 발생하고, 이 웨이퍼 패턴을 가상 회로 저장부(96)내에 저장한다.
입력부(91)로부터의 제조 장소의 잡음 입자 데이타를 사용하여, 입자 발생부 (92)는 동일한 크기 분포를 갖는 잡음 입자를 발생하며, 구동부(93)은 가상 회로 저장부(96) 내에 저장된 웨이퍼의 패턴 데이타 상에 입자들을 랜덤하게 배치시킨다.
다음에, 결함 검출 회로(97)이 가상 회로 저장부(96) 내에 저장된 웨이퍼 패턴의 각각의 마스크에 대해 입자로 덮인 데이타를 연속적으로 스캔하여, 어떤 랜덤하게 배치된 잡음 입자들이 마스크 데이타 상에 존재하는지의 여부를 판정한다. 입자들이 존재하는 곳은 어디든지, 결함 검출부(97)은 마스크의 회로 패턴에 결함이있는지의 여부를 판정한다. 계산 회로(98)은 결함 검출부(97)이 결함 없는 마스크의 수를 카운트하여, 결함 없는 마스크 수와 모든 마스크 수의 비를 계산하여, 수율 측정치로서 측정한다.
그것은 제조 장소에서 잡음 입자들의 상태를 반영하기 때문에, 이러한 장치에 의해 추정된 수율은 제조 중에 실현된 실제 수율에 근접한다. 더우기, 웨이퍼의 각각의 마스크에 대해 동일 처리를 차례로 반복 실행함으로써 추정치에 도달할 수 있다.
그러나, 마스크 데이타를 연속적으로 스캔하는 것과 마스크 데이타 상의입자 및 입자들이 회로 패턴에 결함이 있는지의 여부에 대한 검사는 마스크 패턴이 상당한 데이타를 필요로 하기 때문에 시간을 소모한다.
통계적 처리가 가능하도록 여러 마스크 데이타를 가상적으로 배열하고 각각의 마스크에 대한 스캐닝 시간뿐만 아니라, 각각의 마스크의 데이타에 대한 계층에 마스크 패턴의 데이타를 전개할 필요가 있는 많은 마스크 데이타 모두로 스캐닝함으로써 결함을 검사하기 위해, 좀 더 긴 처리 시간이 필요하였다.
대량의 마스크 데이타를 저장할 필요가 있으므로 실질적 추정 장치를 만들 수 없다.
더우기, 처리 시간 및 필요한 기억 영역을 감소시키기 위해 이전 처리가 이용하여, 마스크 데이타를 단순화할 경우, 추정된 수율은 덜 정확해진다.
그러므로, 본 발명의 목적은 정확한 고속 수율 추정 장치 및 감소된 데이타 저장 영역 및 산출 리소스들을 이용하여 웨이퍼 패턴 및 갖는 입자 데이타로부터의정확한 수율을 신속히 추정하는 방법을 제공하는 것이다.
본 수율 추정 장치는 여러 이상적 마스크들로 배열된 가상 패턴 데이타(웨이퍼)를 사용하여, 대량의 메모리 리소스 및 처리 시간이 필요하다는 사실을 고려하여 하나의 마스크의 데이타에 관해 각각의 반도체 칩들의 수에 부착된 잡음 입자들을 대응시켜 결함을 분석함으로써 다수의 마스크들을 사용하는 것과 유사한 통계적 처리가 가능하다.
하나의 마스크에 관해 결함을 분석할 때에도, 잡음 입자들을 기초로 하여 마스크 데이타를 액세스함으로써 고속 결함 검출이 가능하다.
그러므로, 본 발명의 반도체 칩들에 대한 수율 추정 장치는 반도체 칩들의 제조 중에 수율을 추정하며, 미리 산출된 잡음 입자들의 결정 크기 분포를 기초로 하여 반도체 칩의 규정된 수에 부착된 잡음 입자들을 발생하는 잡음 입자 발생 장치를 구비하며, 적절한 잡음 입자가 각각의 발생된 잡음 입자들에 부착된 반도체 칩을 나타내는 식별 번호를 제공하며, 하나의 마스크 상에 발생된 잡음 입자들 모두를 배열하는 잡음 입자 배열 장치, 마스크 패턴이 각각의 잡음 입자에 대해 결함이 있는지의 여부를 배열된 잡음 입자들에 따라 검출하는 결함 검출 장치, 및 각각 잡음 입자에 대한 결함 검출 결과 및 각각의 잡음 입자에 주어진 반도체 칩 식별 번호를 기초로 하여 결함이 있는 반도체 칩의 수를 도표 작성하고 작성된 결과로부터 반도체 칩의 수율을 산출하는 수율 산출 장치를 제공한다.
양호하게는, 결함 검출 장치는 배열된 잡음 입자들 근처에 있는 마스크데이타만을 판독하며 마스크 패턴에 결함이 있는지의 여부를 검출한다.
본 발명의 반도체 장치의 수율 추정 방법은 반도체 칩들의 제조 중에 수율을 추정하는 방법이며, 미리 산출된 잡음 입자들의 결정 크기 분포를 기초로 하여 규정된 수의 반도체 칩들에 부착된 잡음 입자들을 발생하며, 잡음 입자들이 생성된 잡음 입자들 각각에 부착된 반도체 칩을 나타내는 식별 번호를 제공하며, 하나의 마스크 상에 생성된 모든 잡음 입자를 배열하며, 배열된 잡음 입자들에 따라 마스크 패턴에 결함이 있는지의 여부를 검출하며, 검출 결과 및 각각의 잡음 입자에 주어진 반도체 칩 식별 번호를 기초로 하여 결함이 있는 반도체 칩들의 수를 도표 작성하며, 작성된 결과를 기초로 하여 반도체 칩의 수율을 산출한다.
본 발명의 수율 추정 장치에 따르면, 통계적으로 처리될 수 있는 반도체 칩들의 수에 부착된 잡음 입자들이 발생되며, 잡음 입자들이 발생된 잡음 입자들 각각에 부착된 반도체 칩 식별 번호를 제공한 후, 모든 잡음 입자들이 하나의 마스크 상에 배열된다. 그러므로, 마스크 패턴 등을 저장하는 메모리와 같은 산출 리소스가 하나의 마스크를 공급할 수 있는 저장 영역만을 필요로 한다.
잡음 입자 근처에 있는 마스크 패턴은 각각의 배열된 잡음 입자를 기초로 하여 검사되며, 잡음 입자가 결함을 발생시키는지의 여부가 연속적으로 검사된다. 결함이 발생된 반도제 칩 상에 결함이 유발되면, 잡음 입자에 주어진 반도체 칩 식별 번호를 기초로 하여 검출된다. 따라서, 반도체 칩들의 수율은 반도체 칩들의 규정된 수 및 결함 없는 반도체 칩의 수로부터 산출된다. 결함 검사는 기본적으로 잡음 입자를 이용하여 실행되므로, 그 처리는 낭비없이 고속에서 실행될 수 있다.
이제, 본 발명을 첨부된 도면을 참조로 설명하고자 한다.
제l도는 본 발명에 따른 수율 추정 장치의 제1 실시예의 블럭도이다. 제1도는 데이타 입력부(11), 입자 발생부(12), 구동부(13), 입자 데이타 저장부(14), 회로 저장부(15), 마스크 결함 검출부(16), 칩 결함 검출부(17) 및 계산부(18)을 구비한다.
입력부(11)은 사용자로 하여금 수율 추정에 필요한 회로 데이타, 제조 환경에 대한 환경적 데이타 및 수율을 추정하기 위한 변수를 제공하게 한다. IC 칩의 크기(폭 X 및 길이 Y)는 회로 정보로서 입력된다. 단위 면적당 잡음입자들의 수 DO, 잡음 입자들의 결정 크기 분포 함수 n, 및 결정 크기 제한(최소 및 최대 크기)은 가상 웨이퍼 상의 마스크 위치(장래 칩)들의 수와 함께 제조 환경 정보로서 입력된다.
회로 패턴 데이타는 본 실시예에서 규정된 임시 저장 장치인 회로 저장 부(15)에서 로드된다
제조 장소에서 잡음 입자들의 결정 직경 분포 D(x)는 제2(A)도에 도시된 것과 유사한 기본 패턴이 레이아웃된 결함 밀도 검사 패턴을 사용하여 미리 획득된다. 제2(A)도에서, 회로 패턴으로서 빗 모양(comb-shaped) 회로 패턴 COMS1 및 COMB2, 및 미앤더링 회로 패턴 미앤더(MEANDER)가 배선되며, 회로 패턴 COMBl 및 COMB2은 한쌍의 전자 전력 소스 단자로서 사용된다.
잡음 입자들이 기본 패턴 상에 부착되면, 회로 패턴 미앤더의 양 단자 Sl 및 S2로부터 단자 COMBl 및 COMB2까지의 배선 길이는 입자들의 위치에 따라 변하며,대응하여 변화된 전류 11, 12가 단자 Sl 및 S2에서 측정된다. 전류흐름은 제2(B)도에 도시되어 있으며, I, II 및 I2는 각각 COMB1으로 흐르는 전류, 단자 Sl 및 S2로 흐르는 전류이다. 빗 모양 회로 패턴 COMB1의 각 투쓰(tooth)는 단자 Sl 쪽에서 시작하는 1-Q 어드레스들 중 하나에 의해 순차적으로 식별되며, 잡음 입자가 부착된 어드레스 q는 다음 관계식으로부터 얻어질 수 있다:
여기에서,
q = 투쓰의 어드레스
Q = 티쓰(teeth)의 수
이러한 방법에 의해, 미앤더링 회로 패턴 미앤더 및 빗 모양 회로 패턴 COMB1 및 COMB2의 간격을 변화시키는 여러 기본 패턴들을 사용하여 실제 제조장소에서 다양한 크기의 잡음 입자들의 존재가 검출될 수 있다.
따라서, 각각의 크기의 잡음 입자들에 대한 기본 패턴, 즉 COMB1, COMB2및 미앤더의 간격을 다양하게 변화시키는 기본 패턴의 수율은 후술될 수율 관계식을 되풀이하여 수행하여 분석되며, 잡음 입자의 결정 크긴 분포를 판정하는 변수들인 분포 함수의 결정 크기 의존도 n 및 단위 면적당 잡음 입자들의 수 DO가 얻어진다. 기본 패턴 잡음 입자들의 수율은 결함이 있는 산물로서 부착되며 잡음 입자들 상의 기본 패턴은 수용가능 산물로서 부착되지 않는다. 결정 크기 분포 D(x)가 관계식 2로 나타난다.
여기에서,
DO= 단위 면적당 잡음 입자들의 수
n = 결정 크기 의존도
x = 결정 크기
XO= 최소 크기
수율 관계식 Y는 결함 밀도 λ 및 칩 면적 A로부터 프와송 관계식 Y =exp(-λ · A)를 가정하며, 관계식 3은 결함 밀도 λ로서 사용된다.
제2(C)도 참조:
s = 배선 패턴간의 간격
xO= 최소 결정 크기
n = 결정 크기 의존도
L = COMBl 및 COMB2의 중복 길이
N = 면적 L 내의 배선 패턴의 총 수
(제2(A)도 경우에서 4Q - 1)
g = 각각의 배선 패턴의 폭
그 결과, 예를 들어 제3도에 도시된 것과 비슷한 결정 크기 분포 함수가 얻어진다.
입자 발생부(12)는 입력부(11)에 의해 각각의 변수 입력에 기초한 잡음입자들을 발생한다. 입자 발생부(12)는 관계식 4를 기초로 하여 발생되는 입자들의 수 M을 결정한다.
M = X·Y·NO·DO(Eq. 4)
여기에서,
M = 발생된 입자들의 수
X = 칩 폭
Y = 칩 높이
NO= 마스크의 수
DO= 단위 면적당 잡음 입자들의 수
따라서, 잡음 입자들의 크기는 입자들의 수 및 칩에 부착된 잡음 입자들의 수에 대해서만 제3도에 도시된 결정 크기 분포 곡선으로부터 판정되며, 부착된 입자들 상의 칩 내의 위치는 임의 수로 판정된다. 발생된 잡음 입자들은 구동부(13)으로 출력됨과 동시에 입자 데이타 저장부(14) 내에 저장된다.
입자 데이타 저장부(14)는 입자 발생부(12)에 의해 발생된 각각의 입자의 데이타를 저장하는 저장 장치이며, 메모리로 구성된다. 입자 데이타 저장부(14) 내에 저장된 입자 데이타의 한예가 제4도에 도시되어 있다.
회로 저장부(15)는 수율이 얻어질 반도체 칩의 마스크 패턴을 저장하는 저장 장치이다. 회로 저장부(15)처럼, 특정 메모리와 같은 저장 장치가 제공 될 수 있거나 계산부를 위한 저장 장치 내의 규정된 영역 이외에 설정될 수도있다.
구동부(13)은 입자 발생부(12)에 의해 발생된 각각의 입자의 데이타를 회로 저장부(15) 내에 저장된 마스크 패턴 데이타 상에 배열하며 기록한다.
결함 검출부(16)은 잡음 입자가 부착되며 회로 저장부(15) 내에 저장된 마스크 패턴 데이타를 입자 데이타 저장부(14) 내에 저장된 잡음 입자 데이타를 기초로 하여 검사하며, 잡음 입자가 결함을 생성하는지의 여부를 검사한다. 결함이 생성되면, 결함이 생성되었다는 것을 나타내는 플래그가 입자 데이타 저장부(14) 내의 각각의 잡음 입자에 대한 데이타에서 발생된다.
결함은 단락 회로 또는 배선의 비접속으로서 다음과 같이 검출된다. 먼저, 잡음 입자가 2개 이상의 배선 패틴을 접촉시키면, 잡음 입자는 배선 패턴들의 단락 회로로서 검출된다. 예를 들어, 제5(A)도에 도시된 잡음 입자 G2는 배선 패턴 Pl과 패턴 P2를 접촉시키므로, 이러한 잡음 입자 G2는 결함을 유발하는 것으로 여겨진다. 제5(A)도의 잡음 입자 Gl은 배선 패턴 Pl만을 접촉시키므로, 배선 패턴은 단락되지 않으며, 결함을 구성하지 않는다.
배선의 비접속을 고려하면, 잡음 입자가 배선 패턴을 가로지르면 배선패턴의 비접속이 발생되리라 가정된다. 예를 들어, 제5(B)도에 도시된 바와같이, 잡음 입자 G3가 그것을 가로지르는 배선 패련 P3에 부착되면, 배선 패턴 P3는 비접속된 것으로 가정되며, 잡음 입자 G3는 결함을 유발시킨 것으로 고려되며 플래그를 이용하여 나타난다. 제5(B)도에서, 잡음 패턴 G3는 배선 패턴 P3를 완전히 가로지르지만, 잡음 입자가 배선 패턴을 완전히 가로지르지 않는 경우에도, 잡음 입자 G4는 배선 패턴 P4의 한부분을 접촉시키며, 잡음 입자 G4가 접촉시키는 부분 내의 배선 패턴 P4(특히 제5(C)도에서 P4-1 부분)의 폭은 제5(C)도에 도시된 규정된 폭(예를 들어, l/2)보다 좁으며, 배선 패턴 P4는 접속되지 않았다고 가정된다
반도체 칩 결함 검출부(17)은 입자 데이타 저장부(14) 내에 저장된 각각의 잡음 입자에 대한 데이타를 연속적으로 스캔하여, 잡음 입자가 마스크 패턴에서 결함을 유발시키는지의 여부를 판정한다. 그 후, 결함을 일으키는 잡음입자로 배열된 마스크 수가 검출되며 마스크 내에서 결함이 생성되었다는 것을 나타내는 플래그가 반도체 칩 결함 검출부(17) 내의 각각의 마스크에 제공된 플래그 저장 영역으로 제공된다. 이 처리가 모든 잡음 입자들에 대해 실행되면, 플래그 저장 영역이 연속적으로 스캔되며, 결함이 있는 마스크의 수가 카운트된 후, 마스크의 총 수를 따라 계산부(18)로 출력된다.
계산부(18)은 마스크의 총 수와 반도체 칩 결함 검출부(17)로부터의 결함 입력이 있는 마스크의 수로부터의 수율을 산출하여 출력한다.
이러한 구조를 갖는 수율 추정 장치에서 수율을 추정하는 동작이 기술될 것이다.
먼저, 마스크 패턴 데이타는 회로 저장부(15) 내에 저장되며, 마스크의 데이타 및 제조 장소의 데이타는 입력부(11)에 의해 입력된다. 반도체 칩에 부착 가능성이 있는 잡음 입자는 입력 데이타를 기초로 하여 입자 발생부(12)에서 발생된다.구동부(13)에서, 잡음 입자의 데이타는 회로 저장부(15) 내에 저장된 마스크 데이타 상에 실질적으로 배열된다. 배열이 완료되면, 잡음입자에 의해 마스크 패턴 내애 결함이 발생되었는지의 여부가 결함 검출부(16)내의 각각의 잡음 입자에 대해 검사된다. 결함이 발생되었으면, 입자 데이타 저장부(14) 내에 저장된 각각의 입자의 데이타에 플래그가 제공된다.
그 후, 입자 데이타 저장부(14) 내에 저장된 데이타가 반도체 칩 결함 검출부(17) 내에서 연속적으로 스캔되며, 결함을 발생시키는 잡음 입자가 존재하면 결함이 있는 반도체 칩은 잡음 입자에 주어진 반도체 칩 식별 번호를 기초로 하여 검사되며, 플래그는 각각의 반도체 칩에 제공된 저장 영역으로 제공된다. 각각의 반도체 칩에 제공된 플래그가 검사된 후, 반도체 칩의 총 수 및 결함이 있는 반도체 칩의 수가 계산부(18)로 출력되며, 그 수율은 계산부(18)에서 산출된다.
상술된 바와 같이, 본 실시예의 수율 추정 장치에 따르면, 다수의 반도체 칩들에 관해 발생된 잡음 임자들은 하나의 마스크 패턴 상에 배열되며, 그 마스크 패턴 내에 결함이 발생되었는지의 여부가 검출되며, 결함이 발생되면, 결함이 있는 반도체 칩은 각각의 잡음 입자에 주어진 반도체 칩 식별 번호를 기초로 하여 검사된 후, 수율이 산출된다.
그러므로, 다수의 마스크 패턴들에 관해 실행되는 처리가 하나의 마스크패턴에 관한 처리로 실행될 수 있다. 그 결과, 마스크 패턴을 저장하는 저장영역은 하나의 마스크 패턴과 대응할 수 있으며, 처리 시간은 하나의 마스크패턴을 처리하는데 필요한 시간과 거의 동일하다. 통상, 반도체 칩은 다수의 마스크들을 이용하여제조되므로, 결함이 발생되었는지의 여부는 마스크들에 관한 잡음 입자들에 의해 판정된다.
본 발명은 본 실시예로 한정되지 않으며, 다양한 변형이 가능하다.
예를 들어, 제공된 장치들을 갖는 각 구조부로 구정된 수율 추정 장치는 본 실시예에서와 같이 도시되지만, 이 수율 추정 장치는 저장 장치 및 마이크로프로세서를 갖는 상용 컴퓨터에서 실현될 수 있다. 컴퓨터에서 수율 추정이 실행될 때, 그 처리의 흐름이 제6도를 참조로 설명된다.
먼저, 처리가 시작된 후(단계 SO), 마스크 데이타, 제조 장소의 상태 및 수율 평가를 위한 변수들이 입력된다(단계 Sl). 그 후, 변수들을 기초로 하여 M개의 잡음 입자들이 발견되어(단계 S2), 마스크 데이타 상에 연속적으로 배열된다(단계 S3) .
그 후, 잡음 입자들이 마스크 패턴 내에 결함을 유발시키는지의 여부가 각각의 잡음 입자에 대해 판정된다(단계 S6)(단계 S4-S7). 이 결함 검출은 단락 회로 및 비접속을 검사하는 상술한 방법에 의해 실행되며, 결함을 유발시키는 잡음 입자들에 대한 플래그가 발생된다. M개의 잡음 입자들 모두에 대해 결함 검출이 실행되면(단체 S7), N개의 반도체 칩들 각각은 결함에 대해 검사된 후(단계 S8-Sl2), 결함 없는 번호 1의 반도체 칩이 카운트된다(단계 S11).
그 후, 모든 반도체 칩들에 대해 결함이 있는지의 여부가 판정된 후(단계 S12), 반도체 칩들의 총 수 및 결함 없는 반도체 칩들의 수를 기초로 하여 수율이 산출되며(단계 Sl3) 그 처리는 종료된다.
본 발명의 수율 판정 장치를 사용하는 방법에 따른 이러한 방식에서, 하나의 마스크 패턴에 대응하는 저장 영역이 보장될 수 있는지에 대한 수율의 추정이 가능하므로, 수율은 일반 목적의 컴퓨터가 이용될 때에도 추정될 수 있다.
본 발명의 응용에서도, 잡음 입자, 마스크 패턴 등의 조건에 따라 추가적 처리를 수행할 수 있다.
예를 들어, 본 실시예에서는, 다수의 잡음 입자들이 하나의 마스크 상에 배열될 때, 잡음 입자들이 첨가되는 경우가 있다. 그러한 경우에 첨가를 검출하기 위한 분리 처리를 추가할 수 있다. 첨가를 검출함으로써 상호 첨가가 없는 여러 그룹으로 잡음 입자들을 분리하는 경우에, 각각의 그룹에 대한 잡음입자들을 구동시키고(배열) 결함 검출 처리를 실행한다. 그렇게 함으로써, 결함 검출은 각각의 그룹에 대한 처리에서 첨가를 고려하지 않고 본 실시예에서와 동일한 처리를 사용하여 실행될 수 있다. 이 경우에서 조차도, 각각의 그룹에 대한 여러 처리들의 실행은 여러 마스크에 대한 데이타를 사용하여 그 처리를 실행할 때보다 더 짧은 처리 시간이 필요하므로, 본 발명의 효과에 영향을 미치지 않는다.
본 발명의 수율 추정 장치에 따르면, 반도체 칩에 부착되는 잡음 입자들은 반도체 칩을 나타내는 식별 번호가 제공된 후에 하나의 마스크 상에 배열되며, 결함은 각각의 배일된 잡음 입자들을 기초로 하여 검출되며 결함이 유발된 반도체 칩이 검출되며 그 수율이 산출된다. 그 결과, 저장 영역 등과 같은 산출 리소스는 여러 마스크들을 적절히 배열시킨 가상 마스크 데이타를 이용하여 수율을 추정하는 것과 비교하여 상당히 최소화될 수 있다. 수율 추정은 하나의 마스크의 데이타를단순하게 판독, 개발 및 결함을 검출함으로써 실행될 수 있으므로, 처리 속도가 상당히 단축될 수 있다.
그러므로, 적은 산출 리소스 및 고속 처리를 실현하는 수율 추정 장치를 제공할 수 있다.
제1도는 본 발명의 제1 실시예에서 수율 추정 장치 구조의 블럭도.
제2도는 결함 밀도 테스트에 사용된 기관.
제3도는 잡음 입자들의 결정 크기 분포의 예시도.
제4도는 제l도 수율 추정 장치의 입자 데이타 저장부 내에 저장된 데이타의 예시도.
제5도는 잡음 입자들에 의해 기인된 결함의 예시도.
제6도는 예를 들어, 수율 추정 장치가 컴퓨터를 이용하여 실현될 때, 사용될 수 있는 플로우 차트.
제7도는 종래 수율 추정 장치의 블럭도.
도면의 주요 부분에 대한 부호의 설명
11 : 입력부 12 : 입자 발생부
13 : 구동부 14 : 입자 데이타 저장부
15 : 회로 저장부 16 : 결함 검출부
17 : 반도체 칩 결함 검출부 18 : 계산부

Claims (3)

  1. 반도체 칩들의 제조 중에 결함 없는 칩 수율의 추정치를 계산하는 장치에 있어서,
    가상 웨이퍼 상의 N개의 반도체 칩들의 레이아웃을 정의하는 변수들을 입력으로서 수신하는 초기화 회로;
    선정된 결정(grain) 크기 분포의 시물레이트된 입자(simulated particles)들을 발생하는 입자 발생기:
    입자들이 상기 칩에 부착되는 지를 판정하는 판정 회로:
    입자가 부착된 칩을 나타내는 식별 번호를 칩들 중 하나에 부착되는 각각의 입자들에 할당하는 라벨 회로(labeling circuit):
    마스크 데이타 세트에 의해 규정된 패턴을 갖는 하나의 대응 칩 마스크상에 모든 상기 입자들을 배치하는 입자 배열기;
    마스크의 패턴에 결함을 발생시키는 지의 여부를 상기 마스크 상의 각각의 입자에 대해 검출하는 결함 검출기: 및
    잡음 입자들 및 결함 검출기에 응답하여, 대응하는 수의 결함이 있는 반도체 칩을 도표 작성한 다음, 결함 없는 칩 수율을 산출하는 수율 산출기(yield calculator)
    를 포함하는 것을 특징으로 하는 칩 수율 추정치 계산 장치.
  2. 제1항에 있어서, 상기 결함 검출기는 상기 마스크의 패턴이 결함이 있는지의 여부를 검출하기 위해 상기 배열된 잡음 입자들 근처에 있는 마스크 데이타만을 판독하는 것을 특징으로 하는 칩 수율 추정치 계산 장치.
  3. 반도체 칩의 제조 중 결함 없는 칩 수율을 추정하는 방법에 있어서,
    선정된 수의 반도체 칩들을 제공하는 단계:
    선정된 결정 크기 분포의 랜덤하게 시뮬레이트된 입자들을 발생하는 단계:
    입자들이 상기 칩들에 부착되는 지를 판정하는 단계:
    입자들이 부착된 칩을 나타내는 식별 번호를 상기 칩들 중 하나에 부착되는 각각의 입자들에 할당하는 단계:
    마스크 데이타 세트에 의해 규정된 패턴을 갖는 하나의 대응 칩 마스크상에 상기 모든 입자들을 배치하는 단계;
    마스크의 패턴에 결함을 발생시키는지의 여부를 상기 마스크 상의 각각의 입자에 대해 검출하여, 대응 결함 신호를 발생시키는 단계: 및
    잡음 입자들 및 상기 결함 신호들에 응답하여, 대응하는 수의 결함 있는 반도체 칩을 도표 작성한 다음, 결함 없는 칩 수율을 계산하는 단계
    를 포함하는 것을 특징으로 하는 칩 수율의 추정 방법.
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