KR960026522A - 칩 수율을 추정하기 위한 장치 및 방법 - Google Patents
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Abstract
본 발명은 대량의 데이타 저장 영역이 필요 없는 반도체 칩들의 수율을 추정하고 고속 장치 및 방법에 관한 것이다. 여러 반도체 칩들에 부착된 잡음 입자들은 입자 발생부(12)에서 발생되며, 잡음 입자들이 발생한 반도체 칩을 나타내는 식별 번호가 제공된다. 모든 잡음 입자들은 회로 저장부(15) 내에 저장된 하나의 마스크상의 구동부(13)에서 구동된다. 구동된 잡음 입자들 근처에 있는 마스크 패턴이 검사되며, 잡음 입자가 결함을 유발시키는지의 여부가 결함 검출부(16)에서 검사된다. 결함이 있는 반도체 칩들은 각각의 잡음 입자의 반도체칩 식별 번호를 기초로 하여 반도체 칩 결함 검출부(17)에서 검출된다. 그 후, 계산부(18)은 반도체 칩들의 총 수 및 결함 없는 반도체 칩들의 수로부터 칩 수율을 산출한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에서 수율 추정 장치 구조의 블럭도.
Claims (3)
- 반도체 칩들의 제조 중에 결함 없는 칩 수율의 추정치를 계산하는 장치에 있어서, 가상 웨이퍼 상의 N개의 반도체 칩들의 레이아웃을 정의하는 변수들을 입력으로서 수신하는 초기화 회로; 선정된 결정(grain), 크기 분포의 시뮬레이트된 입자(simulated particles)들을 발생하는 입자 발생기; 입자들이 상기 칩에 부착되는지를 판정하는 판정 회로; 입자가 부착된 칩을 나타내는 식별 번호를 칩들 중 하나에 부착되는 각각의 입자들에 할당하는 라벨 회로(labeling circuit); 마스크 데이타 세트에 의해 규정된 패턴을 갖는 하나의 대응 칩 마스크상에 모든 상기 입자들을 배치하는 입자 배열기; 마스크의 패턴에 결함을 발생시키는지의 여부를 상기 마스크상의 각각의 입자에 대해 검출하는 결함 검출기; 및 잡음 입자들 및 결함 검출기에 응답하여, 대응하는 수의 결함이 있는 반도체 칩을 도표 작성한 다음, 결함 없는 칩 수율을 산출하는 수율 산출기(yield calculator)를 포함하는 것을 특징으로 하는 칩 수율 추정치 계산 장치.
- 제1항에 있어서, 상기 결함 검출기는 상기 마스크의 패턴이 결함이 있는지의 여부를 검출하기 위해 상기 배열된 잡음 입자들 근처에 있는 마스크 데이타만을 판독하는 것을 특징으로 하는 칩 수율 추정치 계산 장치.
- 반도체 칩의 제조 중 결함 없는 칩 수율을 추정하는 방법에 있어서, 선정된 수의 반도체 칩들을 제공하는 단계; 선정된 결정 크기 분포의 랜덤하게 시뮬레이트된 입자들을 발생하는 단계; 입자들이 상기 칩들에 부착되는지를 판정하는 단계; 입자들이 부착된 칩을 나타내는 식별 번호를 상기 칩들 중 하나에 부착되는 각각의 입자들에 할당하는 단계; 마스크 데이타 세트에 의해 규정된 패턴을 갖는 하나의 대응 칩 마스크 상에 상기 모든 입자들을 배치하는 단계; 마스크의 패턴에 결함을 발생시키는지의 여부를 상기 마스크 상의 각각의 입자에 대해 검출하여, 대응 결함 신호를 발생시키는 단계; 및 잡음 입자들 및 상기 결함 신호들에 응답하여, 대응 하는 수의 결함 있는 반도체 칩을 도표 작성한 다음, 결함 없는 칩 수율을 계산하는 단계를 포함하는 것을 특징으로 하는 칩 수율의 추정 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US6070004A (en) * | 1997-09-25 | 2000-05-30 | Siemens Aktiengesellschaft | Method of maximizing chip yield for semiconductor wafers |
US6044208A (en) * | 1998-04-30 | 2000-03-28 | International Business Machines Corporation | Incremental critical area computation for VLSI yield prediction |
US6247853B1 (en) * | 1998-05-26 | 2001-06-19 | International Business Machines Corporation | Incremental method for critical area and critical region computation of via blocks |
US6367040B1 (en) * | 1999-01-11 | 2002-04-02 | Siemens Aktiengesellschaft | System and method for determining yield impact for semiconductor devices |
JP4080087B2 (ja) | 1999-02-01 | 2008-04-23 | 株式会社日立製作所 | 分析方法,分析システム及び分析装置 |
US6707936B1 (en) | 1999-04-16 | 2004-03-16 | Texas Instruments Incorporated | Method and apparatus for predicting device yield from a semiconductor wafer |
US6449749B1 (en) * | 1999-11-18 | 2002-09-10 | Pdf Solutions, Inc. | System and method for product yield prediction |
JP4170569B2 (ja) * | 2000-06-02 | 2008-10-22 | 大日本印刷株式会社 | 基板選択装置 |
JP4357134B2 (ja) | 2001-03-29 | 2009-11-04 | 株式会社日立製作所 | 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム |
JP4126189B2 (ja) * | 2002-04-10 | 2008-07-30 | 株式会社日立ハイテクノロジーズ | 検査条件設定プログラム、検査装置および検査システム |
US6909931B2 (en) * | 2002-06-04 | 2005-06-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for estimating microelectronic fabrication product yield |
US6996790B2 (en) * | 2003-01-30 | 2006-02-07 | Synopsys, Inc. | System and method for generating a two-dimensional yield map for a full layout |
US9002497B2 (en) * | 2003-07-03 | 2015-04-07 | Kla-Tencor Technologies Corp. | Methods and systems for inspection of wafers and reticles using designer intent data |
EP1794693B1 (en) * | 2004-10-01 | 2016-05-11 | Mentor Graphics Corporation | Feature failure correlation |
JP4718914B2 (ja) * | 2005-06-28 | 2011-07-06 | 株式会社東芝 | 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法 |
US7544578B2 (en) | 2007-01-03 | 2009-06-09 | International Business Machines Corporation | Structure and method for stochastic integrated circuit personalization |
US7752580B2 (en) * | 2007-07-26 | 2010-07-06 | International Business Machines Corporation | Method and system for analyzing an integrated circuit based on sample windows selected using an open deterministic sequencing technique |
JP4893778B2 (ja) * | 2009-05-21 | 2012-03-07 | 大日本印刷株式会社 | 描画用基板の供給方法および基板選択装置 |
US8276102B2 (en) | 2010-03-05 | 2012-09-25 | International Business Machines Corporation | Spatial correlation-based estimation of yield of integrated circuits |
US20130218518A1 (en) * | 2012-02-21 | 2013-08-22 | International Business Machines Corporation | Automated, three dimensional mappable environmental sampling system and methods of use |
KR20200122673A (ko) * | 2019-04-18 | 2020-10-28 | 삼성전자주식회사 | 패턴 디자인 및 상기 패턴 디자인을 검사하기 위한 방법 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4840376B1 (ko) | 1969-01-09 | 1973-11-30 | ||
DE2240654A1 (de) * | 1971-09-22 | 1973-03-29 | Ibm | Verfahren in einem herstellungsprozess fuer monolithisch integrierte schaltungen |
US3751647A (en) * | 1971-09-22 | 1973-08-07 | Ibm | Semiconductor and integrated circuit device yield modeling |
US3983479A (en) * | 1975-07-23 | 1976-09-28 | International Business Machines Corporation | Electrical defect monitor structure |
DE3070721D1 (en) * | 1980-12-18 | 1985-07-04 | Ibm | Process for inspecting and automatically classifying objects presenting configurations with dimensional tolerances and variable rejecting criteria depending on placement, apparatus and circuits therefor |
US4763289A (en) * | 1985-12-31 | 1988-08-09 | International Business Machines Corporation | Method for the modeling and fault simulation of complementary metal oxide semiconductor circuits |
US4835466A (en) * | 1987-02-06 | 1989-05-30 | Fairchild Semiconductor Corporation | Apparatus and method for detecting spot defects in integrated circuits |
US5287290A (en) * | 1989-03-10 | 1994-02-15 | Fujitsu Limited | Method and apparatus for checking a mask pattern |
US5051938A (en) * | 1989-06-23 | 1991-09-24 | Hyduke Stanley M | Simulation of selected logic circuit designs |
JP2679500B2 (ja) * | 1990-12-17 | 1997-11-19 | モトローラ・インコーポレイテッド | 総合的なシステム歩留りを計算するための方法 |
US5282140A (en) * | 1992-06-24 | 1994-01-25 | Intel Corporation | Particle flux shadowing for three-dimensional topography simulation |
US5497381A (en) * | 1993-10-15 | 1996-03-05 | Analog Devices, Inc. | Bitstream defect analysis method for integrated circuits |
JPH07306848A (ja) * | 1994-05-16 | 1995-11-21 | Matsushita Electron Corp | 歩留まり推定装置 |
US5539652A (en) * | 1995-02-07 | 1996-07-23 | Hewlett-Packard Company | Method for manufacturing test simulation in electronic circuit design |
US5598341A (en) * | 1995-03-10 | 1997-01-28 | Advanced Micro Devices, Inc. | Real-time in-line defect disposition and yield forecasting system |
US5649169A (en) * | 1995-06-20 | 1997-07-15 | Advanced Micro Devices, Inc. | Method and system for declustering semiconductor defect data |
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