JP3364109B2 - 集積回路装置の歩留まり推定方法 - Google Patents
集積回路装置の歩留まり推定方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置を製
造するにあたり、投入ウエハ数に対して得られる良品デ
バイス数を決定するための歩留まりの推定方法に関す
る。
造するにあたり、投入ウエハ数に対して得られる良品デ
バイス数を決定するための歩留まりの推定方法に関す
る。
【０００２】
【従来の技術】一般的に、ロジック，マイコン，ＡＳＩ
Ｃ等の新規にプロセスを開発することが多い多品種少量
生産用のデバイスにおいては、生産された良品デバイス
数が必要数に達しないのでは大問題となることから、ど
うしても一定の余裕を持って多数のウエハを投入するこ
とになる。その結果、必要数を超える多くの良品デバイ
スが作られる等の無駄を生じていた。
Ｃ等の新規にプロセスを開発することが多い多品種少量
生産用のデバイスにおいては、生産された良品デバイス
数が必要数に達しないのでは大問題となることから、ど
うしても一定の余裕を持って多数のウエハを投入するこ
とになる。その結果、必要数を超える多くの良品デバイ
スが作られる等の無駄を生じていた。
【０００３】したがって、半導体ウエハから集積回路装
置を製造するにあたり、投入したウエハ数から最終的に
得られるであろう良品デバイスの数を正確に推定するこ
とにより、投入ウエハ数の余裕を小さくして、無駄なウ
エハの削減と、製造に要する無駄な時間，資材の節約と
を図ることは重要な課題である。
置を製造するにあたり、投入したウエハ数から最終的に
得られるであろう良品デバイスの数を正確に推定するこ
とにより、投入ウエハ数の余裕を小さくして、無駄なウ
エハの削減と、製造に要する無駄な時間，資材の節約と
を図ることは重要な課題である。
【０００４】そこで、従来より、集積回路装置の製造工
程における歩留まりを推定する方法として、拡散工程等
の欠陥密度を利用する方法がある。これは、集積回路の
それぞれのチップ面積と、該集積回路装置が製造される
拡散工程等の欠陥密度を用いて集積回路装置の予測歩留
まりを算出するものであり、たとえば以下のような手順
によって行われている。
程における歩留まりを推定する方法として、拡散工程等
の欠陥密度を利用する方法がある。これは、集積回路の
それぞれのチップ面積と、該集積回路装置が製造される
拡散工程等の欠陥密度を用いて集積回路装置の予測歩留
まりを算出するものであり、たとえば以下のような手順
によって行われている。
【０００５】集積回路装置のチップ面積を Ａ（単位：
ｃｍ2 ）、製造に使用される拡散工程の欠陥密度を Ｄ
（単位：個／ｃｍ2 ）とすると、予測歩留まり Ｙ（単
位：％）は、例えば、下記各式 Ｙ＝｛ｅｘｐ（−Ａ＊Ｄ）｝＊１００ （ポアソンの式） Ｙ＝｛１／（１＋Ａ＊Ｄ）｝＊１００ （シーズの式） Ｙ＝１／｛（１＋Ａ＊Ｄ＊Ｓ）1/S ｝＊１００（スタッパーの式） （ただし、Ｓは工程変動許容度である） Ｙ＝［｛１−ｅｘｐ（−Ａ＊Ｄ）｝／Ａ＊Ｄ）］2 ＊１００ （マーフィーの式） Ｙ＝ｅｘｐ｛−√（Ａ＊Ｄ）｝＊１００ （ムーアの式） に基づいて算出されている。
ｃｍ2 ）、製造に使用される拡散工程の欠陥密度を Ｄ
（単位：個／ｃｍ2 ）とすると、予測歩留まり Ｙ（単
位：％）は、例えば、下記各式 Ｙ＝｛ｅｘｐ（−Ａ＊Ｄ）｝＊１００ （ポアソンの式） Ｙ＝｛１／（１＋Ａ＊Ｄ）｝＊１００ （シーズの式） Ｙ＝１／｛（１＋Ａ＊Ｄ＊Ｓ）1/S ｝＊１００（スタッパーの式） （ただし、Ｓは工程変動許容度である） Ｙ＝［｛１−ｅｘｐ（−Ａ＊Ｄ）｝／Ａ＊Ｄ）］2 ＊１００ （マーフィーの式） Ｙ＝ｅｘｐ｛−√（Ａ＊Ｄ）｝＊１００ （ムーアの式） に基づいて算出されている。
【０００６】ただし、欠陥には、酸化膜のピンホール，
マスク不良，汚染，結晶欠陥等の点状欠陥を意味する。
マスク不良，汚染，結晶欠陥等の点状欠陥を意味する。
【０００７】ここで、上記ポアソンの式とは、以下の手
順により算出される。
順により算出される。
【０００８】多数の製造工程で発生する欠陥発生確率に
ついて、各工程における事象が独立であるという仮定に
基づきｘ個の欠陥が発生する確率Ｐを表す２項分布を算
出し、これに工程数が十分大きく、欠陥の発生確率が十
分小さく、欠陥の分布がウエハ面内、ウエハ間、ロット
間で一様であると仮定すると欠陥密度Ｄは定数となるの
で、確率Ｐは、下記ポアソン分布 Ｐ｛Ｘ＝ｘ｝＝｛（Ａ＊Ｄ）x ／ｘ！｝ｅｘｐ（−Ａ＊
Ｄ） で表される。したがって、歩留まりＹは、下記ポアソン
の式 Ｙ＝Ｐ｛Ｘ＝０｝＝｛ｅｘｐ（−Ａ＊Ｄ）｝＊１００ で表される。ただし、一般的にはこのポアソンの式にし
たがって算出した歩留まりは、実際の歩留まりよりも小
さくなる傾向にあるといわれている。
ついて、各工程における事象が独立であるという仮定に
基づきｘ個の欠陥が発生する確率Ｐを表す２項分布を算
出し、これに工程数が十分大きく、欠陥の発生確率が十
分小さく、欠陥の分布がウエハ面内、ウエハ間、ロット
間で一様であると仮定すると欠陥密度Ｄは定数となるの
で、確率Ｐは、下記ポアソン分布 Ｐ｛Ｘ＝ｘ｝＝｛（Ａ＊Ｄ）x ／ｘ！｝ｅｘｐ（−Ａ＊
Ｄ） で表される。したがって、歩留まりＹは、下記ポアソン
の式 Ｙ＝Ｐ｛Ｘ＝０｝＝｛ｅｘｐ（−Ａ＊Ｄ）｝＊１００ で表される。ただし、一般的にはこのポアソンの式にし
たがって算出した歩留まりは、実際の歩留まりよりも小
さくなる傾向にあるといわれている。
【０００９】一方、上記ポアソン分布の平均値Ａ＊Ｄに
分布があるとしてこの分布関数をガンマ関数と仮定する
ことにより、下記スタッパーの式 Ｙ＝１／｛（１＋Ａ＊Ｄ＊Ｓ）1/S ｝＊１００ が得られる。
分布があるとしてこの分布関数をガンマ関数と仮定する
ことにより、下記スタッパーの式 Ｙ＝１／｛（１＋Ａ＊Ｄ＊Ｓ）1/S ｝＊１００ が得られる。
【００１０】また、上記スタッパーの式において、Ｓ＝
１とすることにより、下記シーズの式 Ｙ＝｛１／（１＋Ａ＊Ｄ）｝＊１００ が得られる。したがって、このシーズの式は、広義には
スタッパーの式に含まれることになる。以下の説明で
は、このシーズの式をスタッパーの式の特殊な場合と捉
え、これらをスタッパーの式として総称することにす
る。
１とすることにより、下記シーズの式 Ｙ＝｛１／（１＋Ａ＊Ｄ）｝＊１００ が得られる。したがって、このシーズの式は、広義には
スタッパーの式に含まれることになる。以下の説明で
は、このシーズの式をスタッパーの式の特殊な場合と捉
え、これらをスタッパーの式として総称することにす
る。
【００１１】このように、従来の方法では、上述の各推
定式を使用して予測歩留まりを推定し、その推定結果に
基づいて投入するウエハ枚数を決定することにより、無
駄なウエハ，処理時間，原料の消費をできるだけ回避す
るようにしていた。
定式を使用して予測歩留まりを推定し、その推定結果に
基づいて投入するウエハ枚数を決定することにより、無
駄なウエハ，処理時間，原料の消費をできるだけ回避す
るようにしていた。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来の各式を用いて歩留まりの推定を行う場合、チップ面
積が小さい場合、あるいはマスク回数が少ない場合に
は、実際の歩留まりと比較的よく一致するが、チップ面
積とが大きくなると実際値と大きなずれを生じるという
問題があった。図７は、上記各式における歩留まりのチ
ップ面積依存特性を示す特性曲線である。ポアソンの
式，スタッパーの式（シーズの式），マーフィーの式
は、チップ面積が小さい場合には互いに近い予測歩留ま
りの値を示すが、チップ面積が大きくなると、互いに大
きく食い違ってくることがわかる。この特性曲線の形状
からも、チップ面積が大きくなると、推定値と実際の歩
留まりとの食い違いが大きくなるであろうことが予測さ
れる。
来の各式を用いて歩留まりの推定を行う場合、チップ面
積が小さい場合、あるいはマスク回数が少ない場合に
は、実際の歩留まりと比較的よく一致するが、チップ面
積とが大きくなると実際値と大きなずれを生じるという
問題があった。図７は、上記各式における歩留まりのチ
ップ面積依存特性を示す特性曲線である。ポアソンの
式，スタッパーの式（シーズの式），マーフィーの式
は、チップ面積が小さい場合には互いに近い予測歩留ま
りの値を示すが、チップ面積が大きくなると、互いに大
きく食い違ってくることがわかる。この特性曲線の形状
からも、チップ面積が大きくなると、推定値と実際の歩
留まりとの食い違いが大きくなるであろうことが予測さ
れる。
【００１３】一例として、上記スタッパーの式を用いて
歩留まりを推定する場合の推定値と実際値との比較を以
下に行う。ただし、Ｓ＝１とする。
歩留まりを推定する場合の推定値と実際値との比較を以
下に行う。ただし、Ｓ＝１とする。
【００１４】欠陥密度がＤ＝０．６３（単位：個／ｃｍ
2 ）の拡散工程において、以下の各種の集積回路装置Ａ
〜Ｃを製造する場合を考える。
2 ）の拡散工程において、以下の各種の集積回路装置Ａ
〜Ｃを製造する場合を考える。
【００１５】
集積回路装置Ａ チップ面積 0.44（単位：ｃｍ2 ）
集積回路装置Ｂ チップ面積 0.79（単位：ｃｍ2 ）
集積回路装置Ｃ チップ面積 0.30（単位：ｃｍ2 ）
上記各集積回路装置Ａ〜Ｃに対して、上記スタッパーの
式を用いて予測歩留まりを算出すると、以下のようにな
る。
式を用いて予測歩留まりを算出すると、以下のようにな
る。
【００１６】
集積回路装置Ａ 予測歩留まり Ｙa1＝{1/(1+0.44*0.63)}*100 = 78.3%
集積回路装置Ｂ 予測歩留まり Ｙb1＝{1/(1+0.79*0.63)}*100 = 66.8%
集積回路装置Ｃ 予測歩留まり Ｙc1＝{1/(1+0.30*0.63)}*100 = 84.1%
と算出される。
【００１７】図５は、上記従来の算出方法の一例である
スタッパーの式を用いて算出する場合の予測歩留まりの
チップ面積依存曲線ｙ１と、上記集積回路装置Ａ〜Ｃを
実際に製造した際の歩留まりＺa1〜Ｚc1を示している。
同図に示されるように、実際の歩留まりＺa1〜Ｚc1は、
スタッパーの式に基づく推定値曲線ｙ１に一致せずに、
曲線ｙ１の上下にばらついている。
スタッパーの式を用いて算出する場合の予測歩留まりの
チップ面積依存曲線ｙ１と、上記集積回路装置Ａ〜Ｃを
実際に製造した際の歩留まりＺa1〜Ｚc1を示している。
同図に示されるように、実際の歩留まりＺa1〜Ｚc1は、
スタッパーの式に基づく推定値曲線ｙ１に一致せずに、
曲線ｙ１の上下にばらついている。
【００１８】そのため、従来の歩留まり推定において
は、いずれの推定式を使用するにしても、かなり大きな
余裕をもってウエハを投入せざるを得ず、無駄なウエハ
や時間等を節約することが困難であった。
は、いずれの推定式を使用するにしても、かなり大きな
余裕をもってウエハを投入せざるを得ず、無駄なウエハ
や時間等を節約することが困難であった。
【００１９】特に、製品寿命の短い集積回路装置におい
ては、開発段階で既に必要なウエハの数量を予測しなけ
ればならないが、予測した歩留まりから大きくはずれる
集積回路装置が多数存在していた。
ては、開発段階で既に必要なウエハの数量を予測しなけ
ればならないが、予測した歩留まりから大きくはずれる
集積回路装置が多数存在していた。
【００２０】そこで、本発明者は、上記図５に示すよう
な歩留まりの推定値と実際値との相違を生じる原因の解
明とその解決とを試みた結果、その主な原因が、集積回
路装置内に配設されているトランジスタ等の素子の密度
の相違によるものであるらしいことを見出した。
な歩留まりの推定値と実際値との相違を生じる原因の解
明とその解決とを試みた結果、その主な原因が、集積回
路装置内に配設されているトランジスタ等の素子の密度
の相違によるものであるらしいことを見出した。
【００２１】本発明は、かかる点に鑑みてなされたもの
であり、その目的は、集積回路装置内に配設される素子
密度を考慮して歩留まりの推定を行うことにより、チッ
プ面積の如何にかかわらず精度よく集積回路装置の予測
歩留まりを算出しうる統一的な歩留まり推定方法を提供
することにある。
であり、その目的は、集積回路装置内に配設される素子
密度を考慮して歩留まりの推定を行うことにより、チッ
プ面積の如何にかかわらず精度よく集積回路装置の予測
歩留まりを算出しうる統一的な歩留まり推定方法を提供
することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、集積回路装置の歩留まり推定方法とし
て、チップ面積から歩留まりを予測する推定式を用いる
際に、素子密度を考慮して補正されたチップ面積から歩
留まりを推定することにある。
に、本発明では、集積回路装置の歩留まり推定方法とし
て、チップ面積から歩留まりを予測する推定式を用いる
際に、素子密度を考慮して補正されたチップ面積から歩
留まりを推定することにある。
【００２３】具体的には、請求項１〜９に記載されてい
る集積回路装置の歩留まり推定方法に関する手段を講じ
ている。
る集積回路装置の歩留まり推定方法に関する手段を講じ
ている。
【００２４】本発明の集積回路装置の歩留まり推定方法
は、請求項１に記載されているように、集積回路装置内
の素子数と上記集積回路装置のチップ面積と上記集積回
路装置の製造工程における欠陥密度とを入力するステッ
プと、上記素子の単位面積当たりの数である素子密度を
算出するステップと、予想される歩留まりの欠陥密度及
びチップ面積に対する依存特性を表す推定式を選ぶステ
ップと、上記ステップで算出された上記素子密度に応じ
てチップ面積を補正するステップと、上記補正されたチ
ップ面積と上記欠陥密度を上記推定式に代入して、上記
集積回路装置の予測される歩留まりを算出するステップ
とを備えている。
は、請求項１に記載されているように、集積回路装置内
の素子数と上記集積回路装置のチップ面積と上記集積回
路装置の製造工程における欠陥密度とを入力するステッ
プと、上記素子の単位面積当たりの数である素子密度を
算出するステップと、予想される歩留まりの欠陥密度及
びチップ面積に対する依存特性を表す推定式を選ぶステ
ップと、上記ステップで算出された上記素子密度に応じ
てチップ面積を補正するステップと、上記補正されたチ
ップ面積と上記欠陥密度を上記推定式に代入して、上記
集積回路装置の予測される歩留まりを算出するステップ
とを備えている。
【００２５】この方法により、同じチップ面積でも素子
密度が大きいほどチップ面積が大きくなるように補正さ
れる。すなわち、素子密度が大きくなると配線密度も大
きくなることから、同じ数の欠陥に対する故障の発生確
率が高くなる、つまり歩留まりが低下することから、こ
のようにチップ面積が補正されることで、チップ面積の
如何に拘わらず高精度の歩留まり推定を行うことができ
る。
密度が大きいほどチップ面積が大きくなるように補正さ
れる。すなわち、素子密度が大きくなると配線密度も大
きくなることから、同じ数の欠陥に対する故障の発生確
率が高くなる、つまり歩留まりが低下することから、こ
のようにチップ面積が補正されることで、チップ面積の
如何に拘わらず高精度の歩留まり推定を行うことができ
る。
【００２６】請求項２に記載されているように、請求項
１において、上記製造工程で製造される集積回路装置の
素子数を基にして得た平均素子密度を算出するステップ
をさらに備え、上記チップ面積を補正するステップで
は、上記素子密度を平均素子密度で除した値の関数とし
て補正係数を決定し、この補正係数を入力されたチップ
面積に乗じることにより、チップ面積を補正することが
できる。
１において、上記製造工程で製造される集積回路装置の
素子数を基にして得た平均素子密度を算出するステップ
をさらに備え、上記チップ面積を補正するステップで
は、上記素子密度を平均素子密度で除した値の関数とし
て補正係数を決定し、この補正係数を入力されたチップ
面積に乗じることにより、チップ面積を補正することが
できる。
【００２７】この方法により、補正値を決定するための
変数をより適正に設定することができ、歩留まり推定の
ための統一的な手法を確立することが可能になる。
変数をより適正に設定することができ、歩留まり推定の
ための統一的な手法を確立することが可能になる。
【００２８】請求項３に記載されているように、請求項
２において、上記チップ面積を補正するステップでは、
上記使用する推定関数から逆算して得られる逆算チップ
面積をチップ面積で除した値と、素子密度を平均素子密
度で除した値との相関関係を示す各種集積回路装置につ
いてのデータから素子密度を平均素子密度で除した値の
もっとも確からしい関数として補正係数を決定すること
ができる。
２において、上記チップ面積を補正するステップでは、
上記使用する推定関数から逆算して得られる逆算チップ
面積をチップ面積で除した値と、素子密度を平均素子密
度で除した値との相関関係を示す各種集積回路装置につ
いてのデータから素子密度を平均素子密度で除した値の
もっとも確からしい関数として補正係数を決定すること
ができる。
【００２９】この方法により、現実の集積回路装置を製
造する工程におけるデータに基づいた正確な歩留まりの
推定を行うことができる。
造する工程におけるデータに基づいた正確な歩留まりの
推定を行うことができる。
【００３０】請求項４に記載されているように、請求項
１−３のいずれか１つにおいて、上記集積回路装置内に
異なる種類の回路が配設されている場合には、上記素子
密度を算出するステップでは、上記回路の種類に応じた
重み付けを行って素子密度を算出することが好ましい。
１−３のいずれか１つにおいて、上記集積回路装置内に
異なる種類の回路が配設されている場合には、上記素子
密度を算出するステップでは、上記回路の種類に応じた
重み付けを行って素子密度を算出することが好ましい。
【００３１】この方法により、素子密度だけでなく回路
の種類によって異なる配線密度の相違を反映した歩留ま
りの推定を行うことが可能になり、歩留まりの推定精度
が向上する。
の種類によって異なる配線密度の相違を反映した歩留ま
りの推定を行うことが可能になり、歩留まりの推定精度
が向上する。
【００３２】請求項５に記載されているように、請求項
４において、上記集積回路装置内に、ロジック回路領域
とメモリーセル領域とが設けられている場合には、上記
素子密度を算出するステップでは、上記メモリーセル領
域の素子数に０より大きく１より小さい重み係数を乗じ
て素子密度を算出することが好ましい。
４において、上記集積回路装置内に、ロジック回路領域
とメモリーセル領域とが設けられている場合には、上記
素子密度を算出するステップでは、上記メモリーセル領
域の素子数に０より大きく１より小さい重み係数を乗じ
て素子密度を算出することが好ましい。
【００３３】この方法により、メモリーセル領域のトラ
ンジスタでは１トランジスタあたりの配線が少ない事実
を反映した歩留まり推定を行うことができる。
ンジスタでは１トランジスタあたりの配線が少ない事実
を反映した歩留まり推定を行うことができる。
【００３４】請求項６に記載されているように、請求項
４において、上記集積回路装置内にデジタル回路領域と
アナログ回路領域とが設けられている場合には、上記ア
ナログ回路領域の素子数に１よりも大きい重み付けを行
って素子密度を算出することが好ましい。
４において、上記集積回路装置内にデジタル回路領域と
アナログ回路領域とが設けられている場合には、上記ア
ナログ回路領域の素子数に１よりも大きい重み付けを行
って素子密度を算出することが好ましい。
【００３５】この方法により、アナログ回路内のトラン
ジスタは１トランジスタあたりの配線量が多い等の事実
を反映した歩留まり推定を行うことができる。
ジスタは１トランジスタあたりの配線量が多い等の事実
を反映した歩留まり推定を行うことができる。
【００３６】請求項７に記載されているように、請求項
１−６のいずれか１つにおいて、上記集積回路装置内の
各素子の拡散層間を接続する配線層の形成状態により、
同じ個数の欠陥が与える故障確率が互いに異なる複数種
類の素子が設けられている場合には、上記素子密度を算
出するステップでは、上記各素子と配線との接続部にお
ける欠陥が与える故障確率に応じて上記素子数に重み付
けを行って素子密度を算出することが好ましい。
１−６のいずれか１つにおいて、上記集積回路装置内の
各素子の拡散層間を接続する配線層の形成状態により、
同じ個数の欠陥が与える故障確率が互いに異なる複数種
類の素子が設けられている場合には、上記素子密度を算
出するステップでは、上記各素子と配線との接続部にお
ける欠陥が与える故障確率に応じて上記素子数に重み付
けを行って素子密度を算出することが好ましい。
【００３７】この方法により、たとえばＡＬＲＯＭセル
とＣＷＲＯＭセルとのごとく、配線構造の相違によって
同じ欠陥数がもたらす故障の確率が異なる場合において
も、これを考慮した高精度の歩留まり推定を行うことが
できる。ここで、ＡＬＲＯＭとは記憶させるデータの形
成にアルミニウム配線を用いる形式のＲＯＭをいい、Ｃ
ＷＲＯＭとはバイアホール（コンタクト）の有無を用い
る形式のＲＯＭをいう。
とＣＷＲＯＭセルとのごとく、配線構造の相違によって
同じ欠陥数がもたらす故障の確率が異なる場合において
も、これを考慮した高精度の歩留まり推定を行うことが
できる。ここで、ＡＬＲＯＭとは記憶させるデータの形
成にアルミニウム配線を用いる形式のＲＯＭをいい、Ｃ
ＷＲＯＭとはバイアホール（コンタクト）の有無を用い
る形式のＲＯＭをいう。
【００３８】請求項８に記載されているように、請求項
１−７のうちいずれか１つにおいて、上記欠陥密度の推
定を、当該集積回路装置の製造工程における各種集積回
路装置についてのチップ面積及び欠陥密度と実際の歩留
まりとの関係を示すデータに基づいて行うことができ
る。
１−７のうちいずれか１つにおいて、上記欠陥密度の推
定を、当該集積回路装置の製造工程における各種集積回
路装置についてのチップ面積及び欠陥密度と実際の歩留
まりとの関係を示すデータに基づいて行うことができ
る。
【００３９】この方法により、直接欠陥を観察して実際
の歩留まりを算出することの困難さを回避しながら、各
製造ライン及び各種集積回路装置特有の条件に左右され
ることが多い実際の歩留まりに基づいた正確な欠陥密度
の把握が可能になる。
の歩留まりを算出することの困難さを回避しながら、各
製造ライン及び各種集積回路装置特有の条件に左右され
ることが多い実際の歩留まりに基づいた正確な欠陥密度
の把握が可能になる。
【００４０】請求項９に記載されているように、請求項
８において、上記チップ面積として、各集積回路装置に
おける素子密度に応じて素子密度が大きいほどチップ面
積を大きくするように補正したものを用いることが好ま
しい。
８において、上記チップ面積として、各集積回路装置に
おける素子密度に応じて素子密度が大きいほどチップ面
積を大きくするように補正したものを用いることが好ま
しい。
【００４１】この方法により、欠陥密度の推定精度も飛
躍的に向上するので、最終的な歩留まり推定精度もさら
に高くなる。
躍的に向上するので、最終的な歩留まり推定精度もさら
に高くなる。
【００４２】
（第１の実施形態）以下、本発明の第１の実施形態につ
いて、図１〜図３を参照しながら説明する。本実施形態
では、上記「発明が解決しようとする課題」の欄で例示
した３種類の集積回路装置Ａ〜Ｃについて、トランジス
タ密度を考慮しながらスタッパーの式を用いた歩留まり
の推定を行う。ただし、本実施形態では、説明を単純化
するために、集積回路装置Ａ〜Ｃがメモリを含まないラ
ンダムロジックのみを配設した集積回路装置である場合
について説明する。
いて、図１〜図３を参照しながら説明する。本実施形態
では、上記「発明が解決しようとする課題」の欄で例示
した３種類の集積回路装置Ａ〜Ｃについて、トランジス
タ密度を考慮しながらスタッパーの式を用いた歩留まり
の推定を行う。ただし、本実施形態では、説明を単純化
するために、集積回路装置Ａ〜Ｃがメモリを含まないラ
ンダムロジックのみを配設した集積回路装置である場合
について説明する。
【００４３】図１は、本実施形態に係る歩留まりの推定
方法の手順を示すフローチャートである。
方法の手順を示すフローチャートである。
【００４４】まず、ステップＳＴ１で、集積回路装置Ａ
〜Ｃのチップ面積，Ｔｒ数，欠陥密度を入力する。ただ
し、各集積回路装置のＴｒ数は、以下の通りである。
〜Ｃのチップ面積，Ｔｒ数，欠陥密度を入力する。ただ
し、各集積回路装置のＴｒ数は、以下の通りである。
【００４５】
集積回路装置Ａ チップ面積 0.44ｃｍ2 Ｔｒ数 140,840個
集積回路装置Ｂ チップ面積 0.79ｃｍ2 Ｔｒ数 739,851個
集積回路装置Ｃ チップ面積 0.30ｃｍ2 Ｔｒ数 154,387個
集積回路装置Ａは、単位面積当たりのＴｒ数が少ない
（トランジスタ密度が小さい）ものであり、集積回路装
置Ｂは単位面積当たりのＴｒ数が多いものであり、集積
回路Ｃは単位面積当たりのＴｒ数が平均値のものであ
る。
（トランジスタ密度が小さい）ものであり、集積回路装
置Ｂは単位面積当たりのＴｒ数が多いものであり、集積
回路Ｃは単位面積当たりのＴｒ数が平均値のものであ
る。
【００４６】また、上記集積回路装置Ａ〜Ｃの製造工程
中における拡散工程の欠陥密度Ｄは、たとえば半導体基
板面を観察して、結晶欠陥数，パーティクル数などを検
出することにより直接的に求められる。ただし、現実に
デバイスの不良につながる欠陥と実際に検出される欠陥
とは必ずしも一致しないことや、多数の工程において１
つの欠陥を重畳して数えることなどを考慮して、経験的
に欠陥密度Ｄを求めることも可能である。たとえば、使
用する製造ラインにおいては、スタッパーの式等で表さ
れる歩留まりのチップ面積依存特性が欠陥密度Ｄをパラ
メータとして変わることを利用して、実験で得られたチ
ップ面積と歩留まりのデータから最小２乗法等により、
欠陥密度Ｄを比較的正確に決定することができる。たと
えば、図６に示すデータがある場合には、Ｄ＝１．１と
決定することができる。ただし、後述するように、この
欠陥密度Ｄを決定する際にも、チップ面積をトランジス
タ密度で補正することが好ましい。また、図６におい
て、各集積回路装置において実際のデータを示す各点が
推定曲線から大きくずれていることに対しては、上述の
トランジスタ密度の相違の他、設計ミスや工程数の相違
などの多くの要因が影響している。
中における拡散工程の欠陥密度Ｄは、たとえば半導体基
板面を観察して、結晶欠陥数，パーティクル数などを検
出することにより直接的に求められる。ただし、現実に
デバイスの不良につながる欠陥と実際に検出される欠陥
とは必ずしも一致しないことや、多数の工程において１
つの欠陥を重畳して数えることなどを考慮して、経験的
に欠陥密度Ｄを求めることも可能である。たとえば、使
用する製造ラインにおいては、スタッパーの式等で表さ
れる歩留まりのチップ面積依存特性が欠陥密度Ｄをパラ
メータとして変わることを利用して、実験で得られたチ
ップ面積と歩留まりのデータから最小２乗法等により、
欠陥密度Ｄを比較的正確に決定することができる。たと
えば、図６に示すデータがある場合には、Ｄ＝１．１と
決定することができる。ただし、後述するように、この
欠陥密度Ｄを決定する際にも、チップ面積をトランジス
タ密度で補正することが好ましい。また、図６におい
て、各集積回路装置において実際のデータを示す各点が
推定曲線から大きくずれていることに対しては、上述の
トランジスタ密度の相違の他、設計ミスや工程数の相違
などの多くの要因が影響している。
【００４７】本実施形態では、上記「発明が解決しよう
とする課題」の欄で述べたと同様に、欠陥密度Ｄが一様
で０．６３（個／ｃｍ2 ）であったとする。
とする課題」の欄で述べたと同様に、欠陥密度Ｄが一様
で０．６３（個／ｃｍ2 ）であったとする。
【００４８】次に、ステップＳＴ２で、集積回路装置の
単位面積あたりのＴｒ数であるトランジスタ密度ＴＤ
（単位：個／ｃｍ2 ）を、下記式 ＴＤ＝Ｔｒ数／チップ面積 から算出する。また、現に製造している各種集積回路装
置のトランジスタ密度ＴＤの平均値である平均トランジ
スタ密度ＴＤＭ（単位：個／ｃｍ2 ）も同様に算出す
る。本実施形態では、上記拡散工程において現に製造し
ている各種集積回路装置の平均トランジスタ密度ＴＤＭ
が５４００（個／ｃｍ2 ）と算出されたとする。
単位面積あたりのＴｒ数であるトランジスタ密度ＴＤ
（単位：個／ｃｍ2 ）を、下記式 ＴＤ＝Ｔｒ数／チップ面積 から算出する。また、現に製造している各種集積回路装
置のトランジスタ密度ＴＤの平均値である平均トランジ
スタ密度ＴＤＭ（単位：個／ｃｍ2 ）も同様に算出す
る。本実施形態では、上記拡散工程において現に製造し
ている各種集積回路装置の平均トランジスタ密度ＴＤＭ
が５４００（個／ｃｍ2 ）と算出されたとする。
【００４９】次に、ステップＳＴ３で、使用する推定式
Ｙ＝ｆ（Ａ）を選ぶ。本実施形態では、スタッパーの式
である下記式（１） Ｙ＝｛１／（１＋Ａ＊Ｄ）｝＊１００ （１） を用いる。
Ｙ＝ｆ（Ａ）を選ぶ。本実施形態では、スタッパーの式
である下記式（１） Ｙ＝｛１／（１＋Ａ＊Ｄ）｝＊１００ （１） を用いる。
【００５０】ここで、本発明の歩留まり推定方法では、
上記式（１）におけるチップ面積Ａを集積回路装置内に
おけるトランジスタ密度を考慮して補正することが最大
の特徴である。たとえばトランジスタ密度が高くなる
と、配線密度も高くなり、同じ欠陥密度に対する故障の
発生確率が高くなるからである。そのために、本実施形
態では、チップ面積Ａの補正係数をＫとして、上記式
（１）を下記式（２） Ｙ＝｛１／（１＋Ａ＊Ｋ＊Ｄ）｝＊１００ （２） の形にする。
上記式（１）におけるチップ面積Ａを集積回路装置内に
おけるトランジスタ密度を考慮して補正することが最大
の特徴である。たとえばトランジスタ密度が高くなる
と、配線密度も高くなり、同じ欠陥密度に対する故障の
発生確率が高くなるからである。そのために、本実施形
態では、チップ面積Ａの補正係数をＫとして、上記式
（１）を下記式（２） Ｙ＝｛１／（１＋Ａ＊Ｋ＊Ｄ）｝＊１００ （２） の形にする。
【００５１】ここで、式（２）中のＫ値は、実際の集積
回路装置毎のＴｒ数を反映するようにチップ面積Ａを補
正する係数であるが、この補正係数Ｋを決定するため
に、以下の処理を行う。
回路装置毎のＴｒ数を反映するようにチップ面積Ａを補
正する係数であるが、この補正係数Ｋを決定するため
に、以下の処理を行う。
【００５２】まず、ステップＳＴ４で、上記式（１）か
ら、その逆関数であるＡ＝ｆ-1（Ｙ）を算出する。本実
施形態では、現に製造している各集積回路装置の実際の
拡散工程の歩留まりＹ（単位：％）と、拡散工程の欠陥
密度Ｄ（単位：個／ｃｍ2 ）から、スタッパーの式を用
いて逆算する。すなわち、逆算チップ面積Ａ’（単位：
ｃｍ2 ）は、下記式（３） Ａ’＝（１００／Ｙ−１）／Ｄ （３） で表し、この式（３）に欠陥密度Ｄを代入する。式
（３）における予測歩留まりＹが最終的にトランジスタ
密度ＴＤを考慮して補正されることを考えると、このよ
うに算出された逆算チップ面積Ａ’は補正されたチップ
面積と考えることができるので、Ｋ＝Ａ’／Ａと考えて
もよい。
ら、その逆関数であるＡ＝ｆ-1（Ｙ）を算出する。本実
施形態では、現に製造している各集積回路装置の実際の
拡散工程の歩留まりＹ（単位：％）と、拡散工程の欠陥
密度Ｄ（単位：個／ｃｍ2 ）から、スタッパーの式を用
いて逆算する。すなわち、逆算チップ面積Ａ’（単位：
ｃｍ2 ）は、下記式（３） Ａ’＝（１００／Ｙ−１）／Ｄ （３） で表し、この式（３）に欠陥密度Ｄを代入する。式
（３）における予測歩留まりＹが最終的にトランジスタ
密度ＴＤを考慮して補正されることを考えると、このよ
うに算出された逆算チップ面積Ａ’は補正されたチップ
面積と考えることができるので、Ｋ＝Ａ’／Ａと考えて
もよい。
【００５３】本発明では、この補正係数Ｋがトランジス
タ密度ＴＤに依存して変化する関数であるとしている。
すなわち、Ｋ値は、トランジスタ密度ＴＤと平均トラン
ジスタ密度ＴＤＭとの比（ＴＤ／ＴＤＭ）の関数になる
と考え、下記式（４） Ｋ＝Ａ’／Ａ＝ｇ（ＴＤ／ＴＤＭ） （４） を決定するために、以下の処理を行う。
タ密度ＴＤに依存して変化する関数であるとしている。
すなわち、Ｋ値は、トランジスタ密度ＴＤと平均トラン
ジスタ密度ＴＤＭとの比（ＴＤ／ＴＤＭ）の関数になる
と考え、下記式（４） Ｋ＝Ａ’／Ａ＝ｇ（ＴＤ／ＴＤＭ） （４） を決定するために、以下の処理を行う。
【００５４】図３は、逆算チップ面積Ａ’と実チップ面
積Ａとの比（Ａ’／Ａ）と、集積回路装置のトランジス
タ密度ＴＤと、上記集積回路装置を製造する拡散工程に
おいて現に製造している各種集積回路装置のＴＤの平均
値である平均トランジスタ密度ＴＤＭとの比（ＴＤ／Ｔ
ＤＭ）との関係をプロットした図である。図３に示すさ
れるように、比（Ａ’／Ａ）と比（ＴＤ／ＴＤＭ）との
間には、概略的に以下のような傾向がある。
積Ａとの比（Ａ’／Ａ）と、集積回路装置のトランジス
タ密度ＴＤと、上記集積回路装置を製造する拡散工程に
おいて現に製造している各種集積回路装置のＴＤの平均
値である平均トランジスタ密度ＴＤＭとの比（ＴＤ／Ｔ
ＤＭ）との関係をプロットした図である。図３に示すさ
れるように、比（Ａ’／Ａ）と比（ＴＤ／ＴＤＭ）との
間には、概略的に以下のような傾向がある。
【００５５】（１）トランジスタ密度ＴＤが平均トラン
ジスタ密度ＴＤＭより大きい場合 この場合には、Ｔｒ相互の位置関係が密になることから
歩留まりに影響を及ぼす１Ｔｒ当たりの平均配線長が減
少するため、（Ａ’／Ａ）＜（ＴＤ／ＴＤＭ）となる。
つまり、図３において、Ａ’／Ａ＝ＴＤ／ＴＤＭとした
ときの直線ｇ１よりも下方にある点が多い。また、トラ
ンジスタ密度ＴＤが平均トランジスタ密度ＴＤＭより大
きくなればなるほど、左辺と右辺との差は大きくなる。
ジスタ密度ＴＤＭより大きい場合 この場合には、Ｔｒ相互の位置関係が密になることから
歩留まりに影響を及ぼす１Ｔｒ当たりの平均配線長が減
少するため、（Ａ’／Ａ）＜（ＴＤ／ＴＤＭ）となる。
つまり、図３において、Ａ’／Ａ＝ＴＤ／ＴＤＭとした
ときの直線ｇ１よりも下方にある点が多い。また、トラ
ンジスタ密度ＴＤが平均トランジスタ密度ＴＤＭより大
きくなればなるほど、左辺と右辺との差は大きくなる。
【００５６】（２）トランジスタ密度ＴＤが平均トラン
ジスタ密度ＴＤＭより小さい場合 この場合には、歩留まりに影響を及ぼす１Ｔｒ当たりの
平均配線長が増加するため、（Ａ’／Ａ）＞（ＴＤ／Ｔ
ＤＭ）となり、トランジスタ密度ＴＤが平均トランジス
タ密度ＴＤＭより小さくなればなるほど、左辺と右辺の
差は大きくなる。つまり、図３において、Ａ’／Ａ＝Ｔ
Ｄ／ＴＤＭとしたときの直線ｇ１よりも上方にある点が
多い。
ジスタ密度ＴＤＭより小さい場合 この場合には、歩留まりに影響を及ぼす１Ｔｒ当たりの
平均配線長が増加するため、（Ａ’／Ａ）＞（ＴＤ／Ｔ
ＤＭ）となり、トランジスタ密度ＴＤが平均トランジス
タ密度ＴＤＭより小さくなればなるほど、左辺と右辺の
差は大きくなる。つまり、図３において、Ａ’／Ａ＝Ｔ
Ｄ／ＴＤＭとしたときの直線ｇ１よりも上方にある点が
多い。
【００５７】なお、実際に設計される集積回路装置にお
いては、比（ＴＤ／ＴＤＭ）の値は０．３〜４程度にな
るので、この定義域においてデータと適合するような関
数関係を決定すればよい。
いては、比（ＴＤ／ＴＤＭ）の値は０．３〜４程度にな
るので、この定義域においてデータと適合するような関
数関係を決定すればよい。
【００５８】そこで、上述の関係を満たし、かつ図３の
データに適合するように、関数関係Ｋ＝ｇ（ＴＤ／ＴＤ
Ｍ）を決定する。ここでは、図３の各点の分布状態から
見て、同図に示す曲線ｇ２がデータにもっとも近い関数
を表すとする。つまり、補正係数Ｋを、比（ＴＤ／ＴＤ
Ｍ）の平方根の関数として、下記式（５） Ｋ＝SQRT（ＴＤ／ＴＤＭ） （５） で近似する。これは、実用上十分な近似であることがわ
かった。
データに適合するように、関数関係Ｋ＝ｇ（ＴＤ／ＴＤ
Ｍ）を決定する。ここでは、図３の各点の分布状態から
見て、同図に示す曲線ｇ２がデータにもっとも近い関数
を表すとする。つまり、補正係数Ｋを、比（ＴＤ／ＴＤ
Ｍ）の平方根の関数として、下記式（５） Ｋ＝SQRT（ＴＤ／ＴＤＭ） （５） で近似する。これは、実用上十分な近似であることがわ
かった。
【００５９】次に、ステップＳＴ６で、上記式（５）か
ら補正係数Ｋを算出する。たとえば、上記集積回路装置
Ａ〜ＣのＫ値は以下のように算出される。
ら補正係数Ｋを算出する。たとえば、上記集積回路装置
Ａ〜ＣのＫ値は以下のように算出される。
【００６０】
集積回路装置Ａ Ｋa ＝SQRT(TD/TDM)＝SQRT{(140,840/0.44)/5400}=0.770
集積回路装置Ｂ Ｋb ＝SQRT(TD/TDM)＝SQRT{(739,851/0.79)/5400}=1.317
集積回路装置Ｃ Ｋc ＝SQRT(TD/TDM)＝SQRT{(154,387/0.30)/5400}=0.976
次に、ステップＳＴ７で、上記Ｋa ，Ｋb ，Ｋc を上記
式（１）に代入することにより、予測歩留まりを算出す
る。たとえば、上記各集積回路装置Ａ〜Ｃの予測歩留ま
りは、以下のように算出される。
式（１）に代入することにより、予測歩留まりを算出す
る。たとえば、上記各集積回路装置Ａ〜Ｃの予測歩留ま
りは、以下のように算出される。
【００６１】
集積回路装置Ａ Ｙa2＝{1/(1+0.44*0.770*0.63)}*100 ＝82.4%
集積回路装置Ｂ Ｙb2＝{1/(1+0.79*1.317*0.63)}*100 ＝60.4%
集積回路装置Ｃ Ｙc2＝{1/(1+0.30*0.976*0.63)}*100 ＝84.4%
図２は、補正されたチップ面積Ａ＊Ｋと歩留まりＹとの
関係を示す。図中、実線で示す点Ｙa2〜Ｙc2は上述の算
出結果を示す。また、点線で示される点Ｚa1〜Ｚc1は補
正されていないチップ面積Ａについて実際の歩留まりを
表示した点であり、実線で示される点Ｚa2〜Ｚc2は実際
の歩留まりを補正されたチップ面積Ａ＊Ｋについて表示
した点である。同図に示されるように、補正されたチッ
プ面積Ａ＊Ｋを用いて比較すると、実際の歩留まりと予
測歩留まりは、各集積回路装置Ａ〜Ｃについてよく一致
している。
関係を示す。図中、実線で示す点Ｙa2〜Ｙc2は上述の算
出結果を示す。また、点線で示される点Ｚa1〜Ｚc1は補
正されていないチップ面積Ａについて実際の歩留まりを
表示した点であり、実線で示される点Ｚa2〜Ｚc2は実際
の歩留まりを補正されたチップ面積Ａ＊Ｋについて表示
した点である。同図に示されるように、補正されたチッ
プ面積Ａ＊Ｋを用いて比較すると、実際の歩留まりと予
測歩留まりは、各集積回路装置Ａ〜Ｃについてよく一致
している。
【００６２】また、曲線ｙ１は補正係数Ｋ＝１としたと
きの式（１）つまりスタッパーの式から算出される曲線
であり、上記図５に示すものと同じ曲線である。同図に
示されるように、予測歩留まりＹa2〜Ｙc2は曲線ｙ１に
ほぼのっている。つまり、チップ面積を補正すること
で、スタッパーの式等の基本的な推定式を用いた歩留ま
りの推定を正確に行うことができることがわかる。
きの式（１）つまりスタッパーの式から算出される曲線
であり、上記図５に示すものと同じ曲線である。同図に
示されるように、予測歩留まりＹa2〜Ｙc2は曲線ｙ１に
ほぼのっている。つまり、チップ面積を補正すること
で、スタッパーの式等の基本的な推定式を用いた歩留ま
りの推定を正確に行うことができることがわかる。
【００６３】以上に説明したように、本実施形態によれ
ば、トランジスタ密度を考慮して補正された推定式（本
実施形態ではスタッパーの式）から予測歩留まりを算出
することにより、実際値にほぼ一致した歩留まりを算出
することができ、非常に高い推定精度を得ることができ
る。
ば、トランジスタ密度を考慮して補正された推定式（本
実施形態ではスタッパーの式）から予測歩留まりを算出
することにより、実際値にほぼ一致した歩留まりを算出
することができ、非常に高い推定精度を得ることができ
る。
【００６４】つまり、トランジスタ密度が大きいとその
分配線密度も高くなるので、単位面積内に同じ数の欠陥
があったとしても、その欠陥によって集積回路装置が故
障する確率も増大する。そこで、トランジスタ密度ＴＤ
が大きいものではこのチップ面積を見かけ上実際の値Ａ
よりも大きくするように補正することにより、推定式を
利用しながら推定精度を高めることができるのである。
分配線密度も高くなるので、単位面積内に同じ数の欠陥
があったとしても、その欠陥によって集積回路装置が故
障する確率も増大する。そこで、トランジスタ密度ＴＤ
が大きいものではこのチップ面積を見かけ上実際の値Ａ
よりも大きくするように補正することにより、推定式を
利用しながら推定精度を高めることができるのである。
【００６５】なお、その場合、必ずしも本実施形態のよ
うに、補正係数Ｋを比（ＴＤ／ＴＤＭ）の関数として表
す必要はなく、実験等から補正係数Ｋをトランジスタ密
度ＴＤの関数として決定してもよい。
うに、補正係数Ｋを比（ＴＤ／ＴＤＭ）の関数として表
す必要はなく、実験等から補正係数Ｋをトランジスタ密
度ＴＤの関数として決定してもよい。
【００６６】ただし、本実施形態のごとく、各種集積回
路装置における平均トランジスタ密度ＴＤＭを求め、比
（ＴＤ／ＴＤＭ）に応じて補正係数Ｋを決定することに
より、補正係数Ｋを決定するための変数をより適正に設
定することができ、その結果、Ｋ値を求めるための統一
的な手法を確立することが可能になる。
路装置における平均トランジスタ密度ＴＤＭを求め、比
（ＴＤ／ＴＤＭ）に応じて補正係数Ｋを決定することに
より、補正係数Ｋを決定するための変数をより適正に設
定することができ、その結果、Ｋ値を求めるための統一
的な手法を確立することが可能になる。
【００６７】さらに、逆算チップ面積Ａ’を算出して、
各種集積回路装置における比（ＴＤ／ＴＤＭ）と比
（Ａ’／Ａ）との相関関係から比（ＴＤ／ＴＤＭ）と補
正係数Ｋとの関数関係を決定することにより、現実のデ
ータに即してより確からしい関数関係ｇを求めることが
できる。
各種集積回路装置における比（ＴＤ／ＴＤＭ）と比
（Ａ’／Ａ）との相関関係から比（ＴＤ／ＴＤＭ）と補
正係数Ｋとの関数関係を決定することにより、現実のデ
ータに即してより確からしい関数関係ｇを求めることが
できる。
【００６８】また、図６に示す欠陥密度Ｄの決定の際に
も、本実施形態の手法を利用して、チップ面積をトラン
ジスタ密度ＴＤで補正しておくことが好ましい。たとえ
ば図６に示す点Ａ，Ｂ，Ｃは補正前のチップ面積である
が、これらをトランジスタ密度ＴＤと平均トランジスタ
密度ＴＤＭとの比で補正することによって、それぞれ同
図に示す点Ａ’，Ｂ’，Ｃ’のごとく推定曲線に近い点
に移動するので、たとえば最小２乗法を用いてパラメー
タである欠陥密度Ｄの決定を行う際にも、より正確な推
定を行うことが可能となる。
も、本実施形態の手法を利用して、チップ面積をトラン
ジスタ密度ＴＤで補正しておくことが好ましい。たとえ
ば図６に示す点Ａ，Ｂ，Ｃは補正前のチップ面積である
が、これらをトランジスタ密度ＴＤと平均トランジスタ
密度ＴＤＭとの比で補正することによって、それぞれ同
図に示す点Ａ’，Ｂ’，Ｃ’のごとく推定曲線に近い点
に移動するので、たとえば最小２乗法を用いてパラメー
タである欠陥密度Ｄの決定を行う際にも、より正確な推
定を行うことが可能となる。
【００６９】（第２の実施形態）次に、メモリを含む集
積回路装置の予測歩留まりに関する第２の実施形態につ
いて説明する。本実施形態では、メモリとしてＲＯＭを
含む集積回路装置Ｄの歩留まりを推定する方法について
説明する。
積回路装置の予測歩留まりに関する第２の実施形態につ
いて説明する。本実施形態では、メモリとしてＲＯＭを
含む集積回路装置Ｄの歩留まりを推定する方法について
説明する。
【００７０】本実施形態で使用する集積回路装置Ｄに関
するデータは以下の通りである。
するデータは以下の通りである。
【００７１】チップ面積 Ａ＝０．４６ｃｍ2
Ｔｒ数
集積回路装置内のＲＯＭ部分のＴｒ数をＴｒROM （単
位：個）とすると、 ＴｒROM ＝５２４，２８８個 集積回路装置内のＲＯＭ以外のＴｒ数をＴｒLOG （単
位：個）とすると、 ＴｒLOG ＝１３０，０００個 集積回路装置Ｄを製造する拡散工程の欠陥密度 Ｄ＝０．６３（個／ｃｍ2 ） 上記拡散工程において現に製造している各種集積回路装
置のＴＤの平均値 ＴＤＭ＝５４００（個／ｃｍ2 ） 本実施形態においても、図１のフローチャートの各ステ
ップＳＴ１〜ＳＴ７に沿って歩留まりの推定を行う点は
同じである。ただし、本実施形態では、歩留まりに影響
を与える欠陥としては、パーティクルの存在によって生
じる配線のショートや断線が不良の大部分を占めること
を考慮して、以下のような修正を施している。
位：個）とすると、 ＴｒROM ＝５２４，２８８個 集積回路装置内のＲＯＭ以外のＴｒ数をＴｒLOG （単
位：個）とすると、 ＴｒLOG ＝１３０，０００個 集積回路装置Ｄを製造する拡散工程の欠陥密度 Ｄ＝０．６３（個／ｃｍ2 ） 上記拡散工程において現に製造している各種集積回路装
置のＴＤの平均値 ＴＤＭ＝５４００（個／ｃｍ2 ） 本実施形態においても、図１のフローチャートの各ステ
ップＳＴ１〜ＳＴ７に沿って歩留まりの推定を行う点は
同じである。ただし、本実施形態では、歩留まりに影響
を与える欠陥としては、パーティクルの存在によって生
じる配線のショートや断線が不良の大部分を占めること
を考慮して、以下のような修正を施している。
【００７２】ステップＳＴ１では、Ｔｒ数として、Ｔｒ
ROM とＴｒLOG とを入力し、ステップＳＴ２では、以下
の考えに基づきトランジスタ密度ＴＤを算出する。
ROM とＴｒLOG とを入力し、ステップＳＴ２では、以下
の考えに基づきトランジスタ密度ＴＤを算出する。
【００７３】一般的に、ランダムロジック回路内のＴｒ
とＲＯＭ内のＴｒとでは、１Ｔｒあたりの配線数（但
し、電源との接続配線を除く）に、以下のような差異が
ある。
とＲＯＭ内のＴｒとでは、１Ｔｒあたりの配線数（但
し、電源との接続配線を除く）に、以下のような差異が
ある。
【００７４】
ランダムロジック ２本（ドレインとゲート）
ＲＯＭ １本（ドレイン）
そして、１Ｔｒあたりの配線数に差異があるために、配
線部分で同じ欠陥密度が存在していても、その欠陥密度
の集積回路装置の歩留まりへの影響が異なってくること
を考慮して、トランジスタ密度ＴＤを算出するにあた
り、ＲＯＭ部分のＴｒ数を上記配線数の比を用いて補正
する。すなわち、下記式 ＴＤ＝（ＴｒLOG ＋０．５＊ＴｒROM ）／Ａ により、トランジスタ密度ＴＤを算出する。言い換える
と、トランジスタ等の素子の種類に応じて重み付けを行
う。
線部分で同じ欠陥密度が存在していても、その欠陥密度
の集積回路装置の歩留まりへの影響が異なってくること
を考慮して、トランジスタ密度ＴＤを算出するにあた
り、ＲＯＭ部分のＴｒ数を上記配線数の比を用いて補正
する。すなわち、下記式 ＴＤ＝（ＴｒLOG ＋０．５＊ＴｒROM ）／Ａ により、トランジスタ密度ＴＤを算出する。言い換える
と、トランジスタ等の素子の種類に応じて重み付けを行
う。
【００７５】そして、図１のフローチャートの各ステッ
プＳＴ１〜ＳＴ７に沿って、補正係数Ｋの算出，予測歩
留まりＹの算出を実行した結果、下記の値が得られた。
プＳＴ１〜ＳＴ７に沿って、補正係数Ｋの算出，予測歩
留まりＹの算出を実行した結果、下記の値が得られた。
【００７６】
ＴＤ＝（130,000+0.5*524,288）/0.46＝8,525
Ｋ＝SQRT（8525/5400） ＝1.256
Ｙd ＝｛1/（1＋0.46*1.256*0.63）｝*100＝73.3（％）
図２の点Ｙd は、その結果得られた予測歩留まりであ
る。同図に示されるように、点Ｙd は、曲線ｙ１に極め
て近い値を示している。
る。同図に示されるように、点Ｙd は、曲線ｙ１に極め
て近い値を示している。
【００７７】すなわち、本実施形態の歩留まり推定方法
によれば、メモリＴｒとロジックＴｒとでは１Ｔｒあた
りの配線数に相違がある点に着目し、それに応じて重み
付けを行ったトランジスタ密度ＴＤを用いて歩留まりの
推定を行うことにより、メモリとロジックとを備えた集
積回路装置についても、高い歩留まり推定を行うことが
できる。
によれば、メモリＴｒとロジックＴｒとでは１Ｔｒあた
りの配線数に相違がある点に着目し、それに応じて重み
付けを行ったトランジスタ密度ＴＤを用いて歩留まりの
推定を行うことにより、メモリとロジックとを備えた集
積回路装置についても、高い歩留まり推定を行うことが
できる。
【００７８】ただし、重み付けの値そのものは本実施形
態における重み付けの値に限定されるものではない。
態における重み付けの値に限定されるものではない。
【００７９】（第３の実施形態）次に、第３の実施形態
について説明する。本実施形態では、上記第２の実施形
態のようなＴｒの配線数の相違だけでなく、配線の構造
による不良の発生確率の相違をも考慮する。
について説明する。本実施形態では、上記第２の実施形
態のようなＴｒの配線数の相違だけでなく、配線の構造
による不良の発生確率の相違をも考慮する。
【００８０】図４（ａ），（ｂ）は、ＡＬＲＯＭセルと
ＣＷＲＯＭセルとにおける不良の発生確率の相違を説明
するための平面図である。ここで、ＡＬＲＯＭとは記憶
させるデータの形成にアルミニウム配線を用いる形式の
ＲＯＭをいい、ＣＷＲＯＭとはバイアホール（コンタク
ト）の有無を用いる形式のＲＯＭをいう。ＡＬＲＯＭセ
ルとＣＷＲＯＭセルにおいて、同じ４つのパーティクル
が同じ箇所に存在していたとして、図４（ａ）に示すＡ
ＬＲＯＭセルにおいては３箇所でショートが発生するの
に対し、ＣＷＲＯＭにおいては、２箇所でしかショート
が発生しない。つまり、配線の形成方法が異なるため
に、ＣＷＲＯＭセルにおいてはＸ方向のみにおいてＡＬ
間ショートが問題となるのに対し、ＡＬＲＯＭセルにお
いては、コンタクトにおけるアルミニウムデータが各々
孤立しているためにＸ，Ｙ方向のいずれにおいてもショ
ートが問題となるからである。
ＣＷＲＯＭセルとにおける不良の発生確率の相違を説明
するための平面図である。ここで、ＡＬＲＯＭとは記憶
させるデータの形成にアルミニウム配線を用いる形式の
ＲＯＭをいい、ＣＷＲＯＭとはバイアホール（コンタク
ト）の有無を用いる形式のＲＯＭをいう。ＡＬＲＯＭセ
ルとＣＷＲＯＭセルにおいて、同じ４つのパーティクル
が同じ箇所に存在していたとして、図４（ａ）に示すＡ
ＬＲＯＭセルにおいては３箇所でショートが発生するの
に対し、ＣＷＲＯＭにおいては、２箇所でしかショート
が発生しない。つまり、配線の形成方法が異なるため
に、ＣＷＲＯＭセルにおいてはＸ方向のみにおいてＡＬ
間ショートが問題となるのに対し、ＡＬＲＯＭセルにお
いては、コンタクトにおけるアルミニウムデータが各々
孤立しているためにＸ，Ｙ方向のいずれにおいてもショ
ートが問題となるからである。
【００８１】そこで、本実施形態では、メモリセル領域
におけるＡＬＲＯＭセルの数をＴＲALROM とし、ＣＷＲ
ＯＭセルの数をＴＲCWROM として、トランジスタ密度Ｔ
Ｄ（実質的には配線密度）を下記式 ＴＤ＝（ＴｒLOG ＋０．５＊（ＴｒALROM ＋ＴｒCWROM
＊0.55）｝／Ａ に基づき算出する。
におけるＡＬＲＯＭセルの数をＴＲALROM とし、ＣＷＲ
ＯＭセルの数をＴＲCWROM として、トランジスタ密度Ｔ
Ｄ（実質的には配線密度）を下記式 ＴＤ＝（ＴｒLOG ＋０．５＊（ＴｒALROM ＋ＴｒCWROM
＊0.55）｝／Ａ に基づき算出する。
【００８２】なお、上記図１のフローチャートに沿って
処理を行うことは、上記第１，第２の実施形態と同じで
ある。
処理を行うことは、上記第１，第２の実施形態と同じで
ある。
【００８３】本実施形態によれば、各Ｔｒの拡散層間を
接続する配線の形成方法によって、同じ数の欠陥に対す
る故障確率が異なることに着目し、それに基づいて素子
数に重み付けを行ってトランジスタ密度ＴＤを算出する
ことにより、より高い精度で歩留まり推定を行うことが
できる。
接続する配線の形成方法によって、同じ数の欠陥に対す
る故障確率が異なることに着目し、それに基づいて素子
数に重み付けを行ってトランジスタ密度ＴＤを算出する
ことにより、より高い精度で歩留まり推定を行うことが
できる。
【００８４】ただし、重み付けの値そのものは本実施形
態における重み付けの値に限定されるものではない。
態における重み付けの値に限定されるものではない。
【００８５】（その他の実施形態）上記第２，第３の実
施形態では、いずれもデジタル回路のみが配置されてい
ることを前提に説明したが、デジタル回路とバイポーラ
トランジスタ等を有するアナログ回路とが配置されてい
る場合についても、１Ｔｒあたりの配線数等を考慮した
Ｔｒ数の重み付けを行うことができる。その場合、Ｔｒ
の大きさと配線量とを考慮して、たとえばアナログ回路
のＴｒ数をＴｒANAとすると、ＴｒANAには４倍程度の重
み付けを行うことにより、下記式 ＴＤ＝（ＴｒLOG ＋４＊ＴｒANA）／Ａ のようにトランジスタ密度ＴＤを算出することができ
る。
施形態では、いずれもデジタル回路のみが配置されてい
ることを前提に説明したが、デジタル回路とバイポーラ
トランジスタ等を有するアナログ回路とが配置されてい
る場合についても、１Ｔｒあたりの配線数等を考慮した
Ｔｒ数の重み付けを行うことができる。その場合、Ｔｒ
の大きさと配線量とを考慮して、たとえばアナログ回路
のＴｒ数をＴｒANAとすると、ＴｒANAには４倍程度の重
み付けを行うことにより、下記式 ＴＤ＝（ＴｒLOG ＋４＊ＴｒANA）／Ａ のようにトランジスタ密度ＴＤを算出することができ
る。
【００８６】上記各実施形態では、工程変動許容度Ｓが
１である場合のスタッパーの式（狭義にはシーズの式）
を用いて歩留まりの推定を行ったが、本発明はかかる実
施形態に限定されるものではなく、工程変動許容度Ｓが
１でないスタッパーの式 Ｙ＝１／｛（１＋Ａ＊Ｄ＊Ｓ）1/S ｝＊１００ において、チップ面積Ａの代わりにＡ＊Ｋを用いてもよ
い。
１である場合のスタッパーの式（狭義にはシーズの式）
を用いて歩留まりの推定を行ったが、本発明はかかる実
施形態に限定されるものではなく、工程変動許容度Ｓが
１でないスタッパーの式 Ｙ＝１／｛（１＋Ａ＊Ｄ＊Ｓ）1/S ｝＊１００ において、チップ面積Ａの代わりにＡ＊Ｋを用いてもよ
い。
【００８７】さらに、ポアソンの式，マーフィーの式，
ムーアの式、あるいは他の推定式を利用することができ
ることはいうまでもない。
ムーアの式、あるいは他の推定式を利用することができ
ることはいうまでもない。
【００８８】また、上記各実施形態における素子はいず
れもトランジスタであるが、本発明の素子はかかる実施
形態に限定されるものではなく、ダイオード等のトラン
ジスタ以外の能動素子や、抵抗素子，容量素子等の受動
素子についても本発明を適用することができる。
れもトランジスタであるが、本発明の素子はかかる実施
形態に限定されるものではなく、ダイオード等のトラン
ジスタ以外の能動素子や、抵抗素子，容量素子等の受動
素子についても本発明を適用することができる。
【００８９】
【発明の効果】請求項１〜９によれば、欠陥密度及びチ
ップ面積に対する歩留まりの依存特性を示す推定式を用
いて集積回路装置の歩留まりを推定する方法として、チ
ップ面積をトランジスタ密度に応じて補正するようにし
たので、数多くの種類の集積回路装置を同一の製造工程
で製造する集積回路装置製造事業において、該集積回路
装置のレイアウト設計完了前に正確な歩留まり予測が可
能となり、よって、集積回路装置の製造工程への投入ウ
エハ等の無駄を削減することができる。
ップ面積に対する歩留まりの依存特性を示す推定式を用
いて集積回路装置の歩留まりを推定する方法として、チ
ップ面積をトランジスタ密度に応じて補正するようにし
たので、数多くの種類の集積回路装置を同一の製造工程
で製造する集積回路装置製造事業において、該集積回路
装置のレイアウト設計完了前に正確な歩留まり予測が可
能となり、よって、集積回路装置の製造工程への投入ウ
エハ等の無駄を削減することができる。
【００９０】特に、請求項２，３によれば、素子密度と
平均素子密度の比に応じてチップ面積を補正することに
より、歩留まりの推定精度のさらなる向上を図ることが
できる。
平均素子密度の比に応じてチップ面積を補正することに
より、歩留まりの推定精度のさらなる向上を図ることが
できる。
【００９１】また、請求項４〜７によれば、素子の種類
によって配線密度が異なることや、配線の種類によって
欠陥が与える故障確率が異なることを考慮して素子密度
を算出する際の素子数に重み付けを行うようにしたの
で、歩留まりの推定精度のさらなる向上を図ることがで
きる。
によって配線密度が異なることや、配線の種類によって
欠陥が与える故障確率が異なることを考慮して素子密度
を算出する際の素子数に重み付けを行うようにしたの
で、歩留まりの推定精度のさらなる向上を図ることがで
きる。
【００９２】さらに、請求項８，９によれば、欠陥密度
を算出する際にも素子密度に応じてチップ面積を補正す
るようにしたので、歩留まりの推定精度のさらなる向上
を図ることができる。
を算出する際にも素子密度に応じてチップ面積を補正す
るようにしたので、歩留まりの推定精度のさらなる向上
を図ることができる。
【図１】各実施形態に係る集積回路装置の歩留まり推定
の手順を示すフローチャート図である。
の手順を示すフローチャート図である。
【図２】第１の実施形態による予測歩留まりと実際の歩
留まり結果とを比較して示す図である。
留まり結果とを比較して示す図である。
【図３】第１の実施形態において利用した各種集積回路
装置のＡ’／ＡとＴＤ／ＴＤＭの相関関係を示す図であ
る。
装置のＡ’／ＡとＴＤ／ＴＤＭの相関関係を示す図であ
る。
【図４】第２の実施形態に係る集積回路装置のＡＬＲＯ
ＭセルとＣＷＲＯＭセルとにおける配線構造の相違を示
すための平面図である。
ＭセルとＣＷＲＯＭセルとにおける配線構造の相違を示
すための平面図である。
【図５】従来のスタッパーの式を用いた算出方法による
予測歩留まりと実際の歩留まり結果とを示す図である。
予測歩留まりと実際の歩留まり結果とを示す図である。
【図６】チップ面積−歩留まりの相関関係を示すデータ
から欠陥密度を決定する方法を説明するための図であ
る。
から欠陥密度を決定する方法を説明するための図であ
る。
【図７】チップ面積から歩留まりを推定する各モデルを
記述する推定曲線を示す特性図である。
記述する推定曲線を示す特性図である。
Ｚa1，Ｚb1，Ｚc1 歩留まりの実際値
Ｚa2，Ｚb2，Ｚc2 実際値の補正点
Ｙa1，Ｙb1，Ｙc1 未補正の予測歩留まり
Ｙa2，Ｙb2，Ｙc2 補正後の予測歩留まり
ｇ１ A'/A＝TD/TDMの関数曲線
ｇ２ A'/A＝SQRT（TD/TDM）の関数曲線
ｙ１ スタッパーの推定曲線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/02
H01L 21/66
Claims (9)
- 【請求項１】 集積回路装置内の素子数と、上記集積回
路装置のチップ面積と、上記集積回路装置の製造工程に
おける欠陥密度とを入力するステップと、 上記素子の単位面積当たりの数である素子密度を算出す
るステップと、 予想される歩留まりの欠陥密度及びチップ面積に対する
依存特性を表す推定式を選ぶステップと、 上記ステップで算出された上記素子密度に応じてチップ
面積を補正するステップと、 上記補正されたチップ面積と上記欠陥密度を上記推定式
に代入して、上記集積回路装置の予測される歩留まりを
算出するステップとを備えている集積回路装置の歩留ま
り推定方法。 - 【請求項２】 請求項１に記載の集積回路装置の歩留ま
り推定方法において、 上記製造工程で製造される集積回路装置の素子数を基に
して得た平均素子密度を算出するステップをさらに備
え、 上記チップ面積を補正するステップでは、上記素子密度
を平均素子密度で除した値の関数として補正係数を決定
し、この補正係数を入力されたチップ面積に乗じること
により、チップ面積を補正することを特徴とする集積回
路装置の歩留まり推定方法。 - 【請求項３】 請求項２に記載の集積回路装置の歩留ま
り推定方法において、 上記チップ面積を補正するステップでは、上記使用する
推定関数から逆算して得られる逆算チップ面積をチップ
面積で除した値と、素子密度を平均素子密度で除した値
との相関関係を示す各種集積回路装置についてのデータ
から素子密度を平均素子密度で除した値のもっとも確か
らしい関数として補正係数を決定することを特徴とする
集積回路の歩留まり推定方法。 - 【請求項４】 請求項１−３のいずれか１つに記載の集
積回路装置の歩留まり推定方法において、 上記集積回路装置内には、異なる種類の回路が配設され
ており、 上記素子密度を算出するステップでは、上記回路の種類
に応じた重み付けを行って素子密度を算出することを特
徴とする集積回路装置の歩留まり推定方法。 - 【請求項５】 請求項４に記載の集積回路装置の歩留ま
り推定方法において、 上記集積回路装置内には、ロジック回路領域とメモリー
セル領域とが設けられており、 上記素子密度を算出するステップでは、上記メモリーセ
ル領域の素子数に０より大きく１より小さい重み係数を
乗じて素子密度を算出することを特徴とする集積回路装
置の歩留まり推定方法。 - 【請求項６】 請求項４に記載の集積回路装置の歩留ま
り推定方法において、 上記集積回路装置内には、デジタル回路領域とアナログ
回路領域とが設けられており、 上記アナログ回路領域の素子数に１よりも大きい重み付
けを行って素子密度を算出することを特徴とする集積回
路装置の歩留まり推定方法。 - 【請求項７】 請求項１−６のいずれか１つに記載の集
積回路装置の歩留まり推定方法において、 上記集積回路装置内の各素子の拡散層間を接続する配線
層の形成状態により、同じ個数の欠陥が与える故障確率
が互いに異なる複数種類の素子が設けられており、 上記素子密度を算出するステップでは、上記各素子と配
線との接続部における欠陥が与える故障確率に応じて上
記素子数に重み付けを行って素子密度を算出することを
特徴とする集積回路装置の歩留まり推定方法。 - 【請求項８】 請求項１−７のうちいずれか１つに記載
の集積回路装置の歩留まり推定方法において、 上記欠陥密度の推定は、当該集積回路装置の製造工程に
おける各種集積回路装置についてのチップ面積及び欠陥
密度と実際の歩留まりとの関係を示すデータに基づいて
行われることを特徴とする集積回路装置の歩留まり推定
方法。 - 【請求項９】 請求項８に記載の集積回路装置の歩留ま
り推定方法において、 上記チップ面積として、各集積回路装置における素子密
度に応じて素子密度が大きいほどチップ面積を大きくす
るように補正したものを用いることを特徴とする集積回
路装置の歩留まり推定方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135597A JP3364109B2 (ja) | 1997-04-18 | 1997-04-18 | 集積回路装置の歩留まり推定方法 |
| KR1019970064290A KR100475937B1 (ko) | 1997-04-18 | 1997-11-29 | 집적회로장치의수율추정방법 |
| CNB971230579A CN1151548C (zh) | 1997-04-18 | 1997-12-01 | 集成电路装置的合格率估算方法 |
| TW086118171A TW356557B (en) | 1997-04-18 | 1997-12-03 | Good rate computing method of integrated circuit device |
| EP97121466A EP0872883B1 (en) | 1997-04-18 | 1997-12-05 | Method of manufacturing and for estimating yield of integrated circuit devices |
| DE69739262T DE69739262D1 (de) | 1997-04-18 | 1997-12-05 | Herstellungsmethode und Ausbeuteabschätzung integrierter Schaltungen |
| US09/061,088 US6311139B1 (en) | 1997-04-18 | 1998-04-16 | Method for estimating yield of integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135597A JP3364109B2 (ja) | 1997-04-18 | 1997-04-18 | 集積回路装置の歩留まり推定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294247A JPH10294247A (ja) | 1998-11-04 |
| JP3364109B2 true JP3364109B2 (ja) | 2003-01-08 |
Family
ID=14298537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10135597A Expired - Fee Related JP3364109B2 (ja) | 1997-04-18 | 1997-04-18 | 集積回路装置の歩留まり推定方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6311139B1 (ja) |
| EP (1) | EP0872883B1 (ja) |
| JP (1) | JP3364109B2 (ja) |
| KR (1) | KR100475937B1 (ja) |
| CN (1) | CN1151548C (ja) |
| DE (1) | DE69739262D1 (ja) |
| TW (1) | TW356557B (ja) |
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