KR100382021B1 - 반도체 장치 제조 방법, 반도체 장치 제조 지원 시스템, 및 반도체 장치 제조 시스템 - Google Patents

Abstract

본 발명에 따르면, 계측 공정 이름의 함수로서 기술된 공정 조건을 발생시키는 단계, 반도체 장치의 계측 공정을 수행하는 단계, 계측 결과와 공정 조건을 링크하여 새로운 공정 조건을 발생시키는 단계, 및 새로운 공정 조건하에서 반도체 장치 자체를 제조하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다. 또한, 이 제조 방법을 지원하기 위한 제조 지원 시스템과, 실행을 위한 제조 시스템과, 나아가서, 이 제조 방법을 실행하기 위한 프로그램 및 데이터가 저장되어 있는 기록 매체가 제공된다.

Description

반도체 장치 제조 방법, 반도체 장치 제조 지원 시스템, 및 반도체 장치 제조 시스템{SEMICONDUCTOR DEVICE MANUFACTURING METHOD, MANUFACTURING SUPPORT SYSTEM AND MANUFACTURING APPARATUS FOR MANUFACTURING THE SAME}

본 발명은 반도체 장치와 같은 전자 장치의 제조 기술에 관한 것으로, 특히 전자 장치의 제조 방법, 이 제조를 지원하기 위한 제어 시스템, 제조를 위한 제조 시스템, 및 이 제조 방법을 실현하기 위한 프로그램 및 이 제조 방법에 이용되는 데이터가 저장되어 있는 기록 매체에 관한 것이다.

반도체 장치의 제조 방법에서는, 반도체 기판, 대표적으로 실리콘 웨이퍼가 사용되고 이 반도체 기판 상에 디포지션, 리소그래피, 에칭 등의 일련의 공정을 수행함으로써 반도체 소자들이 집적 형성된다. 이들 반도체 소자들을 보다 높은 집적도로 집적 형성하려는 요구에 따라서, 각각의 소자들을 더욱 소형화할 필요가 잇다. 따라서, 반도체 제조를 위해 허용되는 설계 치수 허용 오차의 범위가 더욱 엄격해졌다.

제조 중의 각각의 공정에서는, 제어될 수 있는 반도체 장치 제조 장비의 공정 조건 범위(이하, "제어 범위"라 함) 내의 치수를 얻도록 제조가 수행된다. 그러나, 일부 경우에는, 각각의 공정의 공정 에러 또는 제어 범위가 반도체 장치 제조 장비의 사양을 효과적으로 반영하는 경우에 있어서도, 이전 공정에서의 공정 에러의 누적에 의하여 다음 공정에서의 제조가 불가능해질 수 있다.

첫 번째 종래의 예로서, 도 1에 도시된 바와 같이 층간 유전막으로서의 A 타입 막 및 B 타입 막 및 콘택홀을 포함하는 반도체 장치에 대한 공정 플로를 설명하겠다. 여기서, "공정 플로"(processing flow)는 복수의 제조 공정 이름 및 계측(metrology) 공정 이름이 반도체 장치의 제조 순서대로 배열되어 있는 플로차트를 의미한다. 그리고, 각각의 제조 공정에 공정 조건이 부가되는 경우에 있어서도, 각각의 계측 공정 이름에 계측 기준 등이 부가될 수 있다. 이 공정 플로에서는, A 타입 막을 퇴적하기 위한 제1 디포지션 공정인 스텝 S41, A 타입 막의 두께를 측정하기 위한 제1 계측 공정인 스텝 S42, B 타입 막을 퇴적하기 위한 제2 디포지션 공정인 스텝 S43, B 타입 막의 두께를 측정하기 위한 제2 계측 공정인 스텝 S44, 및 A 타입 막 및 B 타입 막을 에칭함으로써 콘택홀을 형성하기 위한 에칭 공정인 스텝 S45가 상기 순서대로 행해진다. 도 2a는 상기 공정 후의 반도체 장치의단면을 도시하고 있다.

도 1에 도시된 플로차트에서, 제1 디포지션 공정의 공정 조건은 +/- 10%의 제어 범위 내에서 두께 300㎚의 A 타입 막(붕인규산유리(BPSG : boro-phosphate-silicate-glass) 막 등)을 퇴적하는 데 있다. 스텝 S41에서, 이 조건에 적합하도록 제1 디포지션 공정이 수행되고 기판(101) 상에 도 2a의 A 타입 막(112)이 퇴적된다. 다음으로, 스텝 S42에서, 이 퇴적의 결과를 측정하기 위한 제1 계측 공정에 의해 두께가 측정된다. 만일 이 측정된 값이 제어 범위 내에 있으면, 플로는 다음 스텝 S43으로 진행하지만, 만일 그 값이 제어 범위 밖에 있으면, 퇴적이 결함이 있기 때문에 플로는 다음 스텝으로 진행할 수 없다.

제2 디포지션 공정의 공정 조건은 +/- 10%의 제어 범위 내에서 두께 600㎚의 B 타입 막(비도핑규산유리(NSG : non-doped-silicate-glass) 막 등)을 퇴적하는 데 있다. 스텝 S43에서, 이 조건에 적합하도록 제2 디포지션 공정이 수행되고 도 2a의 B 타입 막(113)이 퇴적된다. 다음으로, 스텝 S44에서, 이 퇴적의 결과를 측정하기 위한 제2 계측 공정에 의해 두께가 측정된다. 만일 이 측정된 값이 제어 범위 내에 있으면, 플로는 다음 스텝 S45로 진행하지만, 만일 그 값이 제어 범위 밖에 있으면, 퇴적이 결함이 있기 때문에 플로는 다음 스텝으로 진행할 수 없다.

마지막으로, 에칭 공정의 공정 조건은 도 2a에 도시된 바와 같이 A 타입 막 및 B 타입 막을 완전히 제거하는 것으로 결정된다. 에칭 깊이는, 그 값이 최소한인 경우에도, 제1 디포지션 공정 및 제2 디포지션 공정에서 각각 최대일 수 있는 두께의 어떠한 막(112, 113)도 남기지 않는 것으로 결정된다.

이 경우, 최대 두께는 A 타입 막의 두께 300㎚, B 타입 막의 두께 600㎚에 10% 증가한 것을 합하여 990㎚일 것이다. 에칭 깊이는 제어 범위 내에서 에칭 깊이가 10% 감소한 경우에 있어서도 최대 두께 990㎚의 어떠한 막도 남기지 않도록 1100㎚로 설정된다. 에칭 공정은 이 조건에 적합하도록 스텝 S45에서 수행되고, 도 2a의 콘택홀(134)이 형성된다.

이 상황에서, 도 2b에 도시된 바와 같이, 제어 범위 내에서 A 타입 막(122) 및 B 타입 막(123)은 최소일 수 있고, 에칭 깊이는 최대일 수 있다. 이 경우, 최대 두께는 A 타입 막의 두께 300㎚, B 타입 막의 두께 600㎚에 10% 감소한 것을 합하여 810㎚일 것이며, 에칭량은 1100㎚가 10% 증가하여 1210㎚일 것이다. 에칭 후 A 타입 막(122) 및 B 타입 막(123)의 과에칭량은 A 타입 막 및 B 타입 막의 에칭 깊이로 환산하여 400㎚일 것이며, 과에칭 비율은 49%에 이른다. 만일 과에칭되면, 기판이 에칭될 것이다. 기판 에칭 레이트는 예를 들면 A 타입 막 및 B 타입 막의 레이트의 약 10%까지 감소하므로, 과에칭 깊이는 40㎚일 것이다.

두 번째 종래의 예로서, 도 3에 도시된 플로차트를 참조하여 그래듀에이트된(graduated) 막을 평탄화하고 그 위에 막을 퇴적하여 형성된 층간 유전막을 포함하는 반도체 장치의 공정 플로를 설명하겠다. 이 공정 플로에서는, C 타입 막을 퇴적하기 위한 제1 디포지션 공정인 스텝 S51, C 타입 막의 두께를 측정하기 위한 제1 계측 공정인 스텝 S52, C 타입 막을 연마하기 위한 연마 공정인 스텝 S53, C 타입 막의 두께를 측정하기 위한 제2 계측 공정인 스텝 S54, 및 C 타입 막을 퇴적하기 위한 제2 디포지션 공정인 스텝 S55가 상기 순서대로 행해진다.

먼저, 제1 디포지션 공정의 공정 조건은 +/- 10%의 제어 범위 내에서 두께 1000㎚의 C 타입 막(플라스마 인핸스드 테트라에틸오소실리케이트(PE-TEOS : plasma enhanced tetra-ethyl-ortho-silicate) 막 등)을 퇴적하는 데 있다. 스텝 S51에서, 이 조건에 적합하도록 제1 디포지션 공정이 수행되고 도 4a의 C 타입 막(223)이 기판(201) 및 배선 등의 돌출부(202) 상에 퇴적된다. 다음으로, 스텝 S52에서, 이 퇴적의 결과를 측정하기 위한 제1 계측 공정에 의해 두께가 측정된다. 만일 측정된 값이 제어 범위 내에 있으면, 플로는 다음 스텝 S53으로 진행하지만, 그 값이 제어 범위 밖에 있으면, 퇴적이 결함이 있기 때문에 플로는 다음 스텝으로 진행할 수 없다.

연마 공정의 공정 조건은 +/- 10%의 제어 범위 내에서 500㎚의 두께로 남아 있는 막을 연마하는 데 있으며, 스텝 S53에서 이 조건에 적합하도록 연마 공정이 수행되어, 도 4a에 도시된 C 타입 막(223)이 남게 된다. 다음으로, 스텝 S54에서, 이 연마 공정의 결과를 측정하기 위한 제2 계측 공정에 의해 두께가 측정된다. 만일 측정된 값이 제어 범위 내에 있으면, 플로는 다음 스텝 S55로 진행하지만, 그 값이 제어 범위 밖에 있으면, 퇴적이 결함이 있기 때문에 플로는 다음 스텝으로 진행할 수 없다.

마지막으로, 제2 디포지션 공정의 공정 조건은 도 4a에 도시된 바와 같이 +/- 10%의 제어 범위 내에서 두께 500 ㎚의 C 타입 막(PE-TEOS 막 등)을 퇴적하는 데 있으며, 따라서, 스텝 S55에서, 제2 디포지션 공정이 수행된다.

이 상황에서, 제2 디포지션 공정 후의 C 타입 막(223, 234)의 합인 층간 유전막의 두께의 최소값 및 최대값은 다음과 같다. 최소값이 얻어질 수 있는 상황은 도 4a에 도시되어 있다. 최소값은 800㎚로서, 설정 두께 1000㎚로부터의 편차(225)가 200㎚이다. 최소값은 제1 디포지션 공정에서 900㎚ 두께의 막이 퇴적되고, 연마 공정에서 550㎚의 깊이가 연마되고, 제2 디포지션 공정에서 450㎚의 막이 퇴적될 때에 얻어진다. 최대값이 얻어질 수 있는 상황은 도 4b에 도시되어 있다. 최대값은 1200㎚로서, 설정 두께로부터의 편차(235)가 200㎚이다. 최대값은 제1 디포지션 공정에서 1100㎚ 두께의 막이 퇴적되고, 연마 공정에서 450㎚의 깊이가 연마되고, 제2 디포지션 공정에서 550㎚의 막이 퇴적될 때에 얻어진다. 제2 디포지션 공정 후의 층간 유전막의 두께의 설계된 중심 값은 1000㎚로서, ±20%의 편차가 발생될 것이다. 얻어진 층간 유전막의 두께는 각각의 공정에서 두께가 ±10% 내에서 제어되는 경우에 있어서도 ±20%의 편차를 가질 것이다.

층간 유전막의 편차는 배선 커패시턴스를 스캐터할 것이며, 결과적으로 배선 지연 시간을 스캐터할 것이다. 현 기술 수준에서는, 반도체 장치의 소형화 및 고 레벨 집적화가 게이트 지연 시간보다 배선 지연 시간을 더 길게 하고, 집적 회로 지연 시간에 영향을 미치며, 그 결과, 집적 회로의 동작 속도의 스캐터링을 초래한다.

상술한 두개의 종래의 예에서 알 수 있듯이, 다수의 연속 공정으로 이루어진 반도체 장치에서, 반도체 장치 구조는 각각의 개별 공정에서 각각의 제조 장비의 제어 범위 내에서 공정이 행해진다 하더라도 각각의 공정의 제어 범위의 누적으로인해 설계된 성능을 나타내지 않는다.

본 발명은 상기 문제점을 고려하여 발명되었으며, 그 목적 중 하나는 제조 장비 제어 범위를 제한함이 없이 소형화된 반도체 장치의 제조 방법을 제공하는 데 있다.

본 발명의 다른 목적은 공정 플로에서의 계측 공정의 수가 감소될 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 종래의 제어 범위를 변경함이 없이 제조 장비에 의해 미소한 반도체 장치를 처리할 수 있게 해주는 제조 지원 시스템을 제공하는 데 있다.

본 발명의 또 다른 목적은 종래의 제어 범위를 변경함이 없이 제조 장비에 의해 미소한 반도체 장치를 처리할 수 있게 해주는 제조 시스템을 제공하는 데 있다.

본 발명의 또 다른 목적은 종래의 제어 범위를 변경함이 없이 미소한 반도체 장치를 처리할 수 있게 해주는 프로그램이 저장되어 있는 기록 매체를 제공하는 데 있다.

본 발명의 또 다른 목적은 종래의 제어 범위를 변경함이 없이 상당한 정확도로 미소한 반도체 장치를 처리할 수 있게 하는 데 필요한 데이터가 저장되어 있는 기록 매체를 제공하는 데 있다.

상기 목적들을 달성하기 위하여, 반도체 집적 회로 등의 반도체 장치의 제조 방법으로서, 계측 공정 이름의 함수로서 기술된 공정 조건을 발생시키는 단계, 반도체 장치를 측정하는 단계, 이 측정 단계에 의한 계측 결과와 공정 조건을 링크함으로써 새로운 공정 조건을 발생시키는 단계, 및 이 새로운 공정 조건하에서 측정된 반도체 장치 자체를 제조하는 단계를 포함하는 반도체 장치 제조 방법에 본 발명의 제1 특징이 내재되어 있다. 여기서, 계측 결과는 막 두께, 에칭 깊이, 라인 폭 및 홀 직경 등을 포함한다.

본 발명의 제1 특징에 따르면, 이전 공정에서 발생된 설계 값으로부터의 편차가 다음 공정에서 보정될 수 있기 때문에, 다수의 공정을 통한 누적적으로 증가하는 편차가 방지될 수 있을 뿐만 아니라, 단일 공정에서 발생되는 편차를 낮출 수 있다. 그 결과, 제어 범위를 변경함이 없이 종래의 제조 장비에 의해 미소한 반도체 장치가 제조될 수 있다. 따라서, 제조 장비 제어 범위를 제한함이 없이 소형화된 반도체 장치를 제조하는 방법이 제공될 수 있다. 또한, 보정에 필요한 계측 공정만이 수행될 것이기 때문에, 공정 플로에서의 계측 공정의 수가 감소될 수 있다.

본 발명의 제1 특징은 공정 조건을 설정하기 위한 제조 공정 이름 및 계측 공정 이름이 제조 순서대로 배열되는 공정 플로를 작성하는 단계를 구비함으로써 유효하다. 본 발명의 제1 특징은 새로운 공정 조건에 대한 공정 파라미터를 계산하는 단계를 구비함으로써 유효하다. 이들 단계는 반도체 제조 장비를 자동화할 수 있게 해준다. 제조 장비 등에 입력되는 공정 파라미터는 계측 결과에 따른 공정 조건 변화로 인해 부정확해질 수 있지만, 자동화로 인해 공정 조건 도입의 에러가 제거될 수 있다. 여기서, "공정 파라미터"는 반도체 제조 장비에 집적 입력될 수 있는 공정 조건을 의미한다.

또한, 본 발명의 제1 특징은 제조 공정 이름에 대응하여 공정 조건을 설정하는 단계가 계측 공정 이름에 데이터 라벨을 부가하는 단계 및 데이터 라벨의 함수로서 기술된 공정 조건을 설정하는 단계를 포함할 때에 유효하다. 이는 계측 공정과 공정 조건 중 어느 하나로부터 다른 하나까지 신속하고 용이하게 검색(retrieve)할 수 있게 해준다. 다르게는, 공정 이름으로서 공정 조건을 설정하는 공정이 제조 공정 이름 및 계측 공정 이름에 서로 다른 공정 이름들을 부가하는 단계 및 계측 공정에 부가된 공정 번호의 함수로서 기술된 공정 조건을 설정하는 단계를 포함하는 경우에 동일한 효과가 기대될 수 있다.

더욱이, 새로운 공정 조건을 발생시키는 단계에서, 계측 결과로부터 계측 공정 이름을 검색하는 단계, 계측 공정 이름에 부가된 데이터 라벨 또는 공정 번호를 검출하는 단계, 및 동일한 데이터 라벨 또는 공정 번호의 함수로서 기술된 공정 조건을 검색하는 단계를 포함함으로써 유리한 효과가 기대될 수 있다. 이는 계측 공정 이름으로부터 계측 공정 이름의 함수로서 기술된 공정 조건들까지 신속하고 용이하게 검색할 수 있게 해준다. 게다가, 새로운 공정 조건을 발생시키는 단계에서, 공정 플로로부터 공정 조건들을 추출하는 단계, 공정 조건들이 데이터 라벨 또는 공정 번호의 함수로서 기술되어 있는지를 판정하는 단계, 및 동일한 데이터 라벨 또는 공정 번호가 부가되는 계측 공정 이름으로부터 상기 계측 결과를 획득하는 단계를 포함함으로써 유리한 효과가 기대될 수 있다. 이는 계측 공정 이름의 함수로서 기술된 공정 조건들로부터 계측 공정 이름까지 신속하고 용이하게 검색할 수 있게 해준다.

계측 공정 이름의 함수로서 기술된 공정 조건을 발생시키기 위한 링크 데이터 설정 유닛, 및 반도체 장치 계측 결과와 공정 조건을 링크함으로써 측정된 반도체 장치 자체의 새로운 공정 조건을 발생시키기 위한 공정 조건 발생 유닛을 포함하는 반도체 장치 제조 지원 시스템에 본 발명의 제2 특징이 내재되어 있다.

본 발명의 제2 특징에 따르면, 종래의 제조 범위를 변경함이 없이 제조 장비를 이용하여 미소한 반도체 장치를 제조하기 위한 제조 지원 시스템이 제공될 수 있다.

본 발명의 제2 특징의 반도체 장치 제조 지원 시스템, 및 이 반도체 장치의 계측 공정을 수행하고 그 계측 결과를 지원 시스템에 전송하기 위한 계측 장치 그룹을 포함하는 반도체 제조 시스템에 본 발명의 제3 특징이 내재되어 있다.

본 발명의 제3 특징에 따르면, 종래의 제조 범위를 변경함이 없이 제조 장비를 이용하여 미소한 반도체 장치를 제조하기 위한 제조 시스템이 제공될 수 있다.

계측 공정 이름의 함수로서 기술된 공정 조건을 발생시키는 단계 및 계측 결과와 공정 조건들을 링크함으로써 새로운 공정 조건을 발생시키는 단계를 포함하는 프로그램을 저장하기 위한 컴퓨터 판독 가능한 기록 매체에 본 발명의 제4 특징이 내재되어 있다. 여기서, 기록 매체는, 예를 들면, 반도체 메모리, 자기 디스크, 광 디스크, 자기 테이프 또는 프로그램을 기록할 수 있는 기타 장치들을 포함한다.

본 발명의 제4 특징에 따르면, 종래의 제어 범위를 변경함이 없이 제조 장비를 이용하여 상당한 정확도로 미소한 반도체 장치를 제조하기 위한 제조 방법을 기록하기 위한 기록 매체가 제공될 수 있다.

적어도 제조 공정 이름, 계측 공정 이름, 이 제조 공정 이름 및 계측 공정 이름을 제조 순서대로 저장하기 위한 데이터 영역, 제조 공정 이름에 대응하는 공정 조건, 및 이 공정 조건을 제조 공정 이름을 저장하기 위한 데이터 영역에 대응하여 저장하기 위한 데이터 영역을 포함하는 데이터를 저장하기 위한 컴퓨터 판독 가능한 기록 매체에 본 발명의 제5 특징이 내재되어 있다.

본 발명의 제5 특징에 따르면, 종래의 제어 범위를 변경함이 없이 제조 장비를 이용하여 상당한 정확도로 미소한 반도체 장치를 제조하기 위한 제조 방법에 이용되는 데이터를 기록하기 위한 기록 매체가 제공될 수 있다.

본 발명의 부가적인 목적 및 특징들은 첨부 도면과 관련하여 설명되어질 실시예들을 이해함으로써 명백해질 것이며 첨부된 특허청구범위에 제시될 것이다. 여기에서 언급되지 않은 다양한 이점들은 당업자가 본 발명을 실시할 경우에 알게 될 것이다.

도 1은 종래의 예 1에서의 공정 플로를 도시하는 도면.

도 2a 및 도 2b는 막 두께가 최대이고 과에칭이 최소인 경우 및 막 두께가 최소이고 과에칭이 최대인 경우의 단면도.

도 3은 종래의 예 2에서의 공정 플로를 도시하는 도면.

도 4a 및 도 4b는 막 두께가 최소가 되고 또한 최대가 되는 경우의 단면도.

도 5는 본 발명에 따른 반도체 장치의 제조에 이용되는 컨트롤러의 개략 구성도.

도 6은 본 발명에 따른 반도체 장치의 제조 방법의 플로차트.

도 7은 도 6의 스텝 S2에서의 플로를 도시하는 플로차트.

도 8 및 도 9는 도 6의 스텝 S3에서의 플로를 도시하는 플로차트.

도 10은 본 발명의 제1 및 제2 실시예에 따른 도 6의 스텝 S2에서의 플로를 도시하는 플로차트.

도 11은 본 발명의 제1 실시예에 따른 도 6의 스텝 S3에서의 플로를 도시하는 플로차트.

도 12는 본 발명의 제2 실시예에 따른 도 6의 스텝 S3에서의 플로를 도시하는 플로차트.

도 13 내지 도 15는 본 발명에 따른 반도체 장치 제조 방법에 필요한 데이터 구조를 도시하는 도면.

도 16은 본 발명에 따른 기록 매체, 컴퓨터 시스템 및 주변 장치 사이의 관계를 보여주는 외관 도면.

도 17은 본 발명의 제1 실시예에서의 공정 플로를 도시하는 도면.

도 18은 본 발명의 제1 실시예에서의 반도체 장치 제조 방법에 필요한 데이터 구조를 도시하는 도면.

도 19a 내지 도 19d는 본 발명의 제1 실시예에서의 반도체 장치 제조 방법을 도시하는 단면도.

도 20a 및 도 20b는 각각 본 발명의 제1 실시예에서의 막 두께가 최대 및 최소일 때 과에칭이 최대가 되는 경우의 단면도.

도 21은 본 발명의 제1 실시예가 적용되는 예에서의 nMOS 트랜지스터의 단면도.

도 22는 본 발명의 제2 실시예에서의 공정 플로를 도시하는 도면.

도 23은 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에 필요한 데이터 구조를 도시하는 도면.

도 24a 내지 도 24d는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법의 제조 방법을 도시하는 단면도.

도 25a 및 도 25b는 각각 본 발명의 제2 실시예의 막 두께가 최소 및 최대가 되는 경우의 반도체 장치의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 장치 제조 지원 시스템(컨트롤러)

2 : 프로세싱 유닛

20 : 공정 플로 에디터

21 : 링크 데이터 설정 유닛

22 : 공정 파라미터 계산 유닛

3 : 프로그램 메모리

4 : 플로 데이터 메모리

5 : 측정 데이터 메모리

61 : 출력 컨트롤러

62 : 입력 컨트롤러

7 : 제조 장비 그룹

71 : 열처리기

72 : 스퍼터링 장비

73 : CVD 장비

74 : 에칭 장비

75 : 연마 장비

8 : 측정 장치 그룹

81 : 막 두께 측정 장치

82 : 임계 치수 측정 주사형 전자 현미경(SEM)

83 : 시트 저항 측정 장치

9 : 입력 유닛

10 : 출력 유닛

11 : 계산 데이터 메모리

101 : 기판

102, 112, 122 : A 타입 막

103, 113, 123 : B 타입 막

203, 204, 213, 223, 234 : C 타입 막

본 발명의 다양한 실시예가 첨부한 도면을 참조하여 기술될 것이다. 동일하거나 유사한 참조 번호가 도면 전반에 걸쳐 동일하거나 유사한 부분 및 소자에 적용되므로, 동일하거나 유사한 부분과 소자의 설명은 생략되거나 간략화된다는 것을 알아야 한다.

그러나, 도면이 개략적이고 두께와 평면 치수간의 관계, 각 층의 두께비가 실제와는 차이가 있을 수 있다는 것을 알아야 한다. 결국, 세부적인 두께 및 치수는 다음의 설명으로부터 판단되는 것이다. 또한, 일부 상호 치수 관계 또는 비례가 여러 도면들 간에 차이가 있을 수 있다는 것은 분명하다.

도 5에 도시된 바와 같이, 반도체 장치 제조 지원 시스템(컨트롤러)(1)은 공정 이름처럼 이전의 계측 공정 이름의 함수로서 기술된 공정 조건을 설정하기 위한 링크 데이터 설정 유닛(21), 및 이전의 계측 결과를 이전의 계측 공정 이름의 함수로서 기술된 공정 조건과 링크하고 계측 결과에 따라 새로운 공정 조건을 발생시키기 위한 공정 조건 발생 유닛(22)을 포함한다. 본 발명에 따른 반도체 장치 제조 시스템은 지원 시스템(1), 및 이전의 계측 공정 이름의 측정을 수행하고 이 계측 결과를 송신하기 위한 측정 장치 그룹(8)을 포함하고, 새로운 공정 조건을 수용하여 반도체 장치 제조를 수행하기 위한 제조 장비 그룹(7)을 포함할 수 있다. 여기서, "이전"이라는 것은, 공정이 제조 순서대로 구성되는 공정 플로에서의 이전 단계를 의미한다. 링크 데이터 설정 유닛(21) 및 공정 조건 발생 유닛(22)은 프로세싱 유닛(2)에 구성되지만, 공정 플로 에디터(20) 및 공정 파라미터 계산 유닛(23)도 역시 프로세싱 유닛(2)에 구성될 수 있다. 종종, 프로세싱 유닛(2)에서 실행될 프로그램을 기록하기 위한 프로그램 메모리(3)는 버스 라인을 거쳐 프로세싱 유닛(2)에 접속된다. 공정 플로 에디터(20)에 의해 생성되는 공정 플로를 기록하기 위한 공정 플로 데이터 메모리(4)는 버스 라인을 거쳐 프로세싱 유닛(2)에 접속될 수 있다. 이 경우에서와 같이, 공정 파라미터 계산 유닛(23)에서 계산하는데 사용될 계산 데이터를 기록하기 위한 계산 데이터 메모리(11)는 버스 라인을 거쳐 프로세싱 유닛(2)에 접속된다. 출력 컨트롤러(61)는 또한 버스 라인을 거쳐 프로세싱 유닛(2)에 접속되어, 공정 조건 발생 유닛(22)에 설정된 각각의 반도체 장치의 공정 조건을 출력하거나, 또는 공정 파라미터 계산 유닛(23)에 의해 계산된 각각의 반도체 장치의 파라미터를 처리하기 위한 것이다. 입력 컨트롤러(62)는 버스 라인을 거쳐 측정 데이터 메모리(5)에 접속되고, 계측 결과는 입력 컨트롤러(62)로부터 입력된다. 프로그램, 공정 플로 데이터, 및 측정 데이터를 입력하기 위한 입력 유닛(9)은 입력 컨트롤러(62)에 접속된다. 반도체 장치 공정 조건, 반도체 장치 공정 파라미터, 프로그램, 공정 플로 데이터 및 측정 데이터를 출력하기 위한 출력 유닛(10)은 입력 컨트롤러(61)에 접속된다. 제조 장비 그룹(7)은 열처리기(71), 스퍼터링 장비(72), 화학적 기상 증착법(CVD) 장비(73), 에칭 장비(74) 및 연마 장비를 포함하며, 출력 컨트롤러(61)에 접속되어 공정 파라미터를 수신한다. 측정 장치 그룹(8)은 막 두께 측정 장치(81), 중요한 치수 측정 주사형 전자 현미경(SEM)(82), 시트 저항 측정 장치(83) 등을 포함하며, 입력 컨트롤러(62)에 접속되어 반도체 장치의 이전의 계측 결과를 송신한다.

다음에, 도 6에 도시된 플로차트를 이용하여 반도체 장치 제조 방법이 다음과 같이 설명된다.

(a) 먼저, 단계 S1에서, 공정 플로 에디터(20)는, 제조 공정 이름 및 이전의 계측 공정 이름이 제조 순서대로 구성되어 있는 공정 플로를 생성한다.

(b) 단계 S2에서, 링크 데이터 설정 유닛(21)은 공정 이름처럼 이전의 계측 공정 이름의 함수로서 기술된 공정 조건을 설정한다.

(c) 단계 S3에서, 공정 조건 발생 유닛(22)은 이전의 계측 공정 이름으로 기술된 공정 조건과 이전의 계측 결과를 링크하고 상기 계측 결과에 따라 새로운 공정 조건을 발생시킨다.

(d) 단계 S4에서, 공정 파라미터 계산 유닛(23)은 계측 결과에 따른 새로운 공정 조건으로부터 공정 파라미터를 계산한다. 여기서, 공정 파라미터 계산에서, 수학식이 계산될 뿐만 아니라, 설정될 공정 조건 범위가 다수의 영역으로 분할될 수 있고, 이들 영역들 각각에 대응하는 공정 파라미터는 미리 설정될 수 있다. 이 경우에, 공정 조건이 설정될 때, 소속 영역이 결정되고 대응한 공정 파라미터가 선택된다. 게다가, 동일한 적용을 위한 공정 장비가 있는 경우, 그 장비는 공정 파라미터로서 표시될 수 있다. 예를 들면, 복수의 CVD 장비(73)가 있는 경우, 주변보다는 처리 기판의 중심에서 보다 높은 퇴적 속도를 제공하는 하나의 CVD 장비 및 주변보다는 처리 기판의 중심에서 보다 낮은 퇴적 속도를 제공하는 다른 CVD 장비가 공정 조건에 따라 선택될 수 있다.

(e) 단계 S5에서, 제조 장비 그룹(7)은 공정 파라미터를 갖는 제조 공정의 순서에 따라 반도체 장치를 제조한다. 단계 S6에서, 측정 장비 그룹(8)은 제조 결과를 측정한다.

(f) 단계 S7에서, 공정 플로가 종료되었는지의 여부가 결정된다. 종료되지 않았다면, 이전의 계측 결과 또는 공정 조건을 습득하기 위해 단계 S3으로 복귀할 것이다. 이전의 플로가 종료되었다면, 본 발명에 따른 반도체 장치 제조 방법의 플로는 종료한다.

도 6에 도시된 단계 S2에서의 상세한 플로는 도 7에 도시된 플로차트에 의해 기술된다. 단계 S11에서, 공정 이름은 공정 플로로부터 추출된다. 단계 S12에서,공정에서의 공정 조건이 이전의 계측 결과와 링크될 수 있는지의 여부가 결정된다. 이러한 링크가 가능하다면, 단계 S13에서, 이전의 계측 공정 이름의 함수로서 기술된 공정 조건은 공정으로 설정된다. 이러한 링크가 불가능하다면, 단계 S14에서, 공정 조건은 계측 결과와는 무관하게 설정된다. 단계 S15에서, 모든 공정들이 추출되는지의 여부가 결정된다. 모든 것이 추출된 것으로 결정되면, 단계 S2는 종료할 것이다. 모든 것이 추출되지 않은 것으로 결정되면, 공정 이름은 단계 S11에서 다시 공정 플로로부터 추출될 것이다.

단계 S3에서의 상세한 플로는 도 8에 도시된 제1 플로차트에 의해 설명된다. 이전의 계측 공정 이름의 함수로서 기술된 공정 조건은 이전의 계측 공정으로부터 검색된다. 단계 S21에서, 계측 공정 이름은 이전의 계측 결과로부터 검색된다. 단계 S22에서, 이전의 계측 공정 이름의 함수로서 기술된 공정 조건이 검색된다. 단계 S23에서, 계측 결과에 대응하는 공정 조건은 이전의 계측 결과 및 이전의 계측 공정 이름의 함수로서 기술된 공정 조건을 링크함으로써 발생된다. 이 플로는, 이전의 계측 공정이 종료되었을 때 시작할 수 있다. 그 결과, 이 플로는 제조 장비의 공정 대기 시간을 최소화하도록 한다.

단계 S13에서의 상세한 플로는 도 9에 도시된 제2 플로차트에 의해 설명된다. 도 8의 플로와는 반대로, 이전의 계측 공정 이름은 이전의 계측 공정 이름의 함수로서 기술된 공정 조건으로부터 검색된다. 단계 S31에서, 공정 조건은 제조 순서대로 공정 플로로부터 추출된다. 단계 S32에서, 공정 조건이 이전의 계측 공정 이름의 함수로서 기술되는지의 여부가 결정된다. 이들이 기술되어 있지 않으면, 단계 3은 종료한다. 이들이 기술되어 있으면, 단계 S33에서, 이전의 계측 결과는 이전의 계측 공정 이름으로부터 얻어진다. 단계 S23에서, 계측 결과에 대응하는 공정 조건은 이전의 계측 결과 및 이전의 계측 공정 이름의 함수로서 기술된 공정 조건을 링크함으로써 발생된다.

단계 S2에서의 상세한 플로는 도 10에 도시된 플로차트에 의해 설명된다. 단계 16 및 단계 17의 추가는 도 7의 플로에 비해 검색 능력을 강화시키도록 한다. 단계 S16에서, 데이터 라벨은 이전의 계측 공정 이름에 부가된다. 다른 경우에, 공정 번호는 공정 이름과 이전의 계측 공정 이름에 부가된다. 단계 S17에서, 이전의 계측 공정 이름의 함수로서 기술된 공정 조건은 이전의 계측 공정 이름에 부가된 데이터 라벨 또는 공정 번호의 함수로서 기술되고 공정으로 설정된다.

단계 S3에서의 상세한 플로는 도 11에 도시된 제3 플로차트에 의해 설명된다. 단계 S24 및 S25의 삽입은 도 8의 플로에 비해 검색 능력을 강화시키도록 한다. 단계 S24에서, 이전의 계측 공정 이름에 부가된 데이터 라벨 또는 공정 번호는 검출된다. 단계 S25에서, 동일한 데이터 라벨 또는 공정 번호의 함수로 기술된 공정 조건이 검색된다.

단계 S3에서의 상세한 플로는 도 12에 도시된 제4 플로차트에 의해 설명된다. 단계 S32 및 S24의 대체, 및 단계 S33 및 S35의 대체는 도 9의 플로에 비해 검색 능력을 강화시키도록 한다. 단계 S34에서, 공정 조건이 데이터 라벨 또는 공정 번호의 함수로 기술되어 있는지의 여부가 판정된다. 단계 S35에서, 이전의 계측 결과는 동일한 데이터 라벨 또는 공정 번호가 부가된 이전의 계측 공정 이름으로부터 얻어진다.

컴퓨터에 의해 상기 일련의 처리를 수행하기 위한 프로그램은 컴퓨터 판독 가능한 기록 매체 내에 기록되어 있다는 것을 알아야 한다. 이는 도 5의 프로그램 메모리(3)내에 포함되어 있다. 여기서, 기록 매체는, 예를 들면, 프로그램을 기록할 수 있는 반도체 메모리, 자기 디스크, 광 디스크, 자기 테이프 또는 다른 장치를 포함한다.

지금, 상세한 데이터는 도 13에 도시된 제1 데이터 구조에 의해 설명된다. 이는 제조 순서대로 제조 공정 이름 및 계측 공정 이름을 저장하기 위한 데이터 영역(41), 및 각각의 공정 이름에 대한 1개 또는 복수의 공정 조건을 저장하기 위한 데이터 영역(42)을 포함한다. 이는 이전의 계측 공정 이름의 기능(43)이 저장되어 있는 이전의 계측 결과와 링크될 수 있는 공정 조건 e1내에 있다. 계측 결과에 무관한 공정 조건은 공정 조건 a1, a2, c1, c2, c3 및 e2로서 설정된다. 이 데이터 구조는 컴퓨터 판독 가능한 기록 매체 내에 기록되고, 이는 도 5의 공정 플로 데이터 메모리 유닛(4)내에 포함되어 있다. 상술된 바와 같이, 이러한 기록 매체는, 예를 들면, 데이터를 기록할 수 있는 반도체 메모리, 자기 디스크, 광 디스크, 자기 테이프 또는 다른 매체를 포함한다.

상세한 데이터는 도 14에 도시된 제2 데이터 구조에 의해 설명된다. 도 13에 비해, 데이터 라벨 b1은 계측 공정 B에 그리고 데이터 라벨 d1은 계측 공정 D에 부가된다. 이전의 계측 공정 B 및 D의 결과와 유사한 공정 조건 e1으로서, 데이터 라벨 b1 및 d1의 기능(44)은 설정되어 있다.

상세한 데이터는 도 15에 도시된 제3 데이터 구조에 의해 설명된다. 도 13에 비해, 다시 한번, 제조 순서를 도시한 공정 번호를 저장하기 위한 데이터 영역(40)을 포함한다. 공정 번호는 각각 그리고 모든 공정 이름과 계측 공정 이름에 부가된다. 이전의 계측 공정 B 및 D의 결과와 유사한 공정 조건 e1으로서, 공정 번호 n+2 및 n+4의 기능(45)은 설정되어 있다.

컴퓨터 시스템의 외형은 도 16에 도시되어 있다. 컴퓨터 시스템은 기록 매체에 저장된 프로그램을 판독하며, 공정 조건을 설정하고 본 명세서에 기술된 절차에 따른 파라미터를 더 실행하고, 이 단계에 의해 생성된 공정 플로를 데이터로서 기록 매체에 저장한다. 이 컴퓨터 시스템(30)의 전면에는 플로피 디스크 드라이브(31), 및 CD-ROM 드라이브(32)가 제공되고, 플로피 디스크(33) 또는 CD-ROM(34)은 각각의 드라이브의 슬롯으로 삽입되어 소정의 판독 동작을 수행하고 이러한 기록 매체에 포함되어 있는 프로그램을 시스템에 설치할 수 있다. 한편, 소정의 기록 동작을 수행함으로써, 반도체 장치 제조 시스템을 제어하는데 필요한 데이터는 이러한 기록 매체에 기록될 수 있다. 게다가, 소정의 드라이브 유닛을 접속시킴으로써, 예를 들면 게임 팩 등에 사용되는 반도체 메모리로서의 ROM(35) 또는 자기 테이프로서의 카세트 테이프(36)도 역시 사용될 수 있다. 게다가, 컴퓨터 시스템(30) 및 제조 장비 그룹(7)의 몸체는 설정 공정 조건 또는 공정 파라미터를 제조 장비 그룹(7)에 전달하도록 접속된다. 본체 및 측정 장치 그룹(8)은 또한 계측 결과를 전달하도록 접속된다.

(제1 실시예)

본 발명의 제1 실시예에 따른 반도체 장치 제조 방법이 기술될 것이다. 여기서, 층간 유전막으로서 A 타입 막 및 B 타입 막, 및 콘택홀을 갖는 반도체 장치의 공정 플로의 예가 도 17에 도시된 바와 같이 설명된다. 제1 실시예에 따른 반도체 장치 제조 방법의 플로차트가 도 6, 도 10 및 도 11의 플로차트에 준한다.

(a) 먼저, 도 6의 단계 S1에서, 제조 공정 이름 및 계측 공정 이름이 제조 순서대로 구성되는 공정 플로가 생성된다. 이 공정 플로는 제1 디포지션 공정에서 A 타입 막을 퇴적하기 위한 단계 S41, 제1 계측 공정에서 A 타입 막의 두께를 측정하기 위한 단계 S42, 제2 디포지션 공정에서 B 타입 막을 퇴적하기 위한 단계 S43, 제2 계측 공정에서 B 타입 막의 두께를 측정하기 위한 단계 S44, 및 마지막으로 에칭 공정에서 콘택홀을 형성하기 위해 A 타입 막 및 B 타입 막을 에칭하기 위한 단계 S45를 포함한다.

(b) 두 번째로, 도 6의 단계 S2가 수행되거나, 또는 보다 상세하게는, 도 10에 도시된 공정이 수행된다. 도 10의 단계 S11에서, 제1 디포지션 공정(도 17에서 단계 S41), 공정 이름이 공정 플로로부터 추출된다. 단계 12에서, 제1 디포지션 공정에서의 공정 조건이 단계 S41 이전에 실행되어야 하는 계측 공정의 결과와 링크될 수 있는지의 여부가 결정된다. 링크가 불가능하다면, 단계 S14에서, 막 타입은 A 및 계측 결과에 무관한 공정 조건으로서 300㎚＋/-10%내의 두께로 설정된다. 단계 S15에서, 모든 공정이 추출되는지의 여부가 결정된다. 모든 것이 추출되지 않으므로, 제2 디포지션 공정을 추출하기 위해 단계 S11로 복귀한다(도 17에서 단계 S43). 단계 S12에서, 제2 디포지션 공정에서의 공정 조건이 단계 S43 이전에 실행되어야 하는 계측 공정의 결과와 링크될 수 있는지의 여부가 결정된다. 제2 디포지션 공정 및 제1 계측 공정은 제1 디포지션 공정에서 퇴적된 A 타입 막 및 제2 디포지션 공정에서 퇴적된 B 타입 막의 총 두께를 제어하는데 필요한 반도체 장치에 대해 링크될 수 있다. 그러나, 이 반도체 장치인 경우, B 타입 막 두께가 일정한 것이 바람직하고 A 타입 막 두께에 따라 변하는 것은 바람직하지 않기 때문에, 링크는 불가능해진다. 그 다음, 제1 디포지션 공정에 관해서는, 막 유형이 B 및 600㎚+/-10%내의 두께로 설정된다. 단계 S15에서, 모든 공정이 추출되는지의 여부가 결정된다. 모든 것이 추출되지는 않기 때문에, 에칭 공정을 추출하기 위해 단계 S11로 복귀한다. 단계 S12에서, 에칭 공정에서의 공정 조건이 이전의 계측 공정의 결과와 링크될 수 있는지의 여부가 결정된다. 이들이 링크될 수 있으므로, 단계 S13에서, 에칭 깊이, 제1 계측 공정과 제2 계측 공정의 함수로서 기술된 공정 조건, 및 이전의 계측 공정 이름이 에칭 공정의 공정 조건에서 설정된다. 이 에칭 깊이는 수학식 1로 표현될 수 있다.

단계 S16에서, 데이터 라벨 X 및 Y는 제1 계측 공정과 제2 계측 공정, 이전의 계측 공정 이름에 부가된다. 단계 S17에서, 에칭 깊이는 데이터 라벨 X 및 Y의 함수로서 설정된다. 이 에칭 깊이는 수학식 2로 표현될 수 있다.

단계 S15에서, 모든 공정이 추출되는지의 여부가 결정된다. 모든 것이 추출됨에 따라, 단계 S2는 종료한다.

도 18은 공정 플로에 부가된 데이터 구조를 도시한다. 제조 공정 이름 및 계측 공정 이름은 데이터 영역(41)에 저장되는 한편, 공정 조건 및 데이터 라벨은 데이터 영역(42)에 저장된다. 데이터 라벨 X는 제1 계측 공정에 그리고 데이터 라벨 Y는 제2 계측 공정에 부가된다. 에칭 깊이, 에칭 공정의 공정 조건은 데이터 라벨 X 및 Y의 함수(46)로 기술된다.

(c) 다음에, 단계 S3 및 그 이후의 공정이 수행되며, 단계 S3 및 그 이후의 공정은 실제 반도체 장치 제조 및 계측 공정을 수반한다. 도 19a 내지 도 19d는 제조 공정시 반도체 장치의 단면을 도시한다.

기판(101)은 도 19a에 도시된 바와 같이 준비된다. 그 다음, 도 17에 도시된 단계 S41의 제1 계측 공정에서, A 타입 막(102)은 도 19b에 도시된 기판(101)상에 퇴적된다. 제1 디포지션 공정의 공정 조건은 300㎚의 두께를 갖는 A 타입 막(102)(예를 들면, BPSG막)을 퇴적함에 있다. 이 공정 조건이 계측 결과와 무관하므로, 단계 S3의 공정은 스킵되고, 도 6의 단계 S4에서, 퇴적 시간 또는 재료 가스 플로와 같은 공정 파라미터는 공정 조건으로부터 계산된다. 도 6의 단계 S5에서, 막은 퇴적 시간 등과 같은 공정 파라미터를 이용하여 CVD 장비(73)에 의해 퇴적된다.

(d) 다음으로, 도 6의 스텝 S6에서는, 도 17에 도시된 스텝 S42의 제1 두께 계측 공정에 의해서 두께가 측정된다. 그 계측 결과는 측정 데이터 메모리(5)에 기록된다. 도 6의 스텝 S7에서는, 공정 플로가 종료되었는지의 여부를 판단한다. 공정 플로가 종료되지 않은 경우, 도 6의 스텝 S3으로 복귀한다. 스텝 S3은 또한 도 11의 스텝 S21로 복귀한다. 도 11의 스텝 S21에서는, 제1 계측 공정이 제1 계측 공정의 두께 데이터, 계측 결과로부터 검색된다. 도 11의 스텝 S24에서는, 데이터 라벨 X의 함수로 기술되는 공정 조건, 에칭 공정의 에칭 깊이를 검색한다. 도 11의 스텝 S23에서는, 제1 두께 계측 공정의 계측 결과인 두께와 에칭 깊이가 링크되어 새로운 공정 조건들을 발생한다. 보다 구체적으로는, 제1 두께 계측 공정의 계측 결과, 두께가 에칭 깊이의 함수 대신 사용될 수 있다. 그러나, 에칭 깊이 함수에는 데이터 라벨 Y가 정의되어 있지 않으므로, 이러한 페이즈(phase)에서 발생된 에칭 깊이로부터 공정 파라미터를 계산할 수 없어, 도 6의 스텝 S4, S5 및 S6은 건너뛴다. 도 6의 스텝 S7에서는, 공정 플로가 종료되었는지의 여부를 판단한다. 공정 플로가 종료되지 않은 경우, 도 6의 스텝 S3으로 복귀한다.

제2 두께 계측 공정의 공정 조건은 두께가 600 ㎚인 B 타입 막(103) (예를 들면, NSG 막)을 퇴적하는 스텝에서 얻어진다. 이 공정 조건이 계측 결과와 무관한 경우, 제1 두께 계측 공정에 관하여 공정 조건이 다루어지며 제2 디포지션 공정은 도 17의 스텝 S43에서 행해진다. 막(103)은 도 19c에 도시된 바와 같이 퇴적된다.

(e) 또한, 도 6의 스텝 S6에서는, 도 17에 도시된 스텝 S44의 제2 두께 계측 공정에 의해 두께가 측정된다. 계측 결과는 측정 데이터 메모리(5)에 기록된다. 도 6의 스텝 S7에서, 이는 공정 플로가 종료되었는지의 여부가 판단된다. 공정 플로가 종료되지 않는 경우, 도 6의 스텝 S3으로 복귀하고, 또한 도 11의 스텝 S21에서 제2 계측 공정이 제2 계측 공정의 계측 결과, 두께에 의해 검색된다. 도 11의 스텝 S24에서, 데이터 라벨 Y의 함수로서 기술되는 공정 조건, 에칭 공정의 에칭 깊이를 검색한다. 도 11의 스텝 S23에서, 제2 계측 공정의 계측 결과, 두께 및 제1 계측 공정의 계측 결과, 두께와 이미 링크된 에칭 깊이가 링크되어 계측 결과에 대응하는 새로운 공정 조건을 발생한다. 보다 구체적으로는, 제2 계측 공정의 계측 결과, 두께가 에칭 깊이 함수 대신 사용된다. 에칭 깊이 함수에서 데이터 라벨 X 및 Y가 정의되는 경우, 도 6의 스텝 S4에서는, 에칭 시간, 재료 가스의 플로 등과 같은 공정 파라미터들이 에칭 깊이, 공정 조건으로부터 계산된다. 도 6의 스텝 S5에서, 도 17의 스텝 S45의 에칭은 에칭 시간 등을 이용하는 에칭 장비(74)에 의해 수행된다. 도 6의 스텝 S7에서, 이는 공정 플로가 종료되었는지의 여부를 판단한다. 공정 플로가 종료되면, 도 6의 플로도 또한 종료된다.

도 17의 스텝 S45의 에칭 공정에서는, A 타입 막(102)과 B 타입 막(103)이 에칭되어 도 19d에 도시된 바와 같이 이들이 완전히 제거되고 콘택홀(104)이 형성된다. 그 다음, 에칭 깊이는 반도체 장치의 각각의 에칭 롯(lot)의 A 타입 막(102) 및 B 타입 막(103)의 각각의 두께에 대해서, 또는 적층 막들의 각각의 막 두께에 의해서 결정된다. 현재의 경우, 공정 온도 조건은 A 타입 막(102)과 B 타입 막(103)의 적층 막 두께 및 에칭 장비의 10%의 제어가능한 공정 범위를 고려함으로써 결정된다. 예를 들면, 적층막의 두께가 최대일 때, 두께는 A 타입 막(102)의 두께 300 ㎚와 B 타입 막(103)의 두께 600 ㎚를 합해서 제어 범위의 최대값은 990 ㎚가 될 것이다. 에칭 깊이가 상기 제어 범위에서 10% 감소되는 경우에도 에칭을 수행하여 콘택홀을 형성할 있도록 에칭 깊이는 1100 ㎚로 설정될 것이다. 이 경우, 에칭이 과도하게 행해지고 기판이 에칭될 것이다. 기판 에칭 속도가 A 타입 막과 B 타입 막의 에칭 속도의 약 10%로 감소하면, 최대 과에칭 깊이(115)는 22㎚에 이르게 된다. 마찬가지로, 적층막 두께가 최소일 때, 최대 과에칭 깊이(125)는 콘택홀(124)을 형성하기 위해 18 ㎚가 될 것이다. 이들 값들은 종래의 예 1의 1/2로 감소된다. 따라서, 미소한 반도체 장치는 제조 장비의 제어 범위에 한정하지 않고 특정한 정확도로 처리될 수 있다.

(제1 실시예의 예)

제1 실시예의 예로서, 도 21에 도시된 p-형 반도체 기판(101) 상의 nMOS 트랜지스터를 설명할 것이다. 이 nMOS 트랜지스터는 또한 제1 실시예에 도시된 반도체 장치로서, A 타입 막(102), 층간 유전막인 B 타입 막(103) 및 콘택홀(104)을 포함한다. nMOS 트랜지스터는 전계 산화막(110)에 의해 개재되며, p-형 반도체 기판(101)의 상단부(109) 상에 배치된 n+ 소스 영역(106), n+ 드레인 영역(107) 및 실리사이드층(105) 및 p-형 반도체 기판(101) 상에 형성되는 게이트 전극(100)을 포함한다. 더욱이, A 타입 막(102), 층간 유전막인 B 타입 막(103) 및 콘택홀(104)은 nMOS 트랜지스터 상에 형성된다. 콘택홀(104)은 알루미늄 배선 등이 전기적으로 접속(도시되지 않음)되어 있는 비아(via)이다. 이 알루미늄 배선은 다른 MOS 트랜지스터의 외부 전극 단자 또는 이 nMOS 트랜지스터의 외부 접속 단자에 접속된다. 또한, 반도체 기판의 도전 타입은 n 타입일 수 있다. 그러나, 이경우, 소스 영역(106)과 드레인 영역(107)의 도전 타입은 p 타입이어야 한다.

콘택홀(104) 하부의 기판(101)에서, 콘택 저항을 감소시키기 위한 실리사이드층(105)은 기판 상단부(190)로부터 30 ㎚의 깊이까지 도달하며, pn 정션 인터페이스(108)는 기판 선단부(109)로부터 100 ㎚의 깊이에 존재한다. 제1 실시예에서 추정된 최대 기판 에칭 깊이를 본 예에 적용하면 22 ㎚인데, 이는 콘택 저항을 증가시키며 트랜지스터 동작을 방해하는 30 ㎚는 초과하지 않으며, 또한 트랜지스터를 파괴하게 되는 100 ㎚를 초과하지 않을 것이다.

(제2 실시예)

제2 실시예로서, 본 발명에 따른 반도체 장치 제조 방법은 도 22에 도시된 바와 같이, 층간 유전막으로서 레벨화된 C 타입 막 및 그 위에 퇴적된 C 타입 막을 포함하는 반도체 장치의 공정 플로의 예를 설명할 것이다. 본 발명에 따른 반도체 장치 제조 방법의 플로우챠트는 도 6, 도 10 및 도 12의 플로우챠트에 도시된다.

(a) 먼저, 도 6의 스텝 S1에서, 제조 공정 이름과 계측 공정 이름을 제조 순서대로 배열하여 공정 플로를 작성한다. 이 공정 플로는 도 22에 도시된 제1 디포지션 공정에서 C 타입 막을 퇴적시키는 스텝 S51, 연마 공정에서 C 타입 막을 연마하는 스텝 S53, 연마 공정에서 C 타입 막의 두께를 측정하는 스텝 S54, 및 적어도 제2 디포지션 공정에 의해서 C 타입 막을 퇴적시키는 스텝 S55를 포함한다.

(b) 다음은, 도 6의 스텝 S2가 수행되며, 보다 상세하게는, 도 10에 도시된 공정이 수행된다. 도 10의 스텝 S11에서는, 공정 이름, (도 22의 스텝 S51의) 제1 디포지션 공정이 공정 플로로부터 추출된다. 도 10의 스텝 S12에서는, 제1 디포지션 공정에서의 공정 조건이 이전의 계측 공정의 결과와 링크될 수 있는지의 여부를 판단한다. 링크가 불가능하다면, 도 10의 스텝 S14에서는, 계측 결과와 무관한 공정 조건으로서 막 타입이 C로 설정되며 그 두께가 1000 +/- 10% 이내로 설정된다. 도 10의 스텝 S15에서는, 모든 공정들이 추출되었는지의 여부를 판단한다. 모두가 추출되지 않았다면, 스텝 S11로 복귀하여 연마 공정을 추출한다. 그 후, 제1 디포지션 공정과 마찬가지로, 나머지 두께는 500 ㎚ +/-10% 범위 내에 설정된다. 도 10의 스텝 S15에서는, 모든 공정들이 추출되었는지의 여부를 판단한다. 모든 공정들이 추출되지 않았다면, 스텝 S11로 복귀하여 제2 디포지션 공정을 추출한다. 도 10의 스텝 S12에서는, 제2 디포지션 공정의 공정 조건이 이전의 계측 공정의 결과들과 링크될 수 있는지의 여부를 판단한다. 이들이 링크될 수 있다면, 도 10의 스텝 S13에서, 두께 데이터의 함수로서 기술되는 막 두께 공정 조건, 이전의 계측 공정 이름이 제2 디포지션 공정의 공정 조건으로 설정된다. 이 두께는 수학식 3으로 나타난다.

도 10의 스텝 S16에서, 공정 번호 N201이 공정 이름, 제1 디포지션 공정 (도 22의 스텝 S51)에 부가되고, N202가 연마 공정 (도 22의 스텝 S53)에, N204가 제2 디포지션 공정 (도 22의 스텝 S55)에, N203이 계측 공정 (도 22의 스텝 S54)에 부가된다. 스텝 S17에서는, 두께가 공정 번호 N203의 함수로 설정된다. 이 두께는 수학식 4로 표현된다.

스텝 S15에서는, 모든 공정들이 추출되었는지의 여부를 판단한다. 모든 공정들이 추출되었으며 스텝 S2를 종료한다.

도 23은 공정 플로에 부가되는 데이터 구조를 도시한다. 공정 번호는 데이터 영역(40)에 기억되고 공정 이름과 계측 공정 이름은 각각의 공정에 대하여 데이터 영역(41)에 기억되며, 각각의 공정에 대하여 공정 조건들은 데이터 영역(42)에 기억된다. 디포지션 공정의 두께, 공정 조건은 공정 번호 N203의 함수(47)에 의해 기술된다.

(c) 다음에는, 도 3의 스텝 S3의 공정 및 그 이후의 공정들이, 현재의 반도체 장치 제조를 위한 일련의 공정들을 수반하여 행해진다. 도 24a 내지 도 24d는 제조 과정 중의 반도에 장치의 단면도들을 도시한다. 먼저, 도 24a에서는, 기판(201) 상에 배선 등 돌출부(202)가 형성된다.

다음, 도 12의 스텝 S31 (도 3의 내부 플로)에서, 도 22의 스텝 S51의 제1 디포지션 공정을 행한다. 도 12의 스텝 S34에서는, 제1 디포지션 공정의 공정 조건들이 공정 범호의 함수로서 기술되는지의 여부를 판단한다. 이것은 함수로 표시되지 않으며 제1 디포지션 공정의 공정 조건들이 1000 ㎚의 두께를 갖는 C 타입 막(203) (예를 들면, PE-TEOS막)의 퇴적 단계에 있으면, 도 6의 스텝 S3은 종료된다. 도 6의 스텝 S4에서는, 디포지션 시간 또는 소스 가스의 유속과 같은 공정 파라미터가 공정 조건들로부터 계산된다. 도 6의 스텝 S5에서, C 타입 막(203)은 도 24b에 도시된 바와 같이 디포지션 시간 등과 같은 공정 파라미터를 이용하여 CVD 장비(73)에 의해 퇴적된다. 도 6의 스텝 S6의 다음 두께 측정은 본 발명에서 생략된다. 따라서, 제1 디포지션 공정 이후에 측정된 두께는 제2 디포지션 공정의 공정 조건들을 설정하는데 사용되지 않는다. 도 6의 스텝 S7에서는, 공정 플로가 종료되었는지의 여부를 판단한다. 공정 플로가 종료되지 않은 경우, 도 6의 스텝 S3으로 복귀한다. 도 6의 스텝 S3이 개시되면 도 12의 스텝 S31에서 연마 공정을 추출한다. 도 12의 스텝 S34에서는, 도 22의 스텝 S53의 연마 공정의 공정 조건이 공정 번호의 함수로서 기술되는지의 여부를 판단한다. 공정 번호의 함수로서 기술되지 않는다면, 도 6의 스텝 S3이 종료된다. 연마 공정의 공정 조건은 나머지 두께를 500nm로 연마하는데에 있다. 도 6의 스텝 S4에 있어서는 연마 시간, 연마제의 유속 등이 계산된다. C 타입 막(203)은 연마되어 도 24c에 도시된 바와 같이 C 타입 막(213)이 남게 된다.

(d) 또한, 도 6의 스텝 S6에서, 도 22에 도시된 스텝 S54의 두께 측정에 의해 두께가 측정된다. 도 6의 스텝 S7에서는, 공정 플로가 종료되었는지의 여부가 판단된다. 공정 플로가 종료되지 않았다면, 도 6의 스텝 S3으로 복귀되며, 도 12의 스텝 S31에서 도 22의 스텝 S55의 제2 디포지션 공정의 공정 조건이 추출된다. 도 12의 스텝 S34에서, 이들 공정 조건들이 공정 번호의 함수로서 기술되는지의 여부를 판단한다. 공정 번호 N203의 함수로 기술된다면, 도 12의 스텝 S35에서, 공정 번호 N203이 부가되는 스텝 S54의 계측 공정으로부터 계측 결과를 얻을 수 있다. 도 12의 스텝 S23에서, 두께 계측 공정의 계측 결과와 제2 디포지션 공정의 공정 조건들은 링크되어 측정 결과에 따른 새로운 공정 조건들을 발생시킨다. 보다 구체적으로는, 두께 계측 공정의 결과, 두께가 제2 디포지션 공정의 두께 함수 대신에 사용된다. 도 6의 스텝 S4에서, 디포지션 시간 또는 소스 가스의 유속과 같은 공정 파라미터들은 두께, 공정 조건들로부터 계산된다. 도 6의 스텝 S5에서는, 디포지션 시간 등을 이용하여 CVD 장비(73)에 의해 도 22의 스텝 S55를 실행함으로써 C 타입 막(204)이 퇴적된다. 도 6의 스텝 S7에서는, 공정 플로가 종료되었는지의 여부를 판단한다. 공정 플로가 종료되었다면, 도 6의 플로가 또한 종료된다.

여기서, 제2 디포지션 공정 이후 층간 유전막 두께의 최대값과 최소값은 제조 장비의 제어가능한 공정 범위를 가정하여 ±10%로 설정될 것이다. 최소값이 얻어질 수 있는 상태는 도 25a에 도시된다. 최소값은 935 ㎚로, 설계된 두께 1000 ㎚와 약 65㎚의 차(205)를 갖는다. 최소값은, 최소 두께의 C 타입 막(223)이 제1 디포지션 공정에서 900 ㎚로 퇴적되고, C 타입 막(223)이 연마 공정에서 550 ㎚까지 최대한 연마되며, C 타입 막(223)이 제2 디포지션 공정시 실제 두께 650 ㎚에 대해 최저 585nm가 퇴적되는 경우에 얻어진다. 최대값을 얻을 수 있는 상태는 도 25b에 도시된다. 최대값은 1065 ㎚로, 설계된 두께 1000 ㎚와 약 65㎚의 차(215)를 갖는다. 최대값은, 막이 제1 디포지션 공정에서 900 ㎚로 퇴적되고, 막이 연마 공정에서 550 ㎚까지 연마되며, 최대 715nm 두께의 막이 제2 디포지션 공정에서 실제 두께 650 ㎚에 응답하여 퇴적되는 경우에 얻어진다. 제2 디포지션 공정이후의 층간 유전막의 두께의 설계된 중앙값은 1000 ㎚로, ±6.5%의 퇴적이 발생될 것이다. 중요한 점은, 각 공정에서 두께가 ±10%로 제어되는 경우에도, 층간 유전막의 얻어진 두께는 ±6.5%로 제한된다는 점이다. 이 값은 제2 종래의 예와 비교해서 약 1/3 감소되었다는 것을 알 수 있다. 따라서, 제조 장비의 제어 범위를 제한하지 않고도 특정한 정밀도에 의해 소형화된 반도체 장치를 제조할 수 있다. 따라서, 공정 플로에서의 계측 공정의 수를 감소시킬 수 있다.

(다른 실시예들)

이상, 본 발명의 제1 및 제2 실시예에 관하여 설명하였지만, 상세한 설명과 도면, 이들 설명의 일부 만으로 본 발명을 규정한다고는 할 수는 없을 것이다. 본 기술 분야의 통상의 지식을 가진자들은 이러한 설명에 벗어나지 않으면서, 대체가능한 실시 형태, 예, 및 응용 기술의 변화를 이해할 수 있다.

상기 제1 및 제2 실시예의 설명에서는 계측 항목으로서 두께만을 설명하였지만, 이는 웨이퍼 표면에서의 두께의 측정 균일성일 수도 있다.

더욱이, 본 발명은 일반적으로 반도체 장치를 제조하기 위한 방법에 적용될 수 있다. 예를 들면, 트랜지스터의 크기 및 트랜지스터를 구성하는 반도체 내에 함유된 불순물 농도가 트랜지스터의 성능을 결정한다는 특징, 및 트랜지스터의 크기는 두께 방향의 크기, 막 두께 및 평면 크기에 의해 결정되지 않는다는 특성이 있지만, 본 발명은 막 두께에 대해서는 물론 불순물 농도와 평면 크기에 대해서도 적용될 수 있다.

예를 들면, 불순물 농도에 대하여, npn 바이폴라 트랜지스터의 h_FE(전류 증폭 인자)는 베이스 불순물 농도와 에미터 불순물 농도 변화에 따라 변화한다. 본 발명에 따르면, 베이스 영역을 형성하기 위한 불순물 이온의 이온 주입량으로 분산이 일어나는 경우에도, 그 주입량을 측정함으로써, 상기 주입량이 에미터 영역을 형성하기 위한 불순물 이온의 주입 동안 보상될 수 있다. h_FE의 분산은 보상된 이온량으로 에미터 영역에 불순물 이온을 주입함으로써 제한될 수 있다.

LSI 제조시, 미소한 평면 구조를 구성하기 위해, 다수의 포토리소그래피 공정들을 반복하여 각각 다층 마스크를 정렬한다. 이 포토리소그래피 공정 동안 수행되는 열 처리 공정은 웨이퍼를 뒤틀리게 하여 분산을 유도하므로, 이후의 포토리소그래피 공정에서 마스크의 정렬이 불가능하게 된다. 이 경우, 본 발명에 따르면, 열 처리 이후 웨이퍼의 뒤틀림 크기를 측정하여, 이후의 포토리소그래피 공정에서 이를 보상할 수 있는 범위로 마스크를 광에 노출시킬 수 있다.

본 발명에 따르면, 이전 공정에서 발생된 설계 값으로부터의 편차가 다음 공정에서 보정될 수 있기 때문에, 다수의 공정을 통한 누적적으로 증가하는 편차가 방지될 수 있을 뿐만 아니라, 단일 공정에서 발생되는 편차를 낮출 수 있다. 그 결과, 제어 범위를 변경함이 없이 종래의 제조 장비에 의해 미소한 반도체 장치가 제조될 수 있다. 따라서, 제조 장비 제어 범위를 제한함이 없이 소형화된 반도체 장치를 제조하는 방법이 제공될 수 있다. 또한, 보정에 필요한 계측 공정만이 수행될 것이기 때문에, 공정 플로에서의 계측 공정의 수가 감소될 수 있다.

또한, 본 발명에 따르면, 본 발명의 제2 특징에 따르면, 종래의 제조 범위를 변경함이 없이 제조 장비를 이용하여 미소한 반도체 장치를 제조하기 위한 제조 지원 시스템이 제공될 수 있다.

또한, 본 발명에 따르면, 종래의 제조 범위를 변경함이 없이 제조 장비를 이용하여 미소한 반도체 장치를 제조하기 위한 제조 시스템이 제공될 수 있다.

또한, 본 발명에 따르면, 종래의 제어 범위를 변경함이 없이 제조 장비를 이용하여 상당한 정확도로 미소한 반도체 장치를 제조하기 위한 제조 방법을 기록하기 위한 기록 매체가 제공될 수 있다.

또한, 본 발명에 따르면, 종래의 제어 범위를 변경함이 없이 제조 장비를 이용하여 상당한 정확도로 미소한 반도체 장치를 제조하기 위한 제조 방법에 이용되는 데이터를 기록하기 위한 기록 매체가 제공될 수 있다.

본 발명은, 본 기술 분야의 통상의 지식을 가진자에 의해서, 본 발명의 기술 사상에 이탈되지 않는 범위 내에서 본 발명의 설명이 교시하는 바를 이해한 후, 다양하게 변형될 수 있다.

Claims (26)

1. 반도체 장치를 제조하는 방법에 있어서,

   상기 반도체 장치를 측정하는 경우에 계측 공정 중의 계측 공정 이름의 순서와 상기 계측 공정 이후에 동작하는 상기 반도체 장치의 제조 공정 중의 제조 공정 이름을 제조 순서대로 배열하는 공정 플로를 작성하는 단계와;

   상기 계측 공정 이름에 데이터 라벨을 부가하는 단계와;

   상기 데이터 라벨의 함수로서 수식으로 기술되는 상기 제조 공정의 공정 조건을 생성하는 단계와;

   상기 반도체 장치의 상기 계측 공정 중의 계측 결과를 획득하는 단계와;

   상기 데이터 라벨 함수를 상기 계측 결과로 대체함으로써 상기 반도체 장치 특유의 상기 제조 공정에 대한 새로운 공정 조건을 생성하는 단계; 및

   상기 새로운 공정 조건에 따라 상기 반도체 장치를 제조하는 단계

   를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
2. 제1항에 있어서, 상기 새로운 공정 조건에 따라, 상기 반도체 장치의 제조 장비에 입력될 공정 파라미터를 계산하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제1항에 있어서, 상기 새로운 공정 조건을 생성하는 단계는,

   상기 계측 결과에 의해 상기 데이타 라벨을 검색하는 단계; 및

   상기 데이터 라벨에 의해 상기 공정 플로로부터 공정 조건을 검색하는 단계

   를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제1항에 있어서, 상기 새로운 공정 조건을 생성하는 단계는,

   상기 공정 플로로부터 공정 조건을 제조 순서대로 추출하는 단계와;

   상기 공정 조건으로부터 상기 데이터 라벨을 검출하는 단계; 및

   상기 데이터 라벨이 부가된 상기 계측 공정 이름으로부터 상기 반도체 장치의 계측 결과를 획득하는 단계

   를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 반도체 장치를 측정하는 경우에 계측 공정 중의 계측 공정 이름의 순서와 상기 계측 공정 이후에 동작하는 상기 반도체 장치의 제조 공정 중의 제조 공정 이름을 제조 순서대로 배열하는 공정 플로에 따라 반도체 장치를 제조하고, 상기 반도체 장치의 계측 공정의 계측 결과를 획득할 수 있는 반도체 장치 제조 지원 시스템에 있어서,

   데이터 라벨을 상기 계측 공정 이름에 부가하도록 구성되고, 상기 데이터 라벨의 함수로서 수식으로 기술되는 상기 계측 공정의 공정 조건을 생성하도록 구성된 링크 데이터 설정 유닛과;

   상기 함수의 데이터 라벨을 상기 계측 결과로 대체함으로써 상기 반도체 장치 특유의 상기 제조 공정에 대한 새로운 공정 조건을 생성하도록 구성된 공정 조건 생성 유닛

   을 포함하는 것을 특징으로 하는 반도체 장치 제조 지원 시스템.
10. 반도체 장치를 측정하는 경우에 계측 공정 중의 계측 공정 이름의 순서와 상기 계측 공정 이후에 동작하는 상기 반도체 장치의 제조 공정 중의 제조 공정 이름을 제조 순서대로 배열하는 공정 플로에 따라 반도체 장치를 제조하기 위한 반도체 장치 제조 시스템에 있어서,

    데이터 라벨을 상기 계측 공정 이름에 부가하도록 구성되고, 상기 데이터 라벨의 함수로서 수식으로 기술되는 상기 제조 공정의 공정 조건을 생성하도록 구성된 링크 데이터 설정 유닛과;

    상기 반도체 장치의 상기 계측 공정의 계측 결과를 얻도록 구성된 계측 장치 그룹과;

    상기 수식의 데이터 라벨을 상기 계측 결과로 대체함으로써 상기 반도체 장치 특유의 상기 제조 공정에 대한 새로운 공정 조건을 생성하도록 구성된 공정 조건 생성 유닛과;

    상기 새로운 공정 조건에 따라 상기 반도체 장치를 제조하는 제조 장비에 입력될 공정 파라미터를 계산하도록 구성된 공정 파라미터 계산 유닛; 및

    상기 공정 파라미터에 따라 상기 반도체 장치를 제조하도록 구성된 제조 장비 그룹

    을 포함하는 것을 특징으로 하는 반도체 장치를 제조하기 위한 반도체 장치 제조 시스템.
11. 제10항에 있어서, 상기 공정 조건 생성 유닛은 계측 결과에 의해 데이터 라벨을 검출하고, 상기 데이터 라벨에 의해 공정 흐름으로부터 공정 조건을 검색하는 것을 특징으로 하는 반도체 장치를 제조하기 위한 반도체 장치 제조 시스템.
12. 삭제
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20. 삭제
21. 삭제
22. 삭제
23. 제9항에 있어서,

    상기 새로운 공정 조건에 따라, 상기 반도체 장치의 제조 장비에 입력될 공정 파라미터를 계산하도록 구성된 공정 파라미터 계산 유닛을 더 포함하는 것을 특징으로 하는 반도체 장치 제조 지원 시스템.
24. 제9항에 있어서,

    상기 공정 조건 생성 유닛은 상기 계측 결과에 의해 상기 데이터 라벨을 검출하고, 상기 데이터 라벨에 의해 상기 공정 플로로부터 공정 조건을 검색하는 것을 특징으로 하는 반도체 장치 제조 지원 시스템.
25. 제9항에 있어서,

    상기 공정 조건 생성 유닛은 상기 공정 플로로부터 제조 순서대로 공정 조건을 추출하고, 상기 공정 조건으로부터 데이터 라벨을 검출하며, 상기 데이터 라벨이 부가된 상기 계측 공정 이름으로부터 상기 반도체 장치의 계측 결과를 획득하는 것을 특징으로 하는 반도체 장치 제조 지원 시스템.
26. 제10항에 있어서, 상기 공정 조건 생성 유닛은 상기 공정 플로로부터 공정 조건을 제조 순서대로 추출하고, 상기 공정 조건으로부터 데이터 라벨을 검출하며, 상기 데이터 라벨이 부가된 계측 공정 이름으로부터 상기 반도체 장치의 계측 결과를 획득하는 것을 특징으로 하는 반도체 장치를 제조하기 위한 반도체 장치 제조 시스템.