JP2011040601A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体ウェハ単位でＡＰＣを行う場合の運用性を向上可能な半導体装置の製造方法を提供する。
【解決手段】例えば、今回ロット（＃１）を対象として露光処理後にレジストパターン寸法の計測が行われ、この計測値を反映して次回ロット（＃２）における各半導体ウェハ単位の露光条件が算出される際に、今回ロット（＃１）の露光着工枚数が足りないような状況や、今回ロット（＃１）内の計測枚数が不足するような状況が生じる。そこで、露光着工枚数が足りない状況（例えば、スロット１〜１２内の１１，１２が存在しない状況）では、近似式による外挿計算を利用して１２枚分の計測値を導出し、計測枚数が不足する状況（例えば、スロット１〜１２内の１，６，１２の分しか得られない状況）では、近似式による内挿計算を用いて１２枚分の計測値を導出する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に半導体ウェハ単位でＡＰＣ（Advanced Process Control）を行う半導体製造工程に適用して有効な技術に関する。

例えば、特許文献１には、露光量モニタパターンおよびフォーカスモニタパターンを半導体ウェハ上に形成し、１ロットの中から当該パターンが形成された半導体ウェハを十分な枚数抽出し、この抽出された半導体ウェハ上の当該パターンの計測値を、次ロットの露光条件にフィードバックする半導体製造装置の制御方法が示されている。このように、露光量モニタパターンとフォーカスモニタパターンを用いて制御を行うことで、ロット内、及び、ロット間の半導体ウェハが均一に常に最大の露光マージンが得られる状態での露光が可能となる。

また、特許文献２には、エッチング寸法の長期的及び短期的な経時変化を抑制可能な半導体装置の製造方法が示されている。具体的には、まず、あるロットにおいて、リソグラフィ処理、エッチング処理およびエッチング寸法の計測処理を介してエッチングパラメータとエッチング寸法との相関関係の式を作成する。そして、以降の各ロットにおいては、前ロットのエッチングパラメータを相関関係の式に代入することで現ロットのエッチング寸法を予測し、この予測値に基づいて現ロットにおける各半導体ウェハ毎のリソグラフィ条件を設定する。

また、特許文献３には、ＭＯＳトランジスタのソース・ドレインのコンタクト形成工程に際し、オゾンＴＥＯＳ膜およびプラズマＴＥＯＳ膜を順に堆積した後、ＣＭＰによる研磨を行い、その後、異方性ドライエッチングによるエッチバックを行う方法が示されている。この方法を用いると、仮にＣＭＰ時の圧力によってプラズマＴＥＯＳ膜にクラックが生じた場合にも、当該クラックをエッチバックによって除去することが可能となる。

特開２００２−２９９２０５号公報 特開２００７−３５７７７号公報 特開２００９−２１４７１号公報

近年、半導体装置の微細化に伴い、高精度な半導体プロセスが益々重要となってきている。例えば、ホトリソグラフィ工程においては、ロット間のみならずロット内の各半導体ウェハ間で、寸法／フォーカスのばらつきの低減が必要となっている。また、例えば、ＣＭＰ（Chemical Mechanical Polishing）による研磨やＣＶＤ（Chemical Vapor Deposition）による堆積等を介した絶縁膜形成工程においては、ロット間のみならずロット内の各半導体ウェハ間で、絶縁膜の膜厚ばらつきの低減が必要となっている。これらのばらつきは、露光装置・塗布現像装置や、ＣＭＰ装置・ＣＶＤ装置等での保証精度が限界に達していることが主な背景にある。

このようなばらつきを低減する技術として、ＡＰＣ技術が知られている。従来においては、例えば、前ロットの代表な計測値を反映して次ロットのプロセス条件を定めるといったロット単位でのＡＰＣが行われていた。しかしながら、近年では、前述したような背景から、特許文献１や特許文献２に記載されているようなロット内の各半導体ウェハ単位でのＡＰＣが必要とされている。

各半導体ウェハ単位でＡＰＣを行うためには、特許文献１や特許文献２に記載されているように、十分な枚数の半導体ウェハを計測し、これによって各種相関関係を得る必要がある。しかしながら、実際の製造工程では、必ずしも十分な枚数の半導体ウェハが計測できるとは限らない。例えば、少量多品種の製品等では、１個のロットが通常よりも少ない枚数の半導体ウェハで構成される場合がある。あるいは、何らかの目的で１個のロット内から数枚の半導体ウェハが抜き取られるような場合もある。また、別の観点として、１個のロットを構成する全ての半導体ウェハではなく、一部の半導体ウェハに対して計測を行うことで、計測に伴う製造コストを削減したいという要望もある。このように、十分な枚数の半導体ウェハを計測できないような状況が生じると、特許文献１や特許文献２のような技術を用いて半導体ウェハ単位でのＡＰＣを実行することが困難となる。

本発明は、このような問題を見出すことによってなされたものであり、その目的の一つは、半導体ウェハ単位でＡＰＣを行う場合の運用性を向上可能な半導体装置の製造方法を提供することにある。また、他の目的の一つは、検査コストを低減可能な半導体装置の製造方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による半導体装置の製造方法は、第１ロットを構成するＮ枚の半導体ウェハに対して所定の加工処理を行う第１工程と、その後、Ｎ枚の中からＭ（＜Ｎ）枚の半導体ウェハを抽出し、これに対して計測を行う第２工程と、この計測状況を反映して各半導体ウェハ単位の製造条件となる第１条件を算出し、この条件で所定の加工処理を行う第３工程とを備えるものとなっている。ここで、第３工程では、第２工程でのＭ枚分の計測状況に応じてそれぞれ異なる方式によりＮ枚分の各計測値が定められ、このＮ枚分の各計測値に基づいて第１条件が定められることが特徴となっている。

このように、本来よりも少ない枚数の計測結果しか得られない場合でも、その計測状況に応じた方式によって本来の枚数分の計測値を定めることで、第３工程において、半導体ウェハ単位でのＡＰＣを実現することが可能となる。これによって、製造工程の運用性が向上可能となり、また、検査コストの低減も実現可能となる。

前述した製造方法の具体例として、例えば、第１および第３工程は、ホトリソグラフィ工程であり、第２工程は、レジストパターンの寸法計測工程である。この場合、第１条件の基となるＮ枚分の各計測値は、ロット間での計測値変動を反映した第１パラメータとロット内での計測値変動を近似式によって表す第２パラメータとを含んだ第１傾向式が各ロット毎に更新されることで算出される。そして、第２工程での計測状況となる枚数Ｍの値が予め設定した値を満たす場合には、第２工程での計測値に基づいて第１傾向式内の第１および第２パラメータが更新され、Ｍの値が予め設定した値を満たさない場合には、第１傾向式内の第１パラメータのみが更新される。

これによって、ホトリソグラフィ工程において、計測枚数が十分に得られないような状況が生じても半導体ウェハ単位でのＡＰＣを実現することが可能となる。これによって、ホトリソグラフィ工程の運用性が向上可能となる。また、半導体ウェハ単位でのＡＰＣに伴い寸法ばらつきの低減が図れる。さらに、計測枚数を敢えて低減することが可能となり、検査コストの低減が図れる。

また、前述した製造方法の他の具体例として、例えば、第１工程は、エッチバック工程であり、第２工程は、膜厚計測工程であり、第３工程は、ＣＶＤ工程である。この場合、第１条件の基となるＮ枚分の各計測値は、第２工程での計測状況となるＭ枚分の計測値が予め定めた規格値を満たす場合には、予め定めた第２傾向式に基づいて算出され、Ｍ枚分の計測値が規格値を満たさない場合には、第２工程で計測対象外であった（Ｎ−Ｍ）枚に対しても更に膜厚計測を行うことで取得される。ここで、前述した第２傾向式は、エッチバック工程前の膜厚とエッチバック工程後の膜厚の相関関係を予め規定したものであり、前述した規格値は、この膜厚の相関関係における許容可能なばらつき量を規定したものである。

これによって、エッチバック工程後の膜厚計測結果が全枚数分（Ｎ枚分）得られないような状況が生じても、当該ロットに対するその後のＣＶＤ工程において、半導体ウェハ単位でのＡＰＣを実現することが可能となる。これによって、当該一連の製造工程の運用性が向上可能となる。また、半導体ウェハ単位でのＡＰＣに伴い膜厚ばらつきの低減が図れる。さらに、計測枚数を敢えて低減することが可能となり、検査コストの低減が図れる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、半導体装置の製造工程において、半導体ウェハ単位でＡＰＣを行う場合の運用性が向上可能となる。また、検査コストの低減が実現可能となる。

本発明の実施の形態１による半導体装置の製造方法において、そこで用いる半導体製造システムの主要部の構成例および動作例を示す概略図である。 （ａ）、（ｂ）は、図１の生産制御システムにおいて、ロットを構成する本来の半導体ウェハ枚数よりも少ない枚数の計測値しか得られなかった場合の動作例を示す概念図である。 図１における生産制御システムの処理内容の一例を示す説明図である。 図１の生産制御システムにおいて、多項近似式の適用が困難な場合の動作例を示す概念図である。 図１の生産制御システムにおいて、その主要部の動作例を示すフロー図である。 本発明の実施の形態２による半導体装置の製造方法において、その主要部の処理内容の一例を示すフロー図である。 図６のフローで用いられる膜厚外層計算式ならびに膜厚規格値を説明するための図である。 本発明の実施の形態２による半導体装置の製造方法において、そこで用いる半導体製造システムの主要部の構成例および動作例を示す概略図である。 本発明の実施の形態３による半導体装置の製造方法において、その主要部の処理内容の一例を示すフロー図である。 本発明の前提として検討した半導体装置の製造方法において、ＭＯＳトランジスタのソース・ドレインのコンタクト形成工程に伴い層間絶縁膜を形成する際の処理内容の一例を示す概略図である。 図１０において、その一部の詳細な処理内容を示すフロー図である。 図１１の補足図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の製造方法において、そこで用いる半導体製造システムの主要部の構成例および動作例を示す概略図である。図１に示す半導体製造システム１００は、露光装置１０１、レジスト塗布・現像装置１０２、寸法計測装置１０３、生産制御システム１０４を含んで構成され、ホトリソグラフィ工程を行う。まず、レジスト塗布・現像装置１０２は、今回着工ロット（ロット＃１とする）内の各半導体ウェハに対してレジストの塗布を行い、露光装置１０１は、レジストが塗布された各半導体ウェハを対象に各半導体ウェハ単位で定められる露光条件で露光を行う。次いで、レジスト塗布・現像装置１０２は、この露光後の各半導体ウェハを現像し、これによって各半導体ウェハ上に所定のレジストパターンが形成される（Ｓ１００）。なお、１個のロットは、例えばＦＯＵＰ（Front Opening Unified Pod）等と呼ばれる１個のウェハ容器に対応し、１個のウェハ容器内には１２枚や２５枚といった半導体ウェハが格納可能となっている。

その後、レジストパターンが形成された各半導体ウェハを含む露光・現像済みロット（ロット＃１）１０６は、寸法計測装置１０３に送られる（Ｓ１０１）。寸法計測装置１０３は、この露光・現像済みロット（ロット＃１）１０６の各半導体ウェハを対象にレジストパターンの寸法計測を行い、その計測値を生産制御システム１０４に通知する（Ｓ１０２）。計測値には、特に限定はされないが、例えばレジストパターン内に露光量を計測するためのレジストパターンが含まれている場合には、当該レジストパターンの寸法計測値（ここではＣＤ値と呼ぶ）が含まれ、また、特許文献１のようにフォーカス値を計測するためのレジストパターンが含まれる場合には、その寸法計測値等も含まれる。なお、計測が行われたロット＃１は、次の工程（エッチング工程等）へ送られる。

生産制御システム１０４は、コンピュータシステムによって実現され、その一機能としてＡＰＣ機能を搭載している。生産制御システム１０４内のＡＰＣ機能は、Ｓ１００におけるロット＃１の露光条件（露光量やフォーカス等）を参照すると共に（Ｓ１０３）、これに前述したＳ１０２でのロット＃１の計測値を反映して、次回着工ロット（ロット＃２とする）１０５に対する各半導体ウェハ単位の露光条件を算出し、露光装置１０１に設定する（Ｓ１０４）。次いで、露光装置１０１およびレジスト塗布・現像装置１０２、ならびに寸法計測装置１０３は、ロット＃１の場合と同様に、ロット＃２に対して露光等や寸法計測を行い（Ｓ１００，Ｓ１０１）、ロット＃２の計測値が生産制御システム１０４に通知される（Ｓ１０２）。生産制御システム１０４内のＡＰＣ機能は、ロット＃２の露光条件とロット＃２の計測値に基づいて次回着工ロット（ロット＃３とする）１０５の露光条件を算出し、露光装置１０１に設定する（Ｓ１０３，Ｓ１０４）。以降、同様にしてこのような処理が繰り返される。

このようなホトリソグラフィ工程においては、例えば、少量多品種の製品等でロット内の半導体ウェハの一部を分割して別のロットにしたり、あるいはロット内の半導体ウェハの一部が破損することなどにより、通常より少ない枚数の半導体ウェハで構成されたロットが着工対象となる場合がある。また、別の観点として、ロット内で計測する半導体ウェハの枚数を低減したいという要望がある。すなわち、寸法計測装置１０３として、例えば、ＣＤ−ＳＥＭ（Critical Dimension-Scanning Electron Microscope）装置を用いた場合、１枚の半導体ウェハを計測するのに１０分を超える時間を要することがあり、ＯＣＤ（Optical Critical Dimension）装置を用いた場合であっても、１枚につき数分程度の時間を要することがある。したがって、装置コストおよび時間的コストの観点から、計測する枚数を可能な限り低減することが望まれる。図２（ａ）、（ｂ）は、図１の生産制御システムにおいて、前述したような状況により、ロットを構成する本来の半導体ウェハ枚数よりも少ない枚数の計測値しか得られなかった場合の動作例を示す概念図である。

図２（ａ）においては、半導体ウェハの着工枚数が少なく、本来、１個のロットを構成する１２枚分の計測値が得られるのに対して１０枚分（スロット１〜１０）の計測値（ここでは前述したＣＤ値を例とする）しか得られていない。一方、図２（ｂ）においては、１個のロットを構成する１２枚の半導体ウェハの内、前述したコスト削減のため３枚分（スロット１，６，１２）しか計測を行っていない。このような場合、次回着工ロットの半導体ウェハの内、この欠落したスロット位置に対応する半導体ウェハの露光条件を適切に定められず、半導体ウェハ単位でのＡＰＣ制御が行えなくなる。そこで、図１の生産制御システム１０４は、図２（ａ）のような場合、スロット１１，１２に対応する箇所の計測値を外挿計算によって推測し、図２（ｂ）のような場合、スロット２〜５，７〜１１に対応する箇所の計測値を内挿計算によって推測する。そして、生産制御システム１０４内のＡＰＣ機能は、前回着工ロットの露光条件にこの推測値を含む計測値を反映して、次回着工ロットにおける各半導体ウェハ単位の露光条件を算出および設定する。以降、この外挿計算および内挿計算の具体例について説明する。

図３は、図１における生産制御システムの処理内容の一例を示す説明図である。図３においては、便宜上、例えば１個のウエハ容器（ロット）が本来７枚（スロット１〜７）の半導体ウェハから構成されるものとして、その内のスロット２と５の半導体ウェハが欠落している場合を示している。まず、前提として、露光処理においては、ロット内での各半導体ウェハの着工順番に依存してレジストパターン寸法の変動が生じることが経験的に知られている。ここで、図３の場合には、露光処理の際の着工順番とスロット番号が不一致となるが、寸法計測処理の際にはスロット番号に関連付けた計測値が生産制御システム１０４に通知される。そこで、生産制御システム１０４は、図３のデータ構造３００のように、露光処理における着工順番とスロット番号の対応関係を記憶しておくことで、この着工順番に基づいて外挿計算および内挿計算を行うことが可能となる。

具体的な計算方法の例として、生産制御システム１０４は、まず、ロット（番号：Ｉ）内の各半導体ウェハ（番号：ｗ）の計測値ｙ（ｌ，ｗ）を、式（１）のようなロット傾向式でモデル化する。ｙ_ＬＯＴ（Ｉ）は、ロット（Ｉ）の代表値（オフセット値）であり、例えば、ロット（Ｉ）内で最初に露光処理が行われた半導体ウェハの計測値とする。このｙ_ＬＯＴ（Ｉ）は、ロット間の傾向を表すことになる。Δｙ（ｌ，ｗ）は、ロット（Ｉ）内の各半導体ウェハ（ｗ）毎の代表値からの変動量である。このΔｙ（ｌ，ｗ）は、ロット内の傾向を表すことになる。なお、「ｗ」は半導体ウェハの着工順番を示す番号である。

ｙ（ｌ，ｗ）＝ｙ_ＬＯＴ（Ｉ）＋Δｙ（ｌ，ｗ） （１）
ロット内傾向Δｙ（ｌ，ｗ）は、例えば、広く知られている最小二乗法に基づいた多項近似式によって規定される。ロット（Ｉ）に対して本来の枚数分の計測が行われなかった場合（図２（ａ）の例では１０枚、図２（ｂ）の例では３枚）、生産制御システム１０４は、まず、この計測した枚数分の計測値を用いてΔｙ（ｌ，ｗ）に該当する多項近似式を算出する。次いで、この多項近似式に本来の枚数分（ここでは１２枚）のｗ（１，２，…，１２）を代入することで、本来の枚数分のロット内傾向Δｙ（ｌ，ｗ）の計測値を算出する。一方、ロット（Ｉ）に対して本来の枚数分の計測が行われた場合も、同様にして多項近似式を算出し、これに基づいて本来の枚数分のロット内傾向Δｙ（ｌ，ｗ）の計測値を算出する。

本来の枚数分の計測が行われた場合には、多項近似式を介さずに実際の計測値をそのまま用いることも可能であるが、多項近似式を介すことで例えばノイズ的に生じた過剰なロット内傾向を緩和することが可能となる。また、全数か否かで場合分けを行う必要がないため、システムのアルゴリズム上の容易化が図れる。ただし、このような方式に限らず、例えば、実際の計測値が存在する場合には、その計測値をそのまま用い、実際の計測値が存在しない箇所のみ多項近似式によって計測値を補うような方式を適用することも可能である（例えば図２（ａ）の例では多項近似式によって２枚分だけ算出する）。例えば、本来の枚数分の計測値が得られるケースが大多数で、得られないケースが希に存在するような製造工程では、後者の方式の方が有益な可能性も考えられる。

ここで、前述した多項近似式の項の次数は、ユーザによって任意に設定可能とする。例えば図２（ａ），（ｂ）の例では、便宜上、半導体ウェハの着工順番に対してＣＤ値が１次の傾向を持つものとし、この場合は項の次数として１次を設定すればよいが、実際上は、３次や２次に、場合によってはそれ以上に設定することが考えられる。また、このような多項近似式を適用する関係上、例えば、図２（ｂ）のように一部の枚数を抜き取って計測を行うような場合には、少なくとも着工順番が１番目と最終番目（ここでは１２番目）の半導体ウェハは、計測対象とされることが望ましい。

以上のような処理を用いることで、ロット内の半導体ウェハの枚数が本来の枚数から欠落する状況が生じた場合においても、各半導体ウェハ単位でのＡＰＣを実現することが可能となり、各半導体ウェハのロット間およびロット内での寸法ばらつきを低減可能となる。しかしながら、次の［１］〜［３］のような場合には、多項近似式を適用できないか、または適用できたとしても十分な精度が得られず、これに伴い寸法ばらつきの低減が図れないことが懸念される。

［１］まず、多項近似式を適用するために必要な最低限の枚数の半導体ウェハが計測されない場合が挙げられる。多項近似式を適用するためには、最少でも、「項の次数＋１枚」の半導体ウェハが計測される必要がある。

［２］次に、ロット内に含まれる半導体ウェハの枚数自体が少なく、これにより多項近似式による外挿計算の精度が低下する場合が挙げられる。すなわち、図２（ａ）を例として、仮にスロット７〜１２の半導体ウェハが欠落し、この分の露光処理が行われない場合、最大でも本来の半分の枚数分の計測値しか得られない。この半分の計測値で残りの半分の計測値を多項近似式により高精度に推測するのは、通常、困難と言える。

［３］次に、ロット内で計測される半導体ウェハの枚数が少なく、これにより多項近似式による内挿計算の精度が低下する場合が挙げられる。すなわち、図２（ｂ）の例のように、１次の近似式の場合には比較的少ない枚数の計測値（図２（ｂ）の例では３点）でも残りの枚数を十分な精度で推測可能であるが、項の次数が大きく設定されるほど、精度を確保するためにある程度の計測枚数が必要となる。なお、この内容は、実質的には前述した［１］の内容を包含することになる。

そこで、前述した［１］〜［３］のような状況により多項近似式による計測値の算出が困難な場合には、前回ロットの計測値に基づくロット内傾向をそのまま流用し、これに対して、今回ロットのロット間傾向のみを反映させることで今回ロットの計測値を算出する。すなわち、前述したロット傾向式（式（１））のΔｙ（ｌ，ｗ）は更新せずに、ｙ_ＬＯＴ（Ｉ）のみを更新することで対応する。

図４は、図１の生産制御システムにおいて、前述したような状況により、多項近似式の適用が困難な場合の動作例を示す概念図である。例えば、今回ロット＃１において、図４（ａ）に示すように、前回ロット＃０のロット傾向式（代表値およびロット内傾向）に基づいてスロット１〜スロット６の６枚の半導体ウェハに対する露光処理が行われたとする。この場合、今回ロット＃１は、前述した［２］の状況に該当し、６枚全てに対して寸法計測を行ってもスロット７〜スロット１２の計測値を十分な精度で推定することができない。そこで、生産制御システム１０４は、今回ロット＃１においても、それを計測した結果、前回ロット＃０と同じロット内傾向が生じるものと仮定し、ロット間傾向のみを反映させる。すなわち、図４（ｂ）に示すように、今回ロット＃１で最初に露光が行われた半導体ウェハ（ここではスロット１）に対する計測値（代表値）をオフセット値として、これに前回ロット＃０でのロット内傾向を組み合わせて今回ロット＃１のロット傾向式を算出する。そして、これによって得られた１２枚分の計測値を反映して、次ロット＃２が露光される。

図５は、図１の生産制御システムにおいて、その主要部の動作例を示すフロー図である。図５に示すように、現ロット（ロット＃１）を対象として、生産制御システム１０４は、前述した多項近似式の適用が困難となる［１］〜［３］の状況に該当しないかを判定する（Ｓ５０１〜Ｓ５０３）。すなわち、Ｓ５０１では、「計測ウェハ枚数≧（近似式次数＋１）」を満たすかが判定され、Ｓ５０２では、「着工ウェハ枚数≧ｎ」を満たすかが判定され、Ｓ５０３では、「計測ウェハ枚数≧ｍ」を満たすかが判定される。これらを全て満たす場合、生産制御システム１０４は、図２や図３で述べたように、ロット＃１の計測値に基づいてロット傾向式（式（１））を更新し、ＡＰＣ機能は、このロット傾向式に基づく計測値を反映して次ロット＃２の露光条件を設定する（Ｓ５０４）。一方、いずれか一つでも満たさない場合、生産制御システム１０４は、図４で述べたように、ロット＃１の代表値をオフセット（式（１）のｙ_ＬＯＴ（Ｉ））とし、これにロット＃０のロット内傾向（式（１）でのΔｙ（ｌ−１，ｗ）に該当）を組み合わせてロット傾向式を更新する。そして、ＡＰＣ機能は、このロット傾向式に基づく計測値を反映して次ロット＃２の露光条件を設定する（Ｓ５０５）。なお、「ｎ」や「ｍ」の値は、ユーザによって任意設定可能とする。また、場合によっては、Ｓ５０１〜Ｓ５０３の一部の処理を省略することも可能である。

以上のように、本実施の形態１による半導体装置の製造方法は、ロット内の半導体ウェハの計測状況が所定の条件を満たすか否かに応じてＡＰＣへのフィードバック方式を変更するものとなっている。すなわち、ロット内の半導体ウェハの計測枚数が十分な枚数ならば、その計測値に基づいてロット傾向式内のロット間傾向（オフセット）とロット内傾向（多項近似式）を更新し、これに基づいて算出された通常枚数分の計測値をフィードバックする。一方、計測枚数が十分な枚数でないならば、当該ロットの計測値に基づいてロット傾向式内のロット間傾向（オフセット）のみを更新し、ロット内傾向（多項近似式）は前ロットのものをそのまま流用する。そして、これに基づいて得られた通常枚数分の計測値をフィードバックする。

これによって、代表的には、ロット内の半導体ウェハ枚数が不足するような場合やロット内で計測する半導体ウェハ枚数が少ないような場合においても、各半導体ウェハ単位でのＡＰＣを実現することが可能となり、製造工程の運用性を向上させることが可能となる。その結果、ロット間ならびにロット内での製造ばらつき（パターン寸法ばらつき）が低減され、製造品質の向上が可能となる。さらに、ロット内で計測する半導体ウェハの枚数を少なくすることができることから、検査コストの低減が実現可能となる。

（実施の形態２）
まず、本実施の形態２による半導体装置の製造方法の説明に先立ち、その前提として検討した製造方法について説明する。図１０は、本発明の前提として検討した半導体装置の製造方法において、ＭＯＳトランジスタのソース・ドレインのコンタクト形成工程に伴い層間絶縁膜を形成する際の処理内容の一例を示す概略図である。まず、Ｓ１００１のように、半導体基板の主面１０００（ＳＵＢ）上に、ゲート電極となるポリシリコン膜１００１（ｐｏｌｙ）と、その両サイドに絶縁膜となるスペーサ１００２（ｓｐａｃｅｒ）とが形成された状態で、その上層にシリコン窒化膜１００３（ＳｉＮ）が堆積される（Ｓ１００２）。次いで、シリコン窒化膜１００３（ＳｉＮ）上に、オゾンＴＥＯＳ膜１００４（Ｏ３ＴＥＯＳ）とプラズマＴＥＯＳ膜１００５ａ（ＰＴＥＯＳ）が順に堆積される（Ｓ１００３，Ｓ１００４）。

続いて、ＣＭＰ装置を用いて、プラズマＴＥＯＳ膜１００５ａ（ＰＴＥＯＳ）が研磨および平坦化される（Ｓ１００５）。この際に、前述した特許文献３に記載されているように、ＣＭＰに伴いプラズマＴＥＯＳ膜１００５ａ（ＰＴＥＯＳ）にクラックが生じることが知られている。そこで、このクラックの影響を低減するため、ＣＭＰの後にエッチング装置を用いてエッチバックが行われ（Ｓ１００６）、次いで、プラズマＣＶＤ装置を用いて再びプラズマＴＥＯＳ膜１００５ｂ（ＰＴＥＯＳ）が堆積される（Ｓ１００７）。図示は省略するが、その後は、ホトリソグラフィ工程により、ＭＯＳトランジスタのソース・ドレイン上の層間絶縁膜（ＳｉＮ，Ｏ３ＴＥＯＳ，ＰＴＥＯＳ）にコンタクトホールが形成され、その箇所にコンタクトプラグが埋め込まれる。

図１１は、図１０において、その一部（Ｓ１００５〜Ｓ１００７）の詳細な処理内容を示すフロー図である。前述した図１０において、ＭＯＳトランジスタのソース・ドレインのコンタクトホールが非開口となることを防止するためには、ロット間およびロット内の各半導体ウェハで層間絶縁膜の膜厚が一定となるように制御する必要がある。そこで、図１１に示すように、まず、ＣＭＰ装置によってプラズマＴＥＯＳ膜１００５ａ（ＰＴＥＯＳ）が研磨される際に、ＣＭＰ装置のＩＭ（Integrated Metrology）膜厚計測機能を用いて、各半導体ウェハ毎の層間絶縁膜の膜厚が計測される（Ｓ１００５）。次いで、プラズマＴＥＯＳ膜１００５ａ（ＰＴＥＯＳ）がエッチバックされた後（Ｓ１００６）、別個独立に設けた膜厚計測装置を用いて各半導体ウェハ毎の層間絶縁膜の膜厚が計測される（Ｓ１１０１）。

その後は、ＡＰＣ機能が、このＳ１１０１での膜厚計測値を用いて各半導体ウェハ毎の最適なＣＶＤ処理時間を計算し（Ｓ１１０２）、プラズマＣＶＤ装置が、各半導体ウェハ毎に前述した処理時間に基づいてプラズマＴＥＯＳ膜１００５ｂ（ＰＴＥＯＳ）を堆積する（Ｓ１００７）。すなわち、図１２に示すように、プラズマＣＶＤの加工前においては、各半導体ウェハ毎の層間絶縁膜の膜厚値にばらつきが生じているが、ＡＰＣ機能によってその後のＣＶＤ処理時間が各半導体ウェハ毎に制御されることで、最終的には、各半導体ウェハの膜厚値が一定となる。

しかしながら、特に、エッチバック工程（Ｓ１００６）の後に、別個独立に設けた膜厚計測装置を用いて半導体ウェハ全数の膜厚が計測されるため（Ｓ１１０１）、実施の形態１の場合と同様に、時間的コストならびに装置コストの面から検査コストの増大が懸念される。その一方で、プラズマＴＥＯＳ膜１００５ｂ（ＰＴＥＯＳ）の堆積（Ｓ１００７）を行う前の各半導体ウェハ毎の膜厚が判らない限り、Ｓ１００７において、各半導体ウェハ単位でＡＰＣを用いた制御を行うことができない。そこで、図１１の処理フローに代わり、図６の処理フローを適用する。

図６は、本発明の実施の形態２による半導体装置の製造方法において、その主要部の処理内容の一例を示すフロー図である。図６に示す処理フローは、図１０におけるＳ１００５〜Ｓ１００７の詳細な処理内容に該当するものである。図６においては、まず、図１１で説明したＳ１００５およびＳ１００６と同様に、ＣＭＰ装置によって各半導体ウェハの絶縁膜が研磨されると共に、各半導体ウェハ毎の研磨後の絶縁膜の膜厚が計測され（Ｓ６０１）、次いで、エッチング装置（エッチバック装置）を用いて各半導体ウェハの絶縁膜がエッチバックされる（Ｓ６０２）。続いて、各ロット毎に、各ロットを構成する半導体ウェハ（例えば、１２枚や２５枚）の中から１枚を対象として、別個独立に設けた膜厚計測装置を用いて当該半導体ウェハの絶縁膜の膜厚が計測される（Ｓ６０３）。

次いで、Ｓ６０３の半導体ウェハを対象として、当該半導体ウェハのエッチバックで使用されたエッチバック装置の特定が行われる（Ｓ６０４）。通常、各ロット単位で、複数のエッチバック装置の中から使用される装置が割り当てられる。続いて、当該半導体ウェハにおけるエッチバック前後での膜厚の差分（すなわち、エッチバックされた膜厚）が予めエッチバック装置毎に設定された膜厚規格値に入っているかどうかが判定される（Ｓ６０５，Ｓ６０８）。膜厚規格値に入っている場合には、各エッチバック装置毎に定められた膜厚外層計算式を用いて、当該半導体ウェハが所属するロットの残りの半導体ウェハの膜厚が算出される（Ｓ６０６，Ｓ６０９）。一方、膜厚規格値に入っていない場合には、当該半導体ウェハが所属するロットの残りの半導体ウェハの膜厚が前述した膜厚計測装置を用いて計測される（Ｓ６０７）。その後、このＳ６０６，Ｓ６０９またはＳ６０７によって得られた各半導体ウェハ毎の膜厚値に基づいて、図１１のＳ１１０２およびＳ１００７と同様に各半導体ウェハ毎の最適条件が定められ、この最適条件によって各半導体ウェハ単位でＣＶＤ装置による所定の堆積処理が行われる（Ｓ６１０）。

ここで、図６のＳ６０６，Ｓ６０９において、残りの半導体ウェハの膜厚が算出できるのは、エッチバック前後における膜厚の関係に非常に高い一次相関があることが本発明者等によって見出されたためである。図７は、図６のフローで用いられる膜厚外層計算式ならびに膜厚規格値を説明するための図である。図７に示すように、本発明者等の実験によって、例えばエッチバック装置Ａとエッチバック装置Ｂとで機差が生じるものの、各装置においてはエッチバック前後の膜厚の関係に非常に高い一次相関が得られることが判明した。したがって、各エッチバック装置毎に、エッチバック前の膜厚とエッチバック後の膜厚との間で、最小二乗法等により一次の関係式（膜厚外層計算式）を定義することができる。

ただし、このような機差によるばらつきの他に、実際上は、エッチバック装置の時系列的な状態変化によってばらつきが生じることが懸念される。そこで、図７に示すように、各エッチング装置毎に膜厚規格値を設定し、図６で述べたＳ６０３での計測値が膜厚規格値外（例えば図７に示す規格外膜厚測定データ）となる場合には、外層計算を行わずに全数計測を行うようにする。ここで、膜厚規格値は、特に限定はされないが、例えば次のように定義する。

図６のＳ６１０でのＣＶＤ処理では、ＣＶＤ後の膜厚が一定になることを目的としているので、膜厚規格値は、膜厚計測工程を省略したときのＣＶＤ後の膜厚に対する工程能力Ｃｐを基準に定義する。過去のＣＶＤ後膜厚バラツキをσ_ＣＶＤ、エッチバック前後の膜厚変動バラツキをσ_ＥＴＣＨとすると、Ｃｐ計算に必要である膜厚計測省略時のＣＶＤ後の膜厚バラツキσ_ＣＶＤ’は式（２）で与えられる。また、膜厚上限値をＵＬ、膜厚下限値をＬＬとすると、ＣＶＤ後膜厚のＣｐは式（３）で与えられる。一般に、Ｃｐ＝１．３３で工程能力が十分であるとされるので、膜厚規格値は式（３）がＣｐ＝１．３３を満たす式（２）の３σ_ＥＴＣＨで定義する。このような膜厚規格値を設けることで、エッチバック装置の時系列的な状態変化を管理可能となる。

（３σ_ＣＶＤ’）＝｛（３σ_ＣＶＤ）^２＋（３σ_ＥＴＣＨ）^２｝^１／２ （２）
Ｃｐ＝（ＵＬ−ＬＬ）／（６σ_ＣＶＤ’） （３）
図８は、本発明の実施の形態２による半導体装置の製造方法において、そこで用いる半導体製造システムの主要部の構成例および動作例を示す概略図である。図８に示す半導体製造システム８００は、生産制御システム８０１と、ＡＰＣシステム８０２と、オンラインコントローラ８０３ａ〜８０３ｃと、ＣＭＰ（＋膜厚計測）装置８０４と、エッチバック装置８０５と、膜厚計測装置８０６と、ＣＶＤ装置８０７を含んで構成される。なお、ＡＰＣシステム８０２は、図１と同様に、生産制御システム８０１の一機能として含まれていてもよい。

図８においては、まず、図６で述べたように、ＣＭＰ装置８０４がＦＯＵＰ等に格納された着工ロット（例えば１２枚の半導体ウェハ）に対して研磨ならびに膜厚計測を行う。これによる各半導体ウェハ毎の計測値は、オンラインコントローラ８０３ａを介して生産制御システム８０１に送信される（Ｓ８００）。次いで、エッチバック装置８０５が着工ロットに対してエッチバックを行い、膜厚計測装置８０６が、着工ロットの中から１枚を選択してエッチバック後の膜厚を計測する。この計測値は、オンラインコントローラ８０３ｂを介して生産制御システム８０１に送信される（Ｓ８０１）。

ここで、生産制御システム８０１は、前述したＳ８００の計測値とＳ８０１の計測値との関係が、図６および図７で述べたような膜厚規格値に入っているかを判定する。入っている場合には、図６および図７で述べたようにＳ８００での測定結果に対して膜厚外層計算式を用いることで着工ロット内の全ての半導体ウェハの膜厚値を算出する。一方、入っていない場合には、着工ロット内の残りの半導体ウェハに対しても膜厚計測を行うように膜厚計測装置８０６に指示し、これに応じて得られた残りの半導体ウェハの計測値が生産制御システム８０１に送信される（Ｓ８０１）。

次いで、着工ロットがＣＶＤ装置に搬送されると、生産制御システム８０１は、前述したロット内の全ての半導体ウェハに対する膜厚値の算出結果あるいは実際の計測値（すなわちＣＶＤ前膜厚値）を添えてＡＰＣシステム８０２に対して問合せを行う（Ｓ８０２）。ＡＰＣシステム８０２は、ＣＶＤ前膜厚値、及びＡＰＣ用ＤＢ（ＤａｔａＢａｓｅ）内に記憶しておいた制御対象装置（ＣＶＤ装置８０７）の成膜速度と対象製品の目標膜厚値を用いて、計算ロジック部にて最適制御条件を算出し、この最適制御条件を生産制御システム８０１側へ回答する（Ｓ８０３）。この制御条件を受けた生産制御システム８０１は、オンラインコントローラ８０３ｃを介して製品レシピ名と共に最適制御条件をＣＶＤ装置８０７へ指示する（Ｓ８０４）。ＣＶＤ装置８０７は、指示された制御条件が処理可能範囲内かを生産制御システム８０１側へ回答し（Ｓ８０５）、処理可能範囲であれば加工を開始する。

以上のように、本実施の形態２による半導体装置の製造方法は、ロット内の半導体ウェハの計測状況が所定の条件を満たすか否かに応じてＡＰＣへのフィードバック方式を変更するものとなっている。すなわち、ロット内の半導体ウェハから選定した一部の半導体ウェハの計測値が所定の規格値内に収まっている場合には、予め定めた近似式によりロット内の全枚数の計測値を推定することで全枚数分の計測値をフィードバックし、所定の規格値内に収まっていない場合には、残りの枚数の実計測を行うことで全枚数分の計測値をフィードバックする。

これによって、実施の形態１の場合と同様に、代表的には、ロット内で計測する半導体ウェハ枚数が少ないような場合においても、各半導体ウェハ単位でのＡＰＣを実現することが可能となり、製造工程の運用性を向上させることが可能となる。その結果、ロット間ならびにロット内での製造ばらつき（膜厚ばらつき）が低減され、製造品質の向上が可能となる。さらに、ロット内で計測する半導体ウェハの枚数を少なくすることができることから、検査コストの低減が実現可能となる。

なお、ここでは、エッチバック後に膜厚計測を行う半導体ウェハの枚数を１枚としたが、場合によっては、ロット内の通常枚数（例えば１２枚）に満たない複数枚（例えば２，３枚）を計測し、各膜厚計測値が膜厚規格値内である場合に外挿計算を行うように構成することも可能である。計測枚数を増加させると、検査コストが増大するものの、その分、外層計算適用有無の判断を高精度に行うことが可能となる。また、ここでは、ＭＯＳトランジスタのコンタクト形成工程を例に説明を行ったが、これに限定されるものではなく、ＣＭＰ→エッチバック→ＣＶＤが行われる工程に対して広く適用可能である。例えば、多層配線層間の層間絶縁膜を形成する場合等にも適用可能である。

（実施の形態３）
図９は、本発明の実施の形態３による半導体装置の製造方法において、その主要部の処理内容の一例を示すフロー図である。前述した図１０におけるＳ１００５〜Ｓ１００７の詳細な処理内容に該当し、前述した図６の処理フローから一部の処理を省略したものとなっている。すなわち、図９の処理フローは、図６の処理フローと比較して、１枚の半導体ウェハに対する計測処理（Ｓ６０３）が省略され、これに伴い膜厚規格値との対比処理（Ｓ６０５，Ｓ６０８）と、その結果に応じて行われる全枚数に対する計測処理（Ｓ６０７）が省略されたものとなっている。それ以外の処理に関しては、図６と同様であるため、詳細な説明は省略する。

本実施の形態３による半導体装置の製造方法を用いると、実施の形態２の場合と比較して、エッチバック後の膜厚計測が行われないため、更に検査コストの低減が実現可能となる。但し、この場合において、エッチバック装置が極めて高い信頼性を備え、装置の状態変動が殆ど生じないことが前提となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本実施の形態による半導体装置の製造方法は、特に、ばらつき低減の要求が非常に高くなる高集積（例えば４５ｎｍ以降）な半導体製品の製造工程に適用して有益な技術であり、これに限らず、各種半導体製品の製造工程全般に対して広く適用可能である。

１００，８００ 半導体製造システム
１０１ 露光装置
１０２ レジスト塗布・現像装置
１０３ 寸法計測装置
１０４，８０１ 生産制御システム
１０５，１０６ ロット
３００ データ構造
８０２ ＡＰＣシステム
８０３ａ〜８０３ｃ オンラインコントローラ
８０４ ＣＭＰ装置
８０５ エッチバック装置
８０６ 膜厚計測装置
８０７ ＣＶＤ装置
１０００ 半導体基板の主面
１００１ ポリシリコン膜
１００２ スペーサ
１００３ シリコン窒化膜
１００４ オゾンＴＥＯＳ膜
１００５ａ，１００５ｂ プラズマＴＥＯＳ膜

Claims (15)

1. 第１ロットを構成するＮ枚の半導体ウェハに対して所定の加工処理を行う第１工程と、
   前記第１工程の後に、前記第１ロットを構成する前記Ｎ枚の半導体ウェハの中からＭ（＜Ｎ）枚の半導体ウェハを抽出し、このＭ枚の半導体ウェハに対して計測を行う第２工程と、
   前記第２工程の計測状況を反映して前記第１ロットを構成する前記Ｎ枚の半導体ウェハまたは新たな第２ロットを構成する前記Ｎ枚の半導体ウェハに対して、各半導体ウェハ単位で定められる第１条件で所定の加工処理を行う第３工程とを備え、
   前記第３工程では、前記第２工程での前記Ｍ枚分の計測状況に応じてそれぞれ異なる方式により前記Ｎ枚分の各計測値が定められ、このＮ枚分の各計測値に基づいて前記第１条件が定められることを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１工程と前記第３工程は、ホトリソグラフィ工程であり、
   前記第２工程は、レジストパターンの寸法計測工程であり、
   前記第１条件の基となる前記Ｎ枚分の各計測値は、ロット間での計測値変動を反映した第１パラメータとロット内での計測値変動を近似式で表す第２パラメータとを含んだ第１傾向式が各ロット毎に更新されることで算出され、
   前記第２工程での計測枚数となる前記Ｍの値が予め設定した値を満たす場合には、前記第２工程での計測値に基づいて前記第１傾向式内の前記第１および第２パラメータが更新され、前記Ｍの値が前記予め設定した値を満たさない場合には、前記第２工程での計測値に基づいて前記第１傾向式内の前記第１パラメータのみが更新されることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記第１工程は、エッチバック工程であり、
   前記第２工程は、膜厚計測工程であり、
   前記第３工程は、ＣＶＤ工程であり、
   前記第１条件の基となる前記Ｎ枚分の各計測値は、前記第２工程での計測値が予め定めた規格値を満たす場合には、予め定めた第２傾向式に基づいて算出され、前記第２工程での計測値が前記規格値を満たさない場合には、前記第２工程で計測対象外であった（Ｎ−Ｍ）枚に対しても更に膜厚計測を行うことで取得され、
   前記第２傾向式は、前記エッチバック工程前の膜厚と前記エッチバック工程後の膜厚の相関関係を予め規定したものであり、
   前記規格値は、前記膜厚の相関関係における許容可能なばらつき量を規定したものであることを特徴とする半導体装置の製造方法。
4. ロット内での半導体ウェハの処理順番に対するレジストパターン寸法の変化を表す第１傾向式を反映して、第１ロットを構成するＮ枚の半導体ウェハを対象に、その処理順番毎に異なる条件でホトリソグラフィ処理を行う第１工程と、
   前記第１ロットを構成する前記Ｎ枚の半導体ウェハの中から抽出したＭ（Ｍ≦Ｎ）枚の半導体ウェハを対象に前記ホトリソグラフィ処理で形成されたレジストパターンの寸法を計測し、この計測値と前記Ｎの値および前記Ｍの値に応じて前記第１傾向式を更新する第２工程と、
   前記第２工程で更新された前記第１傾向式を反映して、第２ロットを構成するＫ枚の半導体ウェハを対象に、その処理順番毎に異なる条件でホトリソグラフィ処理を行う第３工程とを備え、
   前記第１傾向式は、ロット間での計測値変動を反映した第１パラメータとロット内での計測値変動を近似式で表す第２パラメータとを含んで構成され、
   前記第２工程では、前記Ｎの値と前記Ｍの値が共に予め定めた規定値を満たす第１の場合には、前記計測値に基づいて前記第１傾向式の前記第１パラメータと前記第２パラメータが更新され、前記Ｎの値か前記Ｍの値の少なくとも一方が前記規定値を満たさない第２の場合には、前記計測値に基づいて前記第１傾向式の前記第１パラメータが更新され、前記第２パラメータは最新の状態がそのまま保持されることを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記第２工程では、前記Ｍ枚の半導体ウェハとして、少なくとも、前記第１工程における処理順番が１番目の半導体ウェハが選択され、
   前記第１の場合および前記第２の場合において、前記第１傾向式の前記第１パラメータは、この処理順番が１番目の半導体ウェハの前記計測値に基づいて更新されることを特徴とする半導体装置の製造方法。
6. 請求項４記載の半導体装置の製造方法において、
   前記第２パラメータは、最小二乗法に基づくＪ（≧１）次の近似式であり、
   前記第２工程では、さらに、前記第１の場合かつ「Ｍ≧Ｊ＋１」の場合に、前記第１傾向式の前記第１パラメータと前記第２パラメータが更新され、前記第２の場合または「Ｍ＜Ｊ＋１」の場合に、前記第１傾向式の前記第１パラメータが更新され、前記第２パラメータは最新の状態がそのまま保持されることを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記Ｍの値はＭ＜Ｎであり、
   前記第２工程では、前記Ｍ枚の半導体ウェハとして、少なくとも、前記第１工程における処理順番が１番目の半導体ウェハとＮ番目の半導体ウェハが選択されることを特徴とする半導体装置の製造方法。
8. 請求項６記載の半導体装置の製造方法において、
   前記ロットを構成する半導体ウェハの通常の枚数が前記Ｋ枚であり、前記Ｎの値がＮ＜Ｋであることを特徴とする半導体装置の製造方法。
9. １個のロットを構成するＮ枚の半導体ウェハを対象に第１絶縁膜を堆積する第１工程と、
   ＣＭＰ装置を用いて、前記第１絶縁膜を研磨すると共に、前記Ｎ枚の半導体ウェハ毎の前記研磨後の前記第１絶縁膜の膜厚を計測する第２工程と、
   エッチング装置を用いて、前記Ｎ枚の半導体ウェハを対象に前記研磨後の前記第１絶縁膜をエッチバックする第３工程と、
   前記Ｎ枚の半導体ウェハの中からＭ（＜Ｎ）枚の半導体ウェハを抽出し、膜厚計測装置を用いて、前記Ｍ枚の半導体ウェハ毎の前記エッチバック後の前記第１絶縁膜の膜厚を計測し、この計測値が予め定めた規格内に収まっているか否かを判定する第４工程と、
   前記第４工程の計測値が前記規格内に収まっている場合を対象とし、前記第２工程で計測された前記Ｎ枚の半導体ウェハ毎の前記研磨後の膜厚から前記Ｎ枚の半導体ウェハ毎の前記エッチバック後の膜厚を予め定めた関係式を用いて算出し、この算出された膜厚を基準として目標とする絶縁膜の膜厚に達するように、前記Ｎ枚の半導体ウェハ毎に個別の条件によって第２絶縁膜を堆積する第５工程と、
   前記第４工程の計測値が前記規格内に収まっていない場合を対象とし、前記第４工程で抽出されなかった（Ｎ−Ｍ）枚の半導体ウェハに対しても前記エッチバック後の前記第１絶縁膜の膜厚を計測し、これによって得られる前記Ｎ枚の半導体ウェハ毎の前記エッチバック後の膜厚を基準として前記目標とする絶縁膜の膜厚に達するように、前記Ｎ枚の半導体ウェハ毎に個別の条件によって前記第２絶縁膜を堆積する第６工程とを有することを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記第３工程で用いる前記エッチング装置毎に、前記エッチバックされる膜厚量の上限値と下限値が定められ、
    前記第４工程では、前記第３工程で用いた前記エッチング装置に対応する前記上限値と前記下限値を前記規格として、前記第４工程の計測値と前記第２工程の計測値との差分から得られる膜厚量が前記規格内に収まっているか否かが判定されることを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記上限値と前記下限値は、工程能力に基づいて定められることを特徴とする半導体装置の製造方法。
12. 請求項１０記載の半導体装置の製造方法において、
    前記関係式は、前記エッチバック前の膜厚に対する前記エッチバック後の膜厚を定めた一次関数の関係式であることを特徴とする半導体装置の製造方法。
13. 請求項９記載の半導体装置の製造方法において、
    前記Ｍの値は１であることを特徴とする半導体装置の製造方法。
14. １個のロットを構成するＮ枚の半導体ウェハを対象に第１絶縁膜を堆積する第１工程と、
    ＣＭＰ装置を用いて、前記第１絶縁膜を研磨すると共に、前記Ｎ枚の半導体ウェハ毎の前記研磨後の前記第１絶縁膜の膜厚を計測する第２工程と、
    エッチング装置を用いて、前記Ｎ枚の半導体ウェハを対象に前記研磨後の前記第１絶縁膜をエッチバックする第３工程と、
    前記エッチング装置が第１エッチング装置の場合には第１関係式を、第２エッチング装置の場合には第２関係式を用いて、前記第２工程で計測された前記Ｎ枚の半導体ウェハ毎の前記研磨後の膜厚から前記Ｎ枚の半導体ウェハ毎の前記エッチバック後の膜厚を算出し、この算出された膜厚を基準として目標とする絶縁膜の膜厚に達するように、前記Ｎ枚の半導体ウェハ毎に個別の条件によって第２絶縁膜を堆積する第４工程とを有することを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記第１および第２絶縁膜には、ＭＯＳＦＥＴのソース・ドレイン拡散層に向けたコンタクトホールが形成されることを特徴とする半導体装置の製造方法。

Images