KR20070069982A - 포토레지스트 패턴의 임계치수 제어 방법 - Google Patents

포토레지스트 패턴의 임계치수 제어 방법 Download PDF

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KR20070069982A
KR20070069982A KR1020050132756A KR20050132756A KR20070069982A KR 20070069982 A KR20070069982 A KR 20070069982A KR 1020050132756 A KR1020050132756 A KR 1020050132756A KR 20050132756 A KR20050132756 A KR 20050132756A KR 20070069982 A KR20070069982 A KR 20070069982A
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지명성
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동부일렉트로닉스 주식회사
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Abstract

본 발명은 포토레지스트 패턴의 임계치수 편차를 제어한다는 것으로, 이를 위하여 본 발명은, 반도체 소자의 제조 과정에서 하부막으로 산화막이 형성되어 있을 경우 포토레지스트 패턴의 임계치수 제어가 어려운 종래 방법과는 달리, 반도체 소자의 제조 과정에서 포토레지스트 패턴의 형성 전에 하부의 산화막 두께를 측정하고, 측정된 산화막 두께를 트랙 RPM으로 변환한 후에, 변환된 트랙 RPM에 따라 포토레지스트 패턴의 두께를 조정하여 조정된 두께로 포토레지스트 패턴을 형성한 후에, 해당 포토레지스트 패턴의 임계치수를 측정하여 이 측정값을 저장함으로써, 반도체 소자의 제조 과정에서 포토레지스트 패턴을 형성하는데 있어 임계치수 편차를 감소시킬 수 있어 반도체 소자의 수율을 향상시킬 수 있는 것이다.
포토레지스트 패턴, 임계치수(CD : Critical Dimension), 트랙 RPM

Description

포토레지스트 패턴의 임계치수 제어 방법{METHOD FOR CONTROLING CRITICAL DIMENSION OF PHOTO-RESIST PATTERN}
도 1은 종래에 산화막에 대응하는 포토레지스트의 CD 트렌드를 나타낸 그래프,
도 2는 본 발명에 따라 반도체 소자의 제조 과정에서 포토레지스트 패턴에 대한 임계치수를 제어하는 과정을 나타내는 플로우차트.
본 발명은 포토레지스트 패턴 임계치수를 제어하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 과정에서 포토레지스트 패턴에 대한 임계치수를 제어하는데 적합한 포토레지스트 패턴의 임계치수 제어 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자의 제조 과정은 증착 공정, 식각 공정 및 이온 주입 공정 등의 공정들을 포함한다.
즉, 반도체 소자는 웨이퍼 상에 다결정막, 산화막, 질화막 및 금속막 등과 같은 여러 층의 박막을 증착한 후에 사진 공정, 식각 공정 및 이온 주입 공정 등을 통해 패턴을 형성하는데, 사진 공정은 포토마스크를 이용하여 원하는 반도체 소자 의 패턴을 웨이퍼 상에 형성시키는 반도체 제조 과정의 핵심 기술이다.
특히, 반도체 소자의 제조 공정에서 금속층을 형성하기 위해 알루미늄(Al), 텅스텐(W) 등의 금속 물질이 사용되고, 이베포레이션(evaporation), 스퍼터링 등의 방법으로 주입되며, 금속 배선을 형성하기 위한 포토레지스트의 코팅 공정, 현상 공정 등이 수행된다. 이 후에 포토레지스트 패턴에 따른 식각 공정을 통해 금속층을 선택적으로 제거하게 된다. 여기에서, 금속 배선은 라인과 스페이스로 구성되어 있고, 웨이퍼 상에 고립된 패턴, 조밀한 패턴 등이 다양하게 분포된다.
한편, 종래에 포토레지스트 패턴을 형성함에 있어 이전 공정에서 형성된 층간 절연막 등으로서 산화막이 형성되어 있을 경우 산화막 두께가 균일하지 않으면 도 1에 도시한 바와 같이 임계치수(CD : Critical Dimension) 편차가 심하게 발생하는 문제점이 있었다. 여기에서, 도 1은 종래에 산화막에 대응하는 포토레지스트의 임계치수 트렌드(CD trend)를 나타낸 그래프이고, 산화막의 두께는 대략 3500 Å - 5050 Å의 범위를 갖는다.
또한, 종래에 포토레지스트 패턴을 형성하는데 있어 포토레지스트 패턴의 두께를 일정하게 유지할 경우에도 하부막인 산화막 두께가 변하면 임계치수 제어가 어렵다는 문제점이 있었다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 제조 과정에서 산화막 두께에 따라 포토레지스트 패턴을 형성하는데 있어 이의 임계치수 편차를 감소시키는데 적합한 포토레지스트 패턴의 임계치수 제 어 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 제조 과정에서 포토레지스트 패턴의 임계치수 편차를 제어하는 방법으로서, 상기 포토레지스트 패턴의 형성 전에 하부의 산화막 두께를 측정하는 단계와, 상기 측정된 산화막 두께를 트랙 RPM으로 변환하는 단계와, 상기 변환된 트랙 RPM에 따라 상기 포토레지스트 패턴의 두께를 조정하는 단계와, 상기 조정된 두께로 상기 포토레지스트 패턴을 형성하는 단계를 포함하는 포토레지스트 패턴의 임계치수 제어 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 반도체 소자의 제조 과정에서 포토레지스트 패턴의 형성 전에 하부의 산화막 두께를 측정하고, 측정된 산화막 두께를 트랙 RPM으로 변환한 후에, 변환된 트랙 RPM에 따라 포토레지스트 패턴의 두께를 조정하여 조정된 두께로 포토레지스트 패턴을 형성한 후에, 해당 포토레지스트 패턴의 임계치수를 측정하여 이 측정값을 저장한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2는 본 발명에 따라 반도체 소자의 제조 과정에서 포토레지스트 패턴에 대한 임계치수를 제어하는 과정을 나타내는 플로우차트로서, 이들 도면을 참조하여 본 발명에 따른 임계치수 제어 방법을 설명한다.
도 2를 참조하면, 반도체 소자의 제조 과정에서 층간 절연막 등으로서 산화막을 형성한 후에, 소정의 측정 장치를 이용하여 산화막 두께를 측정한다(단계202).
그리고, 측정된 산화막 두께를 트랙 RPM으로 변환하는데(단계204), 측정된 산화막 두께에 대한 결과값을 트랙 장비로 온라인 시스템(On-line system)을 이용하여 전달하고, 포토레지스트 패턴 형성을 위한 트랙 장비의 데이터베이스에 기 저장된 산화막 두께에 대응하는 트랙 RPM과 비교하여 전달되는 측정 결과값을 트랙 RPM으로 변환하게 된다. 여기에서, 데이터베이스에는 산화막 두께, 트랙 RPM 및 이에 대응하는 임계치수가 각각 저장되어 있다.
다음에, 포토레지스트 패턴 형성을 위한 트랙 장비에서는 변환된 트랙 RPM에 따라 포토레지스트 두께를 변화시켜 조정한 후에, 반도체 기판이 포함된 스텝퍼를 노출시키고, 트랙을 현상하여 포토레지스트 패턴을 형성한다(단계206, 208).
그리고, 소정의 측정 장치를 이용하여 반도체 기판 상에 형성된 포토레지스트 패턴의 임계치수를 측정하고(단계210), 이러한 임계치수 측정값을 데이터베이스에 저장한다(단계212).
따라서, 반도체 소자의 제조 과정에서 포토레지스트 패턴을 형성하기 전에 하부의 산화막 두께를 측정하여 이를 통해 포토레지스트 두께를 변화시켜 임계치수 트렌드를 일정하게 유지할 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명은, 반도체 소자의 제조 과정에서 하부막으로 산화막이 형성되어 있을 경우 포토레지스트 패턴의 임계치수 제어가 어려운 종래 방법과는 달리, 반도체 소자의 제조 과정에서 포토레지스트 패턴의 형성 전에 하부의 산화막 두께를 측정하고, 측정된 산화막 두께를 트랙 RPM으로 변환한 후에, 변환된 트랙 RPM에 따라 포토레지스트 패턴의 두께를 조정하여 조정된 두께로 포토레지스트 패턴을 형성한 후에, 해당 포토레지스트 패턴의 임계치수를 측정하여 이 측정값을 저장함으로써, 반도체 소자의 제조 과정에서 포토레지스트 패턴을 형성하는데 있어 임계치수 편차를 감소시킬 수 있어 반도체 소자의 수율을 향상시킬 수 있다.
또한, 반도체 소자의 포토레지스트 패턴을 형성하는데 있어 하부에 형성되는 산화막 두께에 따라 임계치수 편차를 감소시킬 수 있는 두께로 포토레지스트 패턴을 형성할 수 있다.

Claims (3)

  1. 반도체 소자의 제조 과정에서 포토레지스트 패턴의 임계치수 편차를 제어하는 방법으로서,
    상기 포토레지스트 패턴의 형성 전에 하부의 산화막 두께를 측정하는 단계와,
    상기 측정된 산화막 두께를 트랙 RPM으로 변환하는 단계와,
    상기 변환된 트랙 RPM에 따라 상기 포토레지스트 패턴의 두께를 조정하는 단계와,
    상기 조정된 두께로 상기 포토레지스트 패턴을 형성하는 단계
    를 포함하는 포토레지스트 패턴의 임계치수 제어 방법.
  2. 제 1 항에 있어서,
    상기 임계치수 제어 방법은,
    상기 형성된 포토레지스트 패턴의 임계치수를 측정하는 단계와,
    상기 임계치수 측정값을 데이터베이스에 저장하는 단계
    를 더 포함하는 포토레지스트 패턴의 임계치수 제어 방법.
  3. 제 2 항에 있어서,
    상기 트랙 RPM으로의 변환은, 상기 데이터베이스에 기 저장된 상기 산화막 두께, 상기 트랙 RPM 및 이에 대응하는 임계치수를 이용하여 수행되는 것을 특징으로 하는 포토레지스트 패턴의 임계치수 제어 방법.
KR1020050132756A 2005-12-28 2005-12-28 포토레지스트 패턴의 임계치수 제어 방법 KR20070069982A (ko)

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* Cited by examiner, † Cited by third party
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US8232199B2 (en) 2010-07-01 2012-07-31 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device comprises a photoresist pattern having a desired critical dimension
KR20130121842A (ko) * 2010-10-07 2013-11-06 칼 짜이스 에스엠에스 엘티디 임계 치수 균일성 재구성을 위한 글로벌 랜드마크 방법

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