JP4066483B2

JP4066483B2 - 半導体製造方法及び製造装置

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Publication number: JP4066483B2
Application number: JP32927597A
Authority: JP
Inventors: 幸洋上出
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-11-28
Filing date: 1997-11-28
Publication date: 2008-03-26
Anticipated expiration: 2017-11-28
Also published as: JPH11162820A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体製造方法及び製造装置の改良、特に、半導体の加工精度を向上させる半導体製造方法及び製造装置に関するものである。
【０００２】
【従来の技術】
半導体デバイスの回路パターンは年々微細化が進み、その加工を可能とする短波長光源リソグラフィや高精度な加工が可能なドライエッチング装置等が、半導体デバイスを製造する過程において導入されている。一方、求められているデバイス性能を実現する上では、それらの高性能装置での処理で生ずるばらつきでさえ、電気特性上問題となるため、装置限界に近い高精度の加工が必要となる。
【０００３】
特に、処理速度の高速化が進む信号処理ロジックＬＳＩにおいて、トランジスタのゲート線幅が処理速度に及ぼす影響が大きく、半導体デバイスの製造において厳しく管理する必要がある。しかし、上述したように半導体デバイスに求められる精度は製造装置の性能の限界に達しているのが実情である。すなわち、処理すべき各半導体デバイスを最適の同一条件で処理した場合にも、各半導体デバイスの寸法のばらつきは発生する。
【０００４】
従来、半導体デバイスを製造する過程において、加工された半導体デバイスの寸法管理は、以下のように行われている。
まず、半導体デバイスにフォトリソグラフィ等の処理する前に、最適のレジストパターンが得られるように、半導体製造装置の露光時間やフォーカス位置等のフォトリソグラフィの条件が設定される。このとき、ウェハ上に描画されるべきレジストパターンの理想のパターンであるフォトレジスト寸法（以下「ＰＲ寸法」という）も予め設定されている。そして、最適の条件でウェハに対してフォトリソグラフィが施され、ウェハ上にレジストパターンが形成される。
【０００５】
その後、ウェハ上に形成されたレジストパターンの線幅が測定され、ＰＲ寸法と比較される。もしＰＲ寸法とレジストパターンの線幅がずれていたら、フォトリソグラフィの条件を調整し、次のウェハに対してフォトリソグラフィを行う。この微調整の作業は、各半導体デバイスを処理する毎に行われ、特に規格範囲の狭いデバイスを処理する場合には、フォトリソグラフィの条件等の微調整を行うことが重要となっている。
【０００６】
【発明が解決しようとする課題】
しかし、ウェハを処理するごとに条件を逐次調整することは、著しく生産性を低下させるため、ある程度のばらつきは容認せざるを得ない。また、このばらつきを抑制するために、リソグラフィ工程での処理条件とレジストパターンの線幅との相関関係を統計的に集計し、リソグラフィ工程の処理条件にフィードバックするシステムが生産ラインに導入されているものもある。
しかし、このような半導体製造システムを用いても、使用しているフォトリソグラフィ装置のレジストの解像限界やパターン描画時のフォーカスの限界により、レジスト現像後の線幅にばらつきが生じてしまうという問題がある。
【０００７】
このとき、より高性能な装置が存在するのであれば、フォトリソグラフィ装置の置き換えが最も安易で確実な手段であるが、量産コストの増大、操業率の低下等の問題が生じてしまう。また、ＬＳＩの製造において、生産デバイスが日々進化しており、新しく導入した製造装置が数ヶ月で装置の更新をしなければならないという事態も生じており、装置の入れ替えをすることには問題がある。
そして、処理フローの工夫及びプロセスデータの有効活用等によって加工精度の向上を実現する半導体製造システムが望まれている。
【０００８】
そこで本発明は上記課題を解消し、半導体の加工精度が向上する半導体製造方法及び製造装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的は、本発明にあっては、表面に所定の膜が形成されたウェハに対してフォトリソグラフィを行うことにより、ウェハ上にレジストパターンを形成し、そのレジストパターンに基づいてエッチングを施して前記所定の膜にパターンを形成して、前記所定の膜のパターンの線幅であるターゲット線幅を得る、半導体製造方法において、ウェハ上に描画すべきフォトレジスト寸法の線幅を予めデータベースに設定して、フォトリソグラフィを行い、ウェハ上に形成されたレジストパターンの線幅を測定して、当該ウェハ上に形成されたレジストパターンの線幅から算出した算出エッチング時間と前記データベースに設定されたフォトレジスト寸法の線幅から算出した標準エッチング時間とを比較し、その比較した値に基づいて前記データベースに予め設定された複数のエッチング条件から一つのエッチング条件を選択し、エッチングを行うことにより、達成される。
【００１０】
本発明では、レジストパターンの線幅に基づいてエッチングの条件を決定して、レジストパターンの線幅がフォトレジスト寸法になるように、エッチングが施される。これにより、半導体デバイスの寸法に生じるばらつきを抑制することができる。
【００１１】
上記目的は、本発明にあっては、表面に所定の膜が形成されたウェハに対してフォトリソグラフィを施すための第１製造装置と、この第１製造装置でフォトリソグラフィを施したウェハにエッチングを施すための第２製造装置と、それぞれの製造装置に接続されており製造装置を制御している制御装置と、制御装置に接続されていて対象物の情報を記憶する記憶装置と、を有する半導体製造装置において、前記記憶装置は、前記ウェハ上に描画すべきフォトレジスト寸法の線幅を予め記憶すると共に、当該記憶したフォトレジスト寸法の線幅からから算出される標準エッチング時間に基づいて、フォトリソグラフィによって形成されたレジストパターンの線幅から算出される算出エッチング時間が複数の範囲に区分され、それぞれの範囲に対応したエッチングの条件を記録しており、前記制御装置は、前記記憶装置に記憶された前記フォトレジスト寸法の線幅が得られるように前記第１製造装置にフォトリソグラフィを行わせ、この第１製造装置によって前記ウェハ上に形成されたレジストパターンの線幅を測定し、当該ウェハ上に形成されたレジストパターンの線幅から算出した算出エッチング時間と前記記憶装置に設定されたフォトレジスト寸法の線幅から算出した標準エッチング時間とを比較し、その比較した値に基づいて前記記憶装置に予め設定された前記複数のエッチング条件から一つのエッチング条件を選択し、前記第２製造装置に前記選択したエッチング条件で前記ウェハのエッチングを施させる半導体製造装置により、達成される。
【００１２】
本発明では、レジストパターンの線幅に基づいてエッチングの条件を決定して、レジストパターンの線幅がフォトレジスト寸法になるように、エッチングが施される。これにより、半導体デバイスの寸法に生じるばらつきを抑制することができる。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
なお、以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【００１４】
図１には本発明の半導体製造装置の好ましい実施の形態のシステム図を示しており、図１を参照して半導体製造装置１０について詳しく説明する。
図１の半導体製造装置１０は、制御装置であるホストコンピュータ１１、複数の製造装置からなる製造ライン１２、記憶装置であるデータベース１３等からなっている。ホストコンピュータ１１は製造ライン１２と接続されていて、その情報に基づいて製造ライン１２での処理の開始、処理内容等を指示する。また、ホストコンピュータ１１には製造ライン１２から処理された製品の情報が送られてくる。
【００１５】
製造ライン１２は半導体デバイスを製造するためのものであり、フォトリソグラフィ装置、ドライエッチング装置、線幅測定装置等の装置が半導体デバイスの製造過程の流れに沿って並んでいる。
また、ホストコンピュータ１１はデータベース１３と接続されており、データベース１３は製造ライン１２から送られてきた製品の情報を記録したり、あるいは製造ライン１２が処理すべき内容を記憶している。データベース１３はホストコンピュータ１１の指令に基づいて、記憶されているデータをホストコンピュータ１１に送る。
【００１６】
ホストコンピュータ１１と製造ライン１２の間には、ハンディターミル１４が設けられている。ハンディターミル１４は、作業者がホストコンピュータ１１に処理する製品の情報を入力し、製造処理の開始、終了を指示するものである。また、ハンディターミル１４には、製造ライン１２の測定装置による加工品質データも入力され、品質規格に対して合否判定が表示される。さらに、定期的に測定される製造ライン１２の各製造装置装置の性能値も入力され、作業の可否が示される。
【００１７】
図２には半導体製造過程の概念図、図３には半導体製造のフローチャート図を示しており、図２と図３を参照して、半導体の製造方法について詳しく説明する。
まず、ウェハ上にリードフレーム中央のダイをボンディングするためのアイランドを形成するための、素子分離用酸化膜が形成される。次に、Ｗｅｌｌ／接合リークを防止するためにイオン注入がなされ、その上にゲート酸化膜が形成される。
【００１８】
次に、このウェハの上に例えばポリサイド（Ｗｐｏｌｙｃｉｄｅ）膜等からなる被加工膜のゲート電極膜がＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で形成される。尚、これらの工程が加えられた各ウェハの情報は逐次ホストコンピュータ１１に送られ、そのデータはデータベース１２に格納される。
【００１９】
次に、ウェハに対してフォトレジストを塗布して、ＰＲ寸法が得られるように、フォトリソグラフィが行われる（ＳＴ１）。
そして、ウェハ上に形成されたレジストパターンの線幅Ｘｐが測長ＳＥＭで測定され、ハンディターミル１４を介してもしくは直接、ホストコンピュータ１１に入力される（ＳＴ２）。
【００２０】
ホストコンピュータ１１は送られてきたレジストパターンの線幅Ｘｐを以下の式を用いて標準レジストエッチング時間Ｔｐｔと算出レジストエッチング時間Ｔｐを算出する（ＳＴ３）。
【数１】
Ｔｐｔ＝６０×（０．３９−０．３４）／Ｒｐ・・・（１）
【数２】
Ｔｔ＝６０×（Ｘｐ−０．３４）／Ｒｐ・・・（２）
【００２１】
式（１）は、エッチングを施した後の酸化膜のパターンの線幅（以下「ターゲット線幅」という）を０．３４μｍにする場合、レジストパターンの線幅ＸｐがＰＲ寸法である０．３９μｍであったときのエッチング時間の理論値である標準エッチング時間Ｔｐｔを求めているものである。フォトリソグラフィ工程でレジストパターンの線幅Ｘｐを直接ターゲット線幅である０．３４μｍに設定しないのは、以下の理由による。
【００２２】
本来、リソグラフィで形成されるレジストパターンの線幅は、ターゲット線幅と同一の線幅、例えば０．３４μｍであることが望ましい。しかし、ｉ線（波長が３６５ｎｍの露光光源）フォトリソグラフィにおいて０．３４μｍの線幅を形成することは極めて困難である。すなわち、ｉ線リソグラフィ技術における解像限界は、他の光学リソグラフィ同様以下の式で表される。
【数３】
Ｒ＝ｋ・λ／ＮＡ・・・（３）
ここで、Ｒは解像限界線幅、ｋはレジスト材料に関係する係数、λは使用光源波長、ＮＡは使用レンズ立体角である。
【００２３】
式（３）より、ｉ線光源の場合λ＝３６５（ｎｍ）であり、高性能のレンズを用いればＮＡ＝０．６３とすることができ、一般的にレジスト材料や生産ばらつき等を考慮するとｋ＝０．６となる。このときｉ線リソグラフィの解像限界線幅Ｒ＝０．３４７（μｍ）となり、高性能のレンズを使ったとしても線幅を０．３４μｍとすることは難しい。このため、フォトリソグラフィ工程においてはレジストパターンの線幅をフォトリソグラフィ装置の限界値である０．３９μｍに形成し、次工程であるエッチング工程を行う際に、その線幅を調整するようにしている。
【００２４】
式（２）は、ウェハ上に実際に形成されたレジストパターンの線幅Ｘｐから、レジストパターンの線幅Ｘｐが０．３４μｍにする際、エッチングを施すときに必要なエッチング時間である算出エッチング時間Ｔｐを求めるものである。
【００２５】
ホストコンピュータ１１は、標準エッチング時間Ｔｐｔと算出レジストエッチング時間Ｔｐを比較する。これにより、ＰＲ寸法とレジストパターンの線幅Ｘｐを比較することができる。そして、この比較した結果に基づいて、次工程のエッチングの条件が決定される（ＳＴ４）。
【００２６】
図４には算出レジストエッチング時間Ｔｐとエッチング条件との対応表を示しており、図４を参照しながらＰＲ寸法とレジストパターンの線幅Ｘｐの比較方法について詳しく説明する。図４において、標準レジストエッチング時間Ｔｐｔに基づいて、算出レジストエッチング時間Ｔｐが複数の領域、例えば８つの範囲に区分されている。それぞれの領域に対応したレジストエッチャーレシピが用意されている。レジストエッチャーレシピはレジストパターンの線幅Ｘｐが大きくなるにつれて、レジストパターンの線幅のエッチングによる補正量を大きくすることができるように設定されている。
【００２７】
レジストエッチャーレシピには、図５に示すような、例えばガス流量、ガス圧力、マイクロ波パワー等のエッチングの条件が、レジストパターンの線幅Ｘｐのばらつきを最小限になるように設定されている。これにより、フォトリソグラフィで得られるレジストパターンの線幅ＸｐからＰＲ寸法に近づけるため、エッチングの条件がレジストパターンの線幅Ｘｐに対応して設定されることになる。
【００２８】
例えば、レジストパターンの線幅Ｘｐが０．３９μｍであるとき、式（１）と式（２）により、算出レジストエッチング時間Ｔｐは標準レジストエッチング時間Ｔｐｔの±５（ｓｅｃ）の範囲に該当している。よって、図４のレジストエッチャーレシピの「Ｄ」が選択され、ホストコンピュータ１１からレジストエッチング装置へと図５のような条件が送られる。その後、その条件に基づいてエッチング処理がなされる。
【００２９】
そして、ウェハが図１の製造ライン１２のエッチング装置に流れて、レジストエッチャーレシピの中から選択されたエッチングの条件でエッチングがなされる（ＳＴ５）。これにより、レジストパターンの線幅Ｘｐがターゲット線幅になるようなエッチングが施される。
エッチング処理が終了した後、レジスト線幅Ｘｐが測長ＳＥＭで測定され（ＳＴ６）、ハンディターミル１４を介してもしくは直接ホストコンピュータ１１に数値が入力される。その後、有磁場マイクロ波プラズマエッチング装置により、図６の条件の下にＷＰｏｌｙｃｉｄｅゲートが加工され、レジストパターンの線幅を測長ＳＥＭで測定した後、半導体デバイスが次工程に送り出される（ＳＴ７）。
【００３０】
レジストエッチャーレシピを選択するだけで各ウェハに形成されたレジストパターンの線幅Ｘｐのばらつきを補正することができるため、ウェハを処理する毎にフォトリソグラフィ等の条件を逐次調整する必要がなく、効率的に半導体デバイスの製造を行うことができる。また、レジストパターンの線幅Ｘｐをフィードバックしてドライエッチングによりレジストマスクの線幅を修正するため、制御性が向上し、ＰＲ寸法からのずれを最小に押さえることができる。例えば、リソグラフィ工程においてレジストパターンの線幅のばらつきをＰＲ寸法と比較して０．３９±０．０２５μｍ、レジストエッチング工程後でターゲット線幅と比較して、０．３４μｍ±０．０１０μｍと最小限に押さえることができる。さらに、ｉ線リソグラフィで制御して形成される線幅の限界は例えば０．３９μｍであったが、線幅限界を超えて０．３４μｍの線幅パターンの形成が精度よく実現することができる。
【００３１】
別の実施の形態
図７乃至図１２には、本発明の別の実施の形態を示している。
以下の各実施の形態の半導体製造方法及び製造装置は、図１の実施の形態の半導体製造方法及び製造装置とほぼ同様の構造である。従って、以下の実施の形態の半導体製造方法及び製造装置における構成要素について、図１の実施の形態の半導体製造方法及び製造装置における構成要素と同じ場合には、同じ符号を記してその説明を省略する。
【００３２】
第２の実施の形態
図７には、本発明の別の実施の形態を示している。第２の実施の形態において、第１の実施の形態と異なる点は、レジストエッチングを行う際に、フッ素系ラジカル（遊離基）を用いることである。図７を参照して半導体製造方法について詳しく説明する。
【００３３】
まず、ウェハ上に素子分離酸化膜、ｗｅｌｌ／接合リーク防止のためのイオン注入、ゲート酸化膜が形成される。そして、この上に被加工膜であるＷＰｏｌｙｃｉｄｅ膜が熱ＣＶＤ法により形成され、この上に常圧ＣＶＤ法により酸化膜が例えば７０ｎｍ堆積する。そして、フォトリソグラフィ工程でレジストパターンを形成する。
【００３４】
このとき、半導体デバイスに形成されるレジストパターンの線幅は、例えば０．４０μｍになるようにフォトリソグラフィを行う。０．４０μｍとしたのは、後述するエッチングを行う際に、フッ素系ガスを用いてレジストドライエッチングを行うため、第１の実施の形態よりも太くする必要があるからである。
【００３５】
次に、フォトリソグラフィで形成されたパターンの線幅を測長ＳＥＭで測定し、その線幅データＸｐはホストコンピュータ１１に送られる。ホストコンピュータ１１は、以下の式に基づいて標準レジストエッチング時間Ｔｐｔ、算出レジストエッチング時間Ｔｐを算出する。ここで、エッチングレートＲｐは例えば６０ｎｍ／ｍｉｎ〜７０ｎｍ／ｍｉｎになっている。
【数４】
Ｔｐｔ＝６０×（０．４０−０．３４）／Ｒｐ・・・（４）
【数５】
Ｔｔ＝６０×（Ｘｐ−０．３４）／Ｒｐ・・・（５）
【００３６】
ここで式（４）は、レジストパターンの線幅Ｘｐが０．４０μｍになるようにフォトリソグラフィを行ったときに、ターゲット線幅が０．３４μｍになるのに必要なレジストエッチング時間の理論値を求める式である。一方、式（５）は、実際のレジストパターンの線幅Ｘｐが、ターゲット線幅になるために必要なレジストエッチング時間を算出している。
【００３７】
ホストコンピュータ１１は、式（４）と式（５）でそれぞれ算出された標準レジストエッチング時間Ｔｐｔと算出レジストエッチング時間Ｔｐを比較する。両者のレジストエッチング時間を比較することにより、ＰＲ寸法とレジストパターンの線幅Ｘｐを比較することができる。ホストコンピュータ１１は図９の比較表に基づいて、算出レジストエッチング時間Ｔｐがどの範囲にあるかを判断し、区分された領域に対応するレジストエッチャーレシピをエッチング装置に送る。
【００３８】
ここで、例えばレジストパターンの線幅Ｘｐが０．４０μｍであった場合、ホストコンピュータ１１は、標準レジストエッチング時間Ｔｐｔと算出レジストエッチング時間Ｔｐを算出する。そして、図９の比較表に基づいて、標準レジストエッチング時間Ｔｐｔと算出レジストエッチング時間Ｔｐを比較する。その結果、レジストエッチャーレシピの中から「Ｄ」を選択し、レジストエッチング装置にエッチング情報を送る。
【００３９】
選択されたレジストエッチャーレシピのエッチング条件に基づいて、レジストエッチング装置によりエッチングが行われる。ここで、レジストエッチング装置としてラジカル（遊離基）輸送型エッチング装置を用いる。これはフッ素系のラジカルを用いることで、リソグラフィで発生するパターン依存の補正を行うことができるためである。ここでパターン依存とは以下の現象をいう。
【００４０】
例えばポジ型のレジストを用いたリソグラフィによりパターン描画が行われる場合、一般的に孤立したパターンの線幅は密パターンの線幅より太くなってしまう。これは、密パターンでは回折光が隣接するパターンのレチクル開口部から得られ、干渉によりコントラストが大きくなるが、孤立パターンでは回折光干渉による光強度向上が起きないためである。よって密パターンの線幅を設定してリソグラフィを行うと、孤立パターンの光量が不足して線幅が太くなってしまう。逆に、例えばネガ型のレジストを用いた場合は孤立パターンの線幅が密パターンより細くなってしまう。
【００４１】
ここでリソグラフィで連続パターンと孤立パターンをＰＲ寸法に基づいて形成したとき、連続パターンは０．４０μｍで形成され孤立ラインは０．４２μｍ程度に形成されたとする。その後エッチング工程において、フッ素系ラジカルはマイクロローディング効果により、孤立パターンのエッチレートが連続パターンのエッチレートより高くなる。よって、例えば、エッチング終了後の孤立パターンの線幅は０．３４μｍ、連続パターンの線幅は０．３５μｍに形成され、両者のパターンの線幅の差を補正することができる。
【００４２】
そして、形成されたレジストパターンをマスクとして、酸化膜層を例えば平行平板ナローギャップＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）装置によりエッチングを行う。その後、レジストパターンの線幅Ｘｐを側長ＳＥＭで測定し、ハンディターミル１４に入力する。そして、有磁場マイクロ波プラズマエッチング装置によりＷＰｏｌｙｃｉｄｅゲートを加工する。この処理が終了すると、レジストパターンが側長ＳＥＭで測定され、ハンディターミル１４に入力後、次工程へ送られる。
【００４３】
これにより、フォトリソグラフィでのレジストパターンの線幅Ｘｐの値をフィードバックし、さらにレジストパターンの線幅Ｘｐを補正するレジストマスクの加工が可能となり、より精度の高いＧａｔｅ加工を行うことができる。
【００４４】
第３の実施の形態
図８には半導体製造のフローチャート図を示しており、図８を参照して第３の実施の形態について詳しく説明する。
まず、ウェハ上に素子分離用アイランド酸化膜及びＷｅｌｌ／接合リーク防止のイオン注入工程、Ｇａｔｅ酸化工程を経た対象物に被加工膜であるＷＰｏｌｙｃｉｄｅ膜を熱ＣＶＤ法で形成する。この上に常圧ＣＶＤ法により酸化膜を７０ｎｍ堆積させ、図９の条件の下にフォトリソグラフィが行われ、レジストパターンが形成される（ＳＴ１１）。
【００４５】
フォトリソグラフィ工程で形成されたパターンの線幅を測長ＳＥＭで測定し（ＳＴ１２）、ホストコンピュータ１１及びハンディターミル１４にその線幅を入力する。ホストコンピュータ１１及びハンディターミル１４は、その線幅の平均値Ｘｐを算出し、Ｘｐが０．３４以上であるかを判断する（ＳＴ１３）。
【００４６】
レジストパターンの線幅Ｘｐが０．３４以上である場合、ホストコンピュータ１１及びハンディターミル１４ではこのデータから以下の式に基づいて、標準レジストエッチング時間Ｔｐｔと算出レジストエッチング時間Ｔｐを算出する（ＳＴ１４）。
【数６】
Ｔｐｔ＝６０×（０．４０−０．３４）／Ｒｐ・・・（６）
【数７】
Ｔｔ＝６０×（Ｘｐ−０．３４）／Ｒｐ・・・（７）
【００４７】
算出された標準レジストエッチング時間Ｔｐｔと算出レジストエッチング時間Ｔｐを図９に基づいて比較し、Ｔｐが図９の標準レジストエッチング時間Ｔｐｔのどの範囲内にあるかをホストコンピュータ１１が検索する。そして、該当するＴｐレンジのレジストエッチャーレシピに基づいて次の工程であるエッチングが行われる（ＳＴ１５）。
【００４８】
レジストエッチャーレシピには、図１０に示すようなガス流量、ガス圧力、マイクロ波パワー、サセプター温度、エッチング時間等が予め設定されている。この複数のレジストエッチャーレシピの中から標準レジストエッチング時間Ｔｐの値に応じてある１つのレジストエッチャーレシピを選択する。
【００４９】
次に、レジストパターンの線幅Ｘｐが０．３４未満である場合、リソグラフィで形成されたレジストパターンの線幅Ｘｐを大きくする必要がある。このとき、ホストコンピュータ１１及びハンディターミル１４ではこのデータから以下の式に基づいて、算出レジストエッチング時間Ｔｄを算出する（ＳＴ１７）。
【数８】
Ｔｐｔ＝６０×（０．４０−０．３４）／Ｒｐ・・・（８）
【００５０】
算出レジストエッチング時間Ｔｄが図１１のどの範囲内にあるかをホストコンピュータ１１が検索する（ＳＴ１８）。そして、該当する算出レジストエッチング時間Ｔｄレンジのレジストエッチャーレシピに基づいて次の工程であるエッチングが行われる。レジストエッチャーレシピには、図１２に示すようなガス流量、ガス圧力ＲＦパワー、エッチング時間等が予め設定されており、標準レジストエッチング時間Ｔｄに基づいて、複数のレジストエッチャーレシピから選択される。例えば、Ｘｐの値が０．３１μｍの場合、式（８）により、レジストエッチャーレシピの「ε」が選択され、のような条件でエッチングが行われる（ＳＴ１９）。
【００５１】
その後、デポジッション性の高いＣＨＦ₃、ＣＨ₂Ｆ₂等の気体を分解することでポリマーを堆積し、リソグラフィで形成されるレジストパターンのコーティングを行う。これにより、分離されてはいないレジストパターンのの凸部の幅が小さくなり、所定のレジストパターンの線幅になるように修正される。そして、平行平板エッチング装置でエッチングを行い、分離された所定の線幅のレジストパターンを得ることができる。
これにより、リソグラフィ工程において、レジストパターンの線幅を細める線幅修正ができるとともに、レジストパターンの線幅を広げる修正をすることができる。
【００５２】
上記各実施の形態によると、フォトリソグラフィ工程のみで形成されるレジストマスクに比べ、線幅ばらつき、ターゲット線幅からのずれが少なく、線幅制御性の高い加工が実現できる。また、ドライエッチング装置等のパターン加工装置の加工変換差データを読み込み、変換差分をマスク幅に加減算することにより加工でき上がり寸法の精度が向上する。そして、ドライエッチングにフッ素系ハロゲン等のラジカルを利用することにより、フォトリソグラフィのパターン依存を補正することができる。更に、リソグラフィ装置の解像限界よりも狭い線幅の下降が制御可能となる。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、半導体の加工精度が向上する半導体製造方法及び製造装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体製造装置の好ましい実施の形態を示すシステム図。
【図２】本発明の半導体製造方法の好ましい実施の形態を示す概念図。
【図３】本発明の半導体製造方法の好ましい実施の形態を示すフローチャート図。
【図４】レジストパターンの線幅とレジストエッチャーレシピの対応を示す表。
【図５】レジストエッチャーレシピのエッチング条件の一例を示す表。
【図６】レジストエッチャーレシピのエッチング条件の一例を示す表。
【図７】本発明の半導体製造装置の好ましい第２の実施の形態を示すシステム図。
【図８】本発明の半導体製造方法の好ましい第３の実施の形態を示すフローチャート図。
【図９】レジストパターンの線幅とレジストエッチャーレシピの対応を示す表。
【図１０】レジストエッチャーレシピのエッチング条件の一例を示す表。
【図１１】レジストパターンの線幅とレジストエッチャーレシピの対応を示す表。
【図１２】レジストエッチャーレシピのエッチング条件の一例を示す表。
【符号の説明】
１０・・・半導体製造装置、１１・・・ホストコンピュータ（制御装置）、１２・・・製造ライン、１３・・・データベース、１４・・・ハンディターミル、Ｘｐ・・・レジストパターンの線幅。

Claims

表面に所定の膜が形成されたウェハに対してフォトリソグラフィを行うことにより、ウェハ上にレジストパターンを形成し、そのレジストパターンに基づいてエッチングを施して前記所定の膜にパターンを形成して、前記所定の膜のパターンの線幅であるターゲット線幅を得る、半導体製造方法において、
ウェハ上に描画すべきフォトレジスト寸法の線幅を予めデータベースに設定して、フォトリソグラフィを行い、
ウェハ上に形成されたレジストパターンの線幅を測定して、当該ウェハ上に形成されたレジストパターンの線幅から算出した算出エッチング時間と前記データベースに設定されたフォトレジスト寸法の線幅から算出した標準エッチング時間とを比較し、その比較した値に基づいて前記データベースに予め設定された複数のエッチング条件から一つのエッチング条件を選択し、エッチングを行うことを特徴とする半導体製造方法。
前記標準エッチング時間と前記算出エッチング時間との比較はホストコンピュータで行なうことを特徴する請求項１に記載の半導体製造方法。
エッチングは、フッ素系ガス又は堆積性ガスを用いて行われる請求項１又は請求項２に記載の半導体製造方法。
表面に所定の膜が形成されたウェハに対してフォトリソグラフィを施すための第１製造装置と、この第１製造装置でフォトリソグラフィを施したウェハにエッチングを施すための第２製造装置と、それぞれの製造装置に接続されており製造装置を制御している制御装置と、制御装置に接続されていて対象物の情報を記憶する記憶装置と、を有する半導体製造装置において、
前記記憶装置は、前記ウェハ上に描画すべきフォトレジスト寸法の線幅を予め記憶すると共に、当該記憶したフォトレジスト寸法の線幅からから算出される標準エッチング時間に基づいて、フォトリソグラフィによって形成されたレジストパターンの線幅から算出される算出エッチング時間が複数の範囲に区分され、それぞれの範囲に対応したエッチングの条件を記録しており、
前記制御装置は、前記記憶装置に記憶された前記フォトレジスト寸法の線幅が得られるように前記第１製造装置にフォトリソグラフィを行わせ、この第１製造装置によって前記ウェハ上に形成されたレジストパターンの線幅を測定し、当該ウェハ上に形成されたレジストパターンの線幅から算出した算出エッチング時間と前記記憶装置に設定されたフォトレジスト寸法の線幅から算出した標準エッチング時間とを比較し、その比較した値に基づいて前記記憶装置に予め設定された前記複数のエッチング条件から一つのエッチング条件を選択し、前記第２製造装置に前記選択したエッチング条件で前記ウェハのエッチングを施させることを特徴とする半導体製造装置。