JP2007266335A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】装置構成に合わせて、最終的なゲート電極の寸法が均一になるように複数の工程を管理して、ゲート電極の加工寸法のウエハ面内ばらつきを最小化することができる製造技術を提供する。
【解決手段】第１のプロセス装置１０１と、１つ以上後の第２のプロセス装置１１１とを有する半導体製造システムを用い、プロセス装置１０１で処理されたウエハ１０５の計測データを基に、ウエハ上に形成された薄膜膜厚もしくは構造体の高さがウエハ面内で均一になるように、プロセス装置１１１におけるウエハ１１５の処理方向を制御する。すなわち、ゲート寸法のモデル式にしたがいゲート電極の下地構造形成時のウエハ処理方向を制御（または素子分離等の下地構造を考慮して露光装置においてレジスト転写形成時にショット毎にドーズ量を制御）することで、エッチング加工後のゲート長をウエハ面内で均一化する。
【選択図】図１

Description

本発明は、半導体装置（半導体デバイス）、特にＭＯＳ（メタル酸化膜シリコン）トランジスタの製造に関するものであり、特に、このトランジスタの加工において安定した製造技術に関する。

近年、トランジスタの微細化に伴い、十分なゲート電極の加工精度を得ることが難しくなっている。この理由のひとつに、加工精度がリソグラフィーとエッチング加工起因のばらつきだけではなく、ゲート電極材料のｐｏｌｙ−Ｓｉの膜厚や、素子分離構造（ＳＴＩ）の酸化膜の平坦性がばらつきに起因する部分が見えてきたことにある。さらには、ゲート電極の加工精度に対し、ライン幅のうねり、ラフネス、ウエハの歪みによる変動が影響する。

そのため、リソグラフィーとエッチング工程だけでなく、ＳＴＩ構造やｐｏｌｙ−Ｓｉの成膜を均質かつ均一に形成する必要がある。しかしながら、複数の工程全てをデバイスの仕様に合わせて、均一にすることが難しくなってきた。

さらに、デバイスの世代が変わる毎に、製造ライン全体の装置の精度を高くするためには、相当の開発投資が必要になり、隘路となってきた。

この問題に対して、各工程の検査データから寸法変動を予測し、適切な制御工程の処理条件を修正し、寸法変動を抑制する工夫がなされてきた。

例えば、制御工程の処理条件を修正する方法としては、例えば特許文献１に示されている。この特許文献１には、半導体ウエハに第１のプロセスを実行し、このプロセスに関連した統合計測データ取得する。この統合計測データから、少なくともひとつの誤差を特定しこの誤差を補償するべく、第２のプロセスに対して調整プロセスを実行する方法が開示されている。

また、フィードフォワードによるプロセス制御する方法として、例えば特許文献２に示されている。この特許文献２では、素子分離部とトランジスタのソース・ドレイン部の段差が一定になるように、第１のプロセスデータを基に第２のプロセスをプロセス制御することを開示している。
特表２００５−５１００８３号公報 特開２００２−１５１４６５号公報

ところで、前記特許文献２では、素子分離部とトランジスタのソース・ドレイン部の段差が一定になるようにプロセス制御することを開示しているが、ウエハ面内分布の均一化については、開示されていない。

さらに、システムＬＳＩに見られるデバイス（半導体装置）では、少量生産の観点から、最新鋭の設備を用いることより、投資リスク低減のため、既存設備を活用することが望まれている。したがって、微細化に対し生産ライン全体を一新するよりも、その一部の装置、例えば露光スキャナ装置を入れ替えることで、微細化に対応することが望まれている。

そこで、本発明では、ウエハ面内のゲート電極の加工寸法が均一になるようにトランジスタ形成までの工程全てで均一化するには困難が伴うので、装置構成に合わせて、最終的なゲート電極の寸法が均一になるように複数の工程を管理して、ゲート電極の加工寸法のウエハ面内ばらつきを最小化することができる製造技術を提供することを目的とするものである。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

例えば、半導体の生産ラインでは、枚葉式、バッチ式など工程毎にウエハの処理方法に特徴がある。この特徴や装置構成にしたがい、ウエハ面内での成膜、剥離、エッチング等のばらつきが発生する。このばらつきは、必ずしもランダムではなく、同心円上のもの、装置構造起因で偏芯するばらつき、炉の位置依存、薬液処理では薬液につける方向に依存したばらつきなどが発生する。さらに、時間と共に直線的に変化するケースがある。より、具体的に、枚葉式のドライエッチング装置の場合、その加工寸法は、ウエハ中心から周辺に向けて連続的な変化をし、ウエハ処理毎に徐々に寸法が太くなるなどの傾向がある。

そこで、個々の装置の処理後のウエハ上に形成された膜厚、加工寸法等の計測データを基に、その後のウエハ処理において、最終的な加工寸法が均一になるように最適な方向にウエハ回転させる。例えば、ＳＴＩへの酸化膜の埋め込みからゲート電極形成までには、ＣＭＰ後、ゲート酸化膜形成前、トランジスタウエル形成時にウエットエッチング処理等で表面酸化膜を除去する複数の工程があり、ＳＴＩの埋め込み深さもこの処理に伴い変動する。例えば、最終的な酸化膜の埋め込み深さを一定にする場合、ウエット処理のばらつきが相互に相殺するようにウエハの向き（回転方向）を調整することで、より均一な深さになる。

本発明では、各装置で処理されたウエハ検査結果および、ゲート加工寸法の決定要因データを基に、ゲート電極の加工寸法のウエハ面内ばらつきが最小になるように、ウエハを装置に搬入する向き（回転方向の位置）を最適化することである。

ここで、ゲート加工寸法の決定要因は、ゲート電極加工以前の全ての工程の変動からゲート電極の加工に影響する因子とその強度を、実験計画法や統計解析より抽出したものである。

一方、通常の装置構成では、異物欠陥に伴う歩留まり管理の観点からウエハ処置時の方向は、常に一定であることが望まれている。これは、最終的デバイスの欠陥検査結果とウエハ処理後の異物の相関を見つける際に有用であり、一般に用いられている。

そこで、本発明では、ウエハノッチ位置を基準にデータ処理を行い、異物検査と同時にウエハ毎のノッチ向きを歩留まり管理システムに伝達できるようにする。

すなわち、本発明の半導体装置の製造方法は、以下のような特徴を有するものである。

（１）第１の工程にある第１の半導体製造装置と、第１の半導体製造装置より１つ以上後の第２の工程にある第２の半導体製造装置とを有する半導体製造システムを用いた半導体装置の製造方法であって、第１の半導体製造装置で処理されたウエハの計測データを基に、ウエハ上に形成された薄膜膜厚もしくは構造体の高さがウエハ面内で均一になるように、第２の半導体製造装置におけるウエハの処理方向を制御することを特徴とする。

（２）前記（１）の半導体装置の製造方法において、第１および第２の半導体製造装置のいずれかは、ＨＦを含有する溶液で酸化膜をエッチングする装置であることを特徴とする。

（３）前記（１）または（２）の半導体装置の製造方法において、第１の半導体製造装置は、ウエハ上の素子分離層上に形成された酸化膜をエッチングする装置であることを特徴とする。

（４）前記（１）〜（３）のいずれかの半導体装置の製造方法において、構造体は、素子分離部であり、構造体の高さは、素子分離部と素子部の高さの差であることを特徴とする。

（５）回路マスク転写によりトランジスタゲート電極もしくは配線形成を行う露光装置を用いた半導体装置の製造方法であって、ウエハ上に形成された薄膜の膜厚測定データもしくは膜厚および深さ計測で求めた構造体の高さのウエハ面内の値を基に、露光装置の露光量をウエハ面内のショット毎に調整することを特徴とする。

（６）前記（５）の半導体装置の製造方法において、薄膜は、素子分離層内の酸化膜の膜厚であることを特徴とする。

（７）前記（５）の半導体装置の製造方法において、構造体は、素子分離部であり、構造体の高さは、素子分離部と素子部の高さの差であることを特徴とする。

（８）前記（５）〜（７）のいずれかの半導体装置の製造方法において、露光量の調整範囲は、中心値から±１０Ｊ／ｍ^２であることを特徴とする。

（９）前記（５）〜（８）のいずれかの半導体装置の製造方法において、ゲート電極形成時のエッチング後の寸法測定データから、別のウエハのエッチング加工後の寸法が一定になるように、膜厚、ＳＴＩ段差も加味して調整された露光量を用いることを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明を用いることで、既存の半導体装置の製造ラインにおいて、異物欠陥起因の歩留まり管理を妨害することなく、ゲート電極の加工寸法のウエハ面内ばらつきを最小化することにより、半導体装置の製造歩留まりを向上することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（本発明の実施の形態の概要）
本発明の実施の形態の概要を、図１に基づいて説明する。図１は半導体製造システムの基本概念を示す。

本発明の実施の形態の概要を図１に示す。半導体製造工程は複数あるが、簡便のため、２つの装置を用いた場合の概念である。

半導体製造システムは、第１のプロセス装置（半導体製造装置）１０１、第２のプロセス装置（半導体製造装置）１１１などから構成される。第１のプロセス装置１０１には、処理室１０２、搬送ロボット１０３、ウエハ受け入れ口１０４などが設けられている。第２のプロセス装置１１１には、処理室１１２、搬送ロボット１１３、ウエハ受け入れ口１１４などが設けられている。

第１のプロセス装置１０１で処理されたウエハ１０５は、第１のプロセス装置のウエハ受け入れ口１０４にある決まった方向１０６で処理室１０２に搬送ロボット１０３により搬送され、処理される。この際、ウエハノッチ１０７の位置を自動検出し、ウエハ処理方向が一定に制御している場合もある。ここで言うプロセス装置１０１は、薄膜成膜、ＣＭＰ、ドライエッチング、ウエットエッチングなどのプロセス装置の総称である。この第１のプロセス装置１０１で処理されたウエハは、膜厚、寸法等の検査装置で検査を実施し、ウエハ搬送手段１１０により（方向１１０）、第２のプロセス装置１１１に搬送される。通常、プロセス装置１１１では、ウエハ受け入れ口１１４からプロセス装置内の処理室１１２に搬送ロボット１１３で搬送される際、ある決まった方向１１６で搬送される。

本発明の実施の形態では、プロセス装置で処理されたウエハの膜厚、寸法等のウエハ面内均一性を、処理室に搬送するウエハの向きが最適になるように、調整する。ウエハの方向は、前に処理された第１のプロセス装置１０１での膜厚、寸法等のウエハ面内分布に依存する。例えば、第２のプロセス装置１１１の内で搬送される際、ウエハノッチ１１７の位置がウエハ上に形成されたある膜の膜厚分布が均一になるようある指定された方向にウエハ１１５を処理室１１２に搬送する。

このような処理を半導体製造ラインで実施し、仕上がりのゲート電極等の加工寸法がウエハ面内で均一になるように、各プロセスに搬入するウエハの方向やプロセス条件を制御する。

（実施の形態１）
本発明の実施の形態１を、図２〜図７に基づいて説明する。それぞれ、図２はウエハ処理フロー、図３は半導体デバイスの断面、図４はＳＴＩ段差のウエハ面内の分布、図５はゲート加工寸法のウエハ面内分布、図６は希フッ酸処理装置、図７は素子分離層上に形成された絶縁膜のウエハ面内の膜厚分布を示す。

半導体製造の前工程ラインでは、ウエハを投入し、洗浄、素子分離層を形成し、トランジスタ構造を形成し、その後、ウエハとのコンタクトを取り、配線層を形成する。図２のプロセスフローにしたがい、φ２００ｍｍのウエハ上にトランジスタを形成する。ＭＯＳロジックデバイス製造向けに投入されたウエハは、概ね図２に示す順番で処理する。図２は、素子分離としてＳＴＩ（シャロートレンチアイソレーション）構造の場合であるが、ＳＴＩエッチング前にある洗浄、ＳｉＯ_２薄膜形成、ＳＴＩマスクの露光・現像などは省略してある。ＣＭＰストッパ膜成膜等の工程は省略してある。また、ウエル形成時の露光・現像、ｐｏｌｙ−Ｓｉ成膜後の露光・現像、不純物インプラおよびアニール等、一部の工程を省略している。

ウエハは、各半導体製造装置でＳｉＮ膜などが形成された後、膜厚計や寸法計測機等の検査・測定装置でウエハの表面に形成された薄膜の膜厚やパターンを測定する（２０１，２０２）。この測定は、全ウエハに対して実施してもよいが、数枚毎から、ロット単位（約２５枚）や、さらには数ロット毎に測定してもよい。ただし、測定間隔は短い方が好ましい。測定が難しい場合、装置状態モニタ値、例えば、装置のインピーダンス、処理時間、発光強度などから、測定値を予測してもよい。ロット毎に１枚抜き取る検査では、その１枚を代表値として、全ウエハの測定値としてもよい。ここでは、全ウエハを測定する。

ウエハは、ＳＴＩエッチング処理後、一部のウエハに対し深さ・寸法を検査する（２０３，２０４）。その後、ＳｉＯ_２を埋め込み、一部のウエハに対し、膜厚を計測、ＣＭＰ（ケミカルメカニカルポリッシング）装置で平坦化され、再び膜厚を計測する（２０５〜２０８）。以下、ＤＨＦ（希フッ酸）処理、ＳｉＯ_２成膜、ウエルインプラ、ＤＨＦ処理、ゲート絶縁膜形成、ゲート電極膜成膜、露光・現像、ゲートエッチング、オフセットスペーサ成膜、スペーサエッチング、ＤＨＦ処理、Ｓ／Ｄ（ソース／ドレイン）エクステンションインプラと続く（２０９〜２３０）。さらに、図示していないが、ポケットインプラ、スペーサ成膜、Ｓ／Ｄインプラ、アニール処理を途中で実施している。図３で、ソース・ドレインエクステンション領域３０６の横にポケットインプラ領域３０７が形成される。ここで、前記ＤＨＦ処理は、ウエハ表面に形成された酸化膜（ＳｉＯ_２）エッチングして薄膜化する工程であり、プロセス安定化や選択性向上のためアンモニアやアミン類、酢酸、蓚酸、過酸化水素などを添加する場合もある。また、ＤＨＦ処理工程毎に溶液の濃度や添加剤は調整されている。

オフセットスペーサ形成後、エクステンションインプラ後の、断面形状の模式図を図３に示す。ここでは、ゲート長３０１を、エッチング加工後のｐｏｌｙ−Ｓｉ膜３０２の幅、オフセットスペーサ３０３の幅で定義する。一般には、ｐｏｌｙ−Ｓｉの幅をゲート長として定義している場合もあるが、ここでは、ソース・ドレイン間の電流やトランジスタの閾値特性を考慮し、ゲート長を図３に示す３０１で定義した。エッチング加工時のｐｏｌｙ−Ｓｉの幅は、露光寸法だけでなく、現像時のデベロップメントやキュア等により若干寸法が変動する。さらに、ｐｏｌｙ−Ｓｉの膜厚が目標とする膜厚に比べ変動する場合、エッチング時間の変動やエッチングで完全な数直化が難しいことから、ｐｏｌｙ−Ｓｉ膜の膜厚バラツキによっても寸法は変動する。さらに、ＳＴＩ３０５のＳＴＩ段差３０４があると、露光時のｐｏｌｙ−Ｓｉ上に転写された段差構造により表面での光の散乱が異なる、段差により反射防止膜の膜厚がばらつく等の理由で、エッチング後のｐｏｌｙ−Ｓｉの加工寸法にバラツキが生じる。このようにゲート長は、複数の工程により決まる。ここでＳＴＩ段差３０４は、図３に示すように素子分離部の酸化膜の高さと素子部の高さの差を意味する。

各工程が独立であると仮定すると、ゲート長Ｌｇは式（１）で表される。Ａは各工程の係数、Ｔは測定値を表す。測定値は全てのウエハであるわけではないので、ＱＣ（品質管理）用のデータを用いたり、装置の状態パラメータ等から予測してもよい。

Ｌｇ＝Ａ_露光×Ｔ_露光寸法＋Ａ_{エッチング}×Ｔ_{寸法シフト}＋Ａ_ＯＳＰ×Ｔ_ＯＳＰ
＋Ａ_ＳＴＩ×Ｔ_段差＋Ａ_{ｐｏｌｙ−Ｓｉ}×Ｔ_ｐｓ膜厚＋Ａ_ｊ×Ｔ_ｊ＋……＋Ｃ （１）
係数Ａは、実験や、もしくは、量産時に多量のウエハの統計処理で導かれる。また、計測データは、直接計測できないもの、式（１）で言うところの、寸法シフトや段差がこれに該当し、２種類もしくは３種類の計測データから導かれるものもある。寸法シフトは、露光寸法とエッチング後のｐｏｌｙ−Ｓｉの幅の差になる。これは、線形性や、構造的な根拠を元に選んでいる。

実験計画法を用い約１ロットのウエハを処理することで、これらの係数を求める。Ｌｇが４０ｎｍ狙いのデバイスで、隣接するｐｏｌｙ−Ｓｉラインまでの距離が２μｍの場合、係数の概算値を示す。Ａ_露光は０．９５、Ａ_{エッチング}は−１．０、Ａ_ＯＳＰはオフセットスペーサの膜厚に比例する係数で１．８、Ｔ_段差はＳＴＩ段差の係数で０．２２、Ｔ_ｐｓ膜厚はｐｏｌｙ−Ｓｉの膜厚で０．１２となる。Ｃは比例定数で−１．８ｎｍとなる。また、上記式（１）には記載されていないが、オフセットスペーサのＤＨＦ処理後の膜厚差の係数は、−１．７程度となる。負の符号は、Ｔの値が正の場合、Ｌｇが細くなることを意味する。

式（１）は、ウエハの各点の計測データを用いた場合、係数のウエハ面内依存性はなく、ウエハ各点のＬｇを同じ係数をもつ式で表せる特徴がある。

式（１）をそのまま使用することも可能であるが、ＳＴＩ段差のかわりに、式（２）のごとく、図３で示したＳＴＩ上の絶縁膜膜厚３０９とＳＴＩ深さ３１０を用いることもできる。ＳＴＩ段差は、ＳｉＯ_２膜厚とＳＴＩの深さで決まり、ＳＴＩの段差は概ね、絶縁膜の膜厚に比例しており、膜厚のウエハ面内差が、ＳＴＩ段差のばらつきに相当する。

Ｌｇ＝Ａ_露光×Ｔ_露光寸法＋Ａ_{エッチング}×Ｔ_{寸法シフト}＋Ａ_ＯＳＰ×Ｔ_ＯＳＰ
＋Ａ_ＳＴＩ×（Ｔ_ＳｉＯ２−Ｔ_{ＳＴＩ深さ}）＋Ａ_{ｐｏｌｙ−Ｓｉ}×Ｔ_ｐｓ膜厚＋Ａ_ｊ×Ｔ_ｊ＋……＋Ｃ
（２）
ここで、Ｔ_ＳｉＯ２は、ＳＴＩ上のＳｉＯ_２（絶縁膜）の膜厚で、Ｔ_{ＳＴＩ深さ}は、ＳＴＩの深さである。ＳＴＩ段差の求め方としては、この手法に限らず、ＳＴＩマスクの膜厚やＳｉＯ２のＤＨＦ処理時の削れ量から見積もることも可能である。

図２のフローで処理されたウエハは、個々のプロセスに決められた仕様の範囲で、コントロールすることなく処理すると、Ｌｇの値は適度にばらつき、Ｌｇの平均値は、４０ｎｍ程度である。また、ＳＴＩ上に形成された絶縁膜の膜厚分布は、図４の４０２（第２のＤＨＦ処理後のＳＴＩ段差のウエハ面内分布）のように分布する。ＳＴＩの深さのばらつきが小さくエッチング後のゲートの寸法バラツキは３σで７ｎｍ程度になる。ウエハ面内でのＬｇのばらつきは、図５の５０１（ゲート長のウエハ面内分布）に示す分布になる。

途中の工程を見ると、図２に示す第１のＤＨＦ処理においてＳＴＩ上の絶縁膜から求められるＳＴＩ段差量は、図４の４０１（第１のＤＨＦ処理後のＳＴＩ段差量のウエハ面内分布）に示す分布になっている。なお、４０４は１０ｎｍピッチの等高線、４０５は５ｎｍピッチの等高線を示す。ＤＨＦ処理後のウエハ面内の測定点数は約２０点である。分布は、ノッチ側（下側）が厚く、上側が薄くなっている。図２に示すいくつかの工程を経て、第２のＤＨＦ処理を実施すると、この分布が強調され、面内のＳＴＩ段差の差は、図４の４０２（第２のＤＨＦ処理後のＳＴＩ段差のウエハ面内分布）に示すように２０ｎｍ程度になる。これは、各装置でのＤＨＦ処理にウエハ方向依存があり、処理装置内でウエハが上側からＨＦ溶液に浸るため、処理時間がウエハ上部で長くなることに起因する。

そこで、第２のＤＨＦ処理時に、図１の構成のごとく、ウエハの搬送方向を１８０度回転して、搬送する。その結果、ＳＴＩ上の酸化膜の膜厚は均等になり、図４の４０３（第２のＤＨＦ処理後の本発明を適用する場合のＳＴＩ段差のウエハ面内分布）に示すように、面内差は５ｎｍ程度になる。この処理を継続し、図２にしたがいゲート電極を形成すると、ゲート長Ｌｇのウエ面内ばらつきは、５．３ｎｍ程度に低減する。ウエハ面内でのＬｇのばらつきは、図５の５０２（本発明によるゲート長のウエハ面内分布）に示す分布になる。

上記では、ＤＨＦ処理が、ＨＦ溶液に一方向から搬送される装置構成の場合であるが、処理液を回転するウエハ上に滴下する装置を用いる場合について説明する。図２のフローにおいて第１のＤＨＦ処理および第２のＤＨＦ処理用の装置を図６に示すＤＨＦ処理室の構成をもつ装置を用いる。図６の装置では、ウエット液を回転するウエハ上に、ウエット液ノズルアーム６０５（可動方向６０６）の先端にあるノズルヘッド６０１で滴下するという処理を行う。なお、ウエハ６０２は、回転ステージ６０３（回転方向６０４）上に搬送される仕組みになっている。数日間同じ処理条件で処理を続けると、処理装置の経時変化で、図２の第１のＤＨＦ処理工程において、図７の７０１（第１のＤＨＦ処理後のＳＴＩ上の絶縁膜のウエハ面内分布）のごとくばらついた酸化膜のウエハ面内分布になる。ＳＴＩの深さのばらつきは、絶縁膜の膜厚分布に比べ小さいことから、ここでは、式（２）を元に、ＳＴＩ上の絶縁膜の膜厚を用いる。この分布を元に、第２のＤＨＦ処置において、式（２）をもとにウエハ中心での滴下時間を１０％長くする。この処理の変更により、ＳＴＩ上の酸化膜厚は、図７の７０２（本発明によるＳＴＩ上絶縁膜のウエハ面内分布）のようにばらつきは小さくなる。最終的なＬｇのばらつきが小さくなることは言うまでもない。

さらに、ｐｏｌｙ−Ｓｉのエッチング後の加工寸法幅にばらつきがある場合、オフセットスペーサ形成後の第３のＤＨＦ処理において、同様に寸法のばらつきを抑制することもできる。

以上により、本実施の形態によれば、ゲート寸法のモデル式にしたがいゲート電極の下地構造形成時のウエハ処理方向を制御することで、エッチング加工後のゲート長をウエハ面内で均一化することができる。この結果、既存の半導体デバイスの製造ラインにおいて、異物欠陥起因の歩留まり管理を妨害することなく、ゲート電極の加工寸法のウエハ面内ばらつきを最小化することができる。

（実施の形態２）
本発明の実施の形態２を、前述した図２，図３、および図８〜図１０に基づいて説明する。それぞれ、図８は素子分離層上に形成された絶縁膜のウエハ面内の膜厚分布、図９は露光装置のウエハ内のドーズ量、図１０はプロセス制御手法を示す。

図２のフローにおいて、別の寸応制御方法を説明する。図２のフローにしたがい、φ３００ｍｍのウエハを用い、実施の形態１とは異なるＭＯＳロジックデバイスを製造する。式（１）の係数は、あらかじめ、実験で求めたものを用いる。係数は実施の形態１とｐｏｌｙ−Ｓｉ膜厚や切片Ｃの値が２０％程度異なるが、他は、ほぼ同程度の値となる。このデバイスでは、ＣＭＰでの平坦化のばらつきと第１および第２ＤＨＦ処理でのばらつきが重なり、ＳＴＩ層への埋め込み酸化膜の膜厚（図３のＳＴＩ上の絶縁膜膜厚３０９）の膜厚検査結果が、図８に示す分布になる。この後の工程でこれを修正する手段として、ｐｏｌｙ−Ｓｉの膜厚を恣意的に分布させることやエッチング装置のプラズマ分布を磁場もしくは高周波電界の印加方式を制御して修正する手段もあるが、ここでは、ゲート加工パターン露光時のドーズ量（露光量）を調整することで、最終的なゲート長Ｌｇが均一になるようにする。

露光用のスキャナーの波長は約１９２ｎｍでそのドーズ量は、ショット毎に調整可能である。露光寸法は、１０Ｊ／ｍ^２大きくすると約５ｎｍ細く仕上がる。図８の分布から式（１）を用い、図９に示すドーズ量になるように調整する。図９の＋９０１（ドーズ量の多くするショット）は、中心のドーズ量に対し、約５Ｊ／ｍ^２多いことを意味し、−９０３（ドーズ量の少なくするショット）は、約５Ｊ／ｍ^２少ないドーズ量であることを意味する。中心９０２（平均的なドーズ量にするショット）のドーズ量は、約１５０Ｊ／ｍ^２である。

ウエハ上に、素子分離層（ＳＴＩ）が形成され、ＨｆＳｉＯ_２絶縁膜上に約１００ｎｍのｐｏｌｙ−Ｓｉが成膜されたウエハを加工する。各ショットを同じドーズ量で露光しエッチング加工した場合、露光時のレジストマスクの最小加工寸法は約８０ｎｍ、そのばらつきは３σで約４．８ｎｍのばらつきがある。エッチング後は、加工寸法は、約４０ｎｍでそのばらつきは約７．０ｎｍになる。

これに対し、本発明の実施の形態のドーズ量をショット毎に変えた場合、露光のばらつきは、３σで約６．８ｎｍばらつくが、エッチング加工後のばらつきは３σで約５．０ｎｍになる。これは、エッチング加工時のＳＴＩ段差起因のばらつきを露光条件で吸収することにより、最終的な寸法を一定化していることになる。ここでは、ＳＴＩ上の酸化膜の膜厚を用いるが、ＳＴＩ深さ等からＳＴＩ段差を求め、この段差量を用いて露光量を調整する方が加工精度は高くなる。

上記では、ドーズ量を±５Ｊ／ｍ^２の範囲で３段階に調整しているが、５段階で調整するとウエハ面内の加工精度は向上する。さらに細かく調整すれば加工精度は向上するが、１０段階以上の調整では、精度はほとんど変わらない。ドーズ量の範囲が±１０Ｊ／ｍ^２超える調整の場合、高ドーズ側でレジスト形状がテーパ形状になり、一方、低ドーズ側では、深さ方法に十分な露光がされず、露光不良となりやすい。したがって、ドーズ量の制御範囲を広げた場合、レジスト膜厚を薄くするなど工夫が必要になる。ドーズ量の調整範囲を±１５Ｊ／ｍ^２とすると、上記露光の不良の悪化により、８０ｎｍ以下のパターン形成が難しくなる。

別の方法として、図１０に示す概念のプロセス制御システムを用いる場合について説明する。プロセス制御システムは、計測データストレージ１、露光装置２、現像・アニール装置３、測長・欠陥検査装置４、エッチング装置５、測長・欠陥検査装置６、露光装置制御用コンピュータ７などから構成され、ネットワーク１２で接続されている。

被処理ウエハは、処理順番１８にしたがい処理される。反射防止膜、レジスト塗布したウエハは、露光装置２を得て、マスクパターンをレジストに転写する。露光装置が液浸タイプのスキャナーの場合、レジストの上には、耐水性のコート膜が５ｎｍから２５ｎｍ範囲で塗布される。ウエハは、現像・アニール装置３を経て、測長・欠陥検査装置４で検査される。通常、測長装置と欠陥装置は別の装置であるが、ここでは一つに図示した。測長装置とは、電子線によるものでも、光学式の装置のいずれでもよい。検査は、処理される全ウエハとは限らず、処理されるウエハの一部抜き取りで検査する場合がある。ウエハは露光後の検査の後、エッチング装置（レジスト剥離を含む）５に搬送され、ゲート電極が形成される。その後、洗浄処理を経て、測長・欠陥検査装置６で検査される。測長装置は、露光後の測長・欠陥検査装置４と同様に、全ウエハの検査とは限らず、測長手段も電子線、光学式いずれでもよい。ゲート電極の幅を測定したデータは、ネットワーク１２を介して転送方向９のごとく、露光装置制御用コンピュータ７に転送される。側長データをもとに、ゲート電極の幅が一定になるように、露光装置に最適なドーズ量データが、転送方向１０にしたがい転送される。露光装置制御用コンピュータ７から露光装置へのデータ転送は、装置間のネットワーク１２を介さず、別のネットワークもしくは制御用のポートでデータを転送してもよい。

図１０のシステムを用いエッチング加工後の寸法を測長・欠陥検査装置６で計測し、それに合わせて、露光装置２のドーズ量にフィードバックする方法もあるが、この方法では、最初のウエハのばらつきが大きくなるが、その後のウエハのばらつきは、一時的に低減する。この方法によれば、エッチング時の経時変化やエッチング装置の変動をある程度吸収する。上記と同じウエハを処理する場合、エッチング装置の変動は１００枚あたり約１．５ｎｍ増加する傾向にある。エッチング後のウエハの計測データを基に、２５枚後のウエハの露光装置の中心ドーズ量を約１．０Ｊ／ｍ^２ずつ増やすことで、エッチング装置起因の寸法変動を１００枚あたり、０．５ｎｍの変動に抑制できる。このようなフィードバックを繰り返すことで、長期にわたりエッチング装置起因の変動を約１．０ｎｍ以下になる。

この手法と本発明の実施の形態のＳＴＩ段差のフィードフォワードを組み合わせることは単純ではなく、フィードバックする情報には既にＳＴＩ段差やｐｏｌｙ−Ｓｉ膜厚起因の寸法変動も取り込まれており、フィードフォワード、フィードバックの分離が必要である。図１０では、露光以前に処理されたプロセスの計測や装置データは、計測データストレージ１にどのウエハの計測データか対比できるように蓄積されている。このストレージに蓄積されたＳＴＩ段差データを用いる場合、既にフィードフォワードしてドーズ量を修正したウエハの測定データを用いるため、フィードバックするドーズ量を再計算する必要がある。具体的には、式（１）のモデル式を用い、中心のドーズ量で求めた予想される加工寸法と、修正したドーズ量から予想される寸法の差を求め、エッチング後の加工寸法データからこの差を引いた値を目標寸法からの変動として扱うことで、一定な加工寸法になる。これらの計算は、露光装置制御用コンピュータ７で処理する。このため、計測データストレージ１から必要なデータがコンピュータにネットワーク１２を介して転送方向（ＳＴＩ段差、ｐｏｌｙ−Ｓｉ膜厚、絶縁膜膜厚、ＳＴＩ深さ等のデータ）８のごとく転送される。Ｐｏｌｙ−Ｓｉの膜厚やＳＴＩ上の絶縁膜膜厚を用いる場合でも同様である。

銅等を埋め込む配線工程の加工においても、下地構造に合わせ、エッチング後の加工寸法がウエハ面内で均一になるように、ショット毎にドーズ量を最適化することで、均一な配線用の溝が加工できる。

以上により、本実施の形態によれば、素子分離等の下地構造を考慮して露光装置においてレジスト転写形成時にショット毎にドーズ量を制御することで、実施の形態１と同様に、エッチング加工後のゲート長をウエハ面内で均一化することができ、この結果、既存の半導体デバイスの製造ラインにおいて、異物欠陥起因の歩留まり管理を妨害することなく、ゲート電極の加工寸法のウエハ面内ばらつきを最小化することができる。

（実施の形態３）
本発明の実施の形態３を、図１１に基づいて説明する。図１１はプロセス制御システムの概念を示す。

実施の形態１および実施の形態２で用いる、フィードフォワードのシステム構成は、図１１のごとくなる。フィードフォワードのプロセス制御システムは、工程管理用コンピュータ１１、第１のプロセス装置１３、第１の検査装置１４、第２のプロセス装置１５、第２の検査装置１６、歩留まり管理用コンピュータ１７などから構成され、ネットワーク１２で接続されている。

第１のプロセス装置１３で処理されたウエハは、第１の検査装置１４を経て、第２のプロセス装置１５に搬送される。第１と第２のプロセス処理の間に、ウエハを搬送し別の処理をする場合もある。第１の検査装置１４のデータは、工程管理用コンピュータ１１にネットワーク１２を通して転送方向１９に示すように送信される。工程管理コンピュータ１１内には、式（１）のモデル式および各装置のレシピ情報（プロセス条件）が記憶されており、式（１）を元に、最適なレシピを第２のプロセス装置１５にネットワーク１２を介して転送方向２０に示すように送信する。このレシピによりウエハは第２のプロセス装置１５で処理される。ここで言うレシピは、実施の形態１の場合、処理室へのウエハ搬送の向き（ウエハノッチの位置）や洗浄液を出すノズルの滴下量になり、実施の形態２では露光装置のドーズ量になる。

さらに、ネットワーク１２上には、歩留まり管理用コンピュータ１７があり、工程管理用コンピュータ１１から、検査データ、プロセス予測データなどが転送方向２１に示すように転送され、デバイスの欠陥やトランジスタ動作特性と加工寸法の相関が歩留まり管理用コンピュータで比較できるようになっている。

以上により、本実施の形態によれば、実施の形態１および実施の形態２で用いる、フィードフォワードのプロセス制御システムを構築することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、半導体デバイス、特にＭＯＳトランジスタの製造に関するものであり、特に、このトランジスタの加工において安定した製造技術に利用可能である。

本発明の実施の形態において、半導体製造システムの基本概念を示す図である。 本発明の実施の形態１において、ウエハ処理フローを示す図である。 本発明の実施の形態１において、半導体デバイスの断面を示す図である。 本発明の実施の形態１において、ＳＴＩ段差のウエハ面内の分布を示す図である。 本発明の実施の形態１において、ゲート加工寸法のウエハ面内分布を示す図である。 本発明の実施の形態１において、希フッ酸処理装置を示す図である。 本発明の実施の形態１において、素子分離層上に形成された絶縁膜のウエハ面内の膜厚分布を示す図である。 本発明の実施の形態２において、素子分離層上に形成された絶縁膜のウエハ面内の膜厚分布を示す図である。 本発明の実施の形態２において、露光装置のウエハ内のドーズ量を示す図である。 本発明の実施の形態２において、プロセス制御システムの概念を示す図である。 本発明の実施の形態３において、プロセス制御システムの概念を示す図である。

符号の説明

１０１，１１１…プロセス装置、１０２，１１２…処理室、１０３，１１３…搬送ロボット、１０４，１１４…ウエハ受け入れ口、１０５，１１５…ウエハ、１０６，１１６…方向、１０７，１１７…ウエハノッチ、１１０…方向、３０１…ゲート長、３０２…ｐｏｌｙ−Ｓｉ膜、３０３…オフセットスペーサ、３０４…ＳＴＩ段差、３０５…ＳＴＩ、３０６…ソース・ドレインエクステンション領域、３０７…ポケットインプラ領域、３０８…ウェル領域、３０９…ＳＴＩ上の絶縁膜膜厚、３１０…ＳＴＩ深さ、４０１〜４０３…ウエハ面内分布、４０４，４０５…等高線、５０１，５０２…ウエハ面内分布、６０１…ノズルヘッド、６０２…ウエハ、６０３…回転ステージ、６０４…回転方向、６０５…ウエット液ノズルアーム、６０６…可動方向、７０１，７０２…ウエハ面内分布、９０１〜９０３…ショット、１…計測データストレージ、２…露光装置、３…現像・アニール装置、４…測長・欠陥検査装置、５…エッチング装置、６…測長・欠陥検査装置、７…露光装置制御用コンピュータ、８〜１０…転送方向、１１…工程管理用コンピュータ、１２…ネットワーク、１３…第１のプロセス装置、１４…第１の検査装置、１５…第２のプロセス装置、１６…第２の検査装置、１７…歩留まり管理用コンピュータ、１８…処理順番、１９〜２１…転送方向。

Claims (5)

1. 第１の工程にある第１の半導体製造装置と、前記第１の半導体製造装置より１つ以上後の第２の工程にある第２の半導体製造装置とを有する半導体製造システムを用いた半導体装置の製造方法であって、
   前記第１の半導体製造装置で処理されたウエハの計測データを基に、前記ウエハ上に形成された薄膜膜厚もしくは構造体の高さがウエハ面内で均一になるように、前記第２の半導体製造装置における前記ウエハの処理方向を制御することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１および第２の半導体製造装置のいずれかは、ＨＦを含有する溶液で酸化膜をエッチングする装置であることを特徴とする半導体装置の製造方法。
3. 回路マスク転写によりトランジスタゲート電極もしくは配線形成を行う露光装置を用いた半導体装置の製造方法であって、
   ウエハ上に形成された薄膜の膜厚測定データもしくは膜厚および深さ計測で求めた構造体の高さのウエハ面内の値を基に、前記露光装置の露光量をウエハ面内のショット毎に調整することを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記構造体は、素子分離部であり、
   前記構造体の高さは、前記素子分離部と素子部の高さの差であることを特徴とする半導体装置の製造方法。
5. 請求項３または４記載の半導体装置の製造方法において、
   ゲート電極形成時のエッチング後の寸法測定データから、別のウエハのエッチング加工後の寸法が一定になるように、膜厚、ＳＴＩ段差も加味して調整された露光量を用いることを特徴とする半導体装置の製造方法。

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