JP2008091550A - 半導体装置の製造方法および製造システム - Google Patents

Abstract

【課題】トランジスタ領域のＳＴＩとＡＣＴＩＶＥの段差を解消し、ゲート電極幅のバラツキを抑制する。
【解決手段】半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記半導体基板の所定の箇所に素子分離用のトレンチを形成する工程と、前記トレンチを埋め込み酸化膜で埋め込む工程と、前記半導体基板上に堆積された前記埋め込み酸化膜を前記絶縁膜が露出するまで研磨する工程と、前記研磨後の前記絶縁膜の残膜厚を測定する工程と、前記残膜厚の測定値に基づいて、前記研磨後の埋め込み酸化膜のエッチング量を決定する工程と、前記エッチング量に基づいて、前記研磨後の埋め込み酸化膜をエッチング処理する工程と、を含む。
【選択図】図２

Description

本発明は、半導体装置の製造方法および製造システムに関し、特に、ＳＩＴ（素子分離領域）とＡＣＴＩＶＥ（素子形成領域）の段差を抑制する手法とそれを実施するシステムに関する。

従来から、半導体装置の製造プロセスにおいて、段差のない平坦な素子分離領域を形成するための、様々な手法がとられている。素子分離領域に段差があると、ゲート電極配線の加工が困難になるからである。たとえば、ＳＴＩ（Shallow Trench Isolation）の端部に発生する窪みを防止して、平坦な素子分離領域を形成する手法が提案されている（たとえば、特許文献１参照）。この方法では、シリコン（Ｓｉ）基板を熱酸化して酸化膜を形成し、その上層にシリコン窒化膜からなるストッパー膜を成膜した後、フォトリソグラフィーにより、ＳＴＩのストッパー膜、酸化膜、およびＳｉ基板の一部を順次、選択的にエッチングする。その後、熱酸化によりＳＴＩ溝の表面に酸化膜を成膜し、全面に埋め込み酸化膜を成膜させる。次に、ＣＭＰ（Chemical Mechanical Polishing）により、ストッパー膜であるシリコン窒化膜が露出するまで埋め込み酸化膜をエッチングし、リン酸のエッチング液でストッパー膜（シリコン窒化膜）をエッチング除去する。その後、基板上に突出した埋め込み酸化膜の側壁に酸化膜を形成し、等方性エッチングにより、ＳＴＩ端部の窪みを抑える手法をとっている。

また、半導体装置の製造システムで、ウェーハの状態をフィードフォワードによってウェーハの処理条件に反映させることで、品質の安定した半導体装置を製造することが提案されている（例えば、特許文献２参照）。この方法では、ＳＴＩの埋め込み酸化膜の膜厚を測定し、その測定値をフィードフォワードし、条件を決めて埋め込み酸化膜をエッチングするなどの手法をとっている。

しかしながら、特許文献１に記載のＳＴＩの形成方法では、ＳＴＩ端部での局所的な窪みは抑えられるが、ＳＴＩ全体に生じるへこみを防止することはできない。つまり、ウェーハの状態をフィードフォワードにより、埋め込み酸化膜のエッチング量の決定に反映する手法を取り入れない限り、ＳＴＩに生じる全体的なへこみを解消することはできない。

一方、特許文献２のフィードフォワードの手法では、埋め込み酸化膜の膜厚を測定してその測定値をフィードフォワードしているが、図１に示すように、ＳＴＩの面積に応じて、へこみの度合いが異なるという問題がある。図１の例では、シリコン基板１１上に酸化膜１２を介して、ストッパー膜としてのシリコン窒化膜１３が形成されている。そして、シリコン窒化膜１３、酸化膜１２、シリコン基板１１の一部を除去したトレンチ１６内に、埋め込み酸化膜１５が充填されている。

トレンチ埋め込み後にＣＭＰにより表面を平坦化する際に、埋め込み酸化膜１５とシリコン窒化膜１３の研磨レートの差異により、ＳＴＩの中心部の方が、端部よりも多く研磨される。そして、図１（ａ）のように、ＳＴＩの面積が大きい程、ＳＴＩ中心部のへこみの度合いが大きくなる。図１（ａ）の広いＳＴＩでのへこみ量をｄ１、図１（ｂ）の狭いＳＴＩでのへこみ量をｄ２とすると、ｄ１>ｄ２であり、５ｎｍ以上の差が存在することになる。

埋め込み面積の相違によりウェーハ上に５ｎｍ以上の段差が存在すると、露光時の焦点位置が変動し、ウェーハ上に形成するゲート電極幅に例えば６ｎｍ程度の差が生じてしまう。通常、埋め込み酸化膜の膜厚の測定は、照射光のスポット径を考慮して、測定用に形成された広いＳＴＩで行われるが、実際にトランジスタが存在する箇所のＳＴＩの埋め込み面積は、非常に狭い。広い測定領域で得られた埋め込み酸化膜の膜厚を参照して、実際のトランジスタ形成領域の埋め込み段差を制御すると、実デバイスの膜厚よりも小さい測定値を基準とすることになり、トランジスタ領域で、ＳＴＩとＡＣＴＩＶＥの段差が大きくなる。この結果、ゲート電極配線の加工が困難になるだけではなく、歩留まりの低下を招く。

今後、ゲート電極幅が細くなるにつれて、歩留まりへの影響は無視できない。また、ＳＴＩのトレンチ深さはウェーハ面内においてバラツキが大きく、埋め込み酸化膜の膜厚を参照しても、ＳＴＩとＡＣＴＩＶＥの段差は結局生じてしまう。

さらに、従来の半導体装置の製造方法では、ＣＭＰまでの各工程でのロット間バラツキを考慮していない。主要なバラツキとして、（１）ストッパー膜であるシリコン窒化膜１３（図１参照）成膜時の、炉内やバッチ間でのバラツキに起因するシリコン窒化膜の膜厚のバラツキ（たとえば、１バッチあたり１５０枚＝２５枚×６ロットが処理される）、（２）ドライエッチング後のＳＰＭ洗浄に伴うシリコン窒化膜のエッチングで、ＳＰＭ液交換のライフタイムに依存するシリコン窒化膜厚のバラツキ（ＳＰＭ液待機時間が長くなるとシリコン窒化膜のエッチング量が大きくなる)、（３）ＣＭＰ後のシリコン窒化残膜のバラツキ、などがある。
特開平１１−３４０３１５号公報 特開２００２−１５１４６５号公報

そこで本発明の目的は、埋め込み酸化膜ＣＭＰまでの各工程で生じるバラツキを考慮して、埋め込み酸化膜のエッチング量を適切に制御し、トランジスタ領域のＳＴＩとＡＣＴＩＶＥの段差を抑制する半導体装置の製造方法を提供することを課題とする。

また、そのような製造方法を実施する製造システムを提供することを課題とする。

上記課題を解決するために、埋め込み酸化膜の膜厚ではなく、ＣＭＰ後のストッパー膜（たとえばシリコン窒化膜）の膜厚を測定する。そして、その測定値をフィードフォワードして埋め込み酸化膜の処理量（たとえばエッチング量）を制御するＡＰＣ（Advanced Process Control）を行う。

具体的には、本発明の第１の側面では、半導体装置の製造方法は、
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記半導体基板の所定の箇所に素子分離用のトレンチを形成する工程と、
（ｃ）前記トレンチを埋め込み酸化膜で埋め込む工程と、
（ｄ）前記半導体基板上に堆積された前記埋め込み酸化膜を、前記絶縁膜が露出するまで研磨する工程と、
（ｅ）前記研磨後の前記絶縁膜の残膜厚を測定する工程と、
（ｆ）前記残膜厚の測定値に基づいて、前記研磨後の前記埋め込み酸化膜のエッチング量を決定する工程と、
（ｇ）前記エッチング量に基づいて、前記研磨後の前記埋め込み酸化膜をエッチング処理する工程と、
を含む。

本発明の第２の側面では、半導体装置製造システムが提供される。この半導体装置製造システムは、
（ａ）素子分離用のトレンチ内に埋め込まれた埋め込み酸化膜を研磨する際のストッパーとして半導体基板上に形成されているストッパー膜の残膜厚を、前記埋め込み酸化膜の研磨後に測定する膜厚測定部と、
（ｂ）前記ストッパー膜の残膜厚の測定値に基づいて、前記研磨後の埋め込み酸化膜の処理量を決定する処理量決定部と、
（ｃ）前記決定された処理量に基づいて、前記埋め込み酸化膜を処理するレシピを設定するレシピ設定部と、
（ｄ）前記設定されたレシピに基づいて、前記埋め込み酸化膜を処理する洗浄処理装置と
を含む。

好ましい構成例では、前記処理量決定部は、前記素子分離により区画される素子形成領域にゲート電極を形成する際に、前記トレンチ内の埋め込み酸化膜の表面位置と前記半導体基板表面との間に段差が生じないように、前記処理量を決定する。

上述した半導体装置の製造システムおよび方法によれば、半導体基板上でＳＴＩとＡＣＴＩＶＥとの段差を解消し、ゲート電極加工の際に、電極幅のバラツキを抑制することができる。

この結果、半導体装置の電気特性への影響を抑制し、歩留まりを向上することができる。

以下、添付の図面を参照して、本発明の良好な実施形態を説明する。

図２は、本発明の一実施形態に係る半導体装置の製造方法のフローチャートである。まず、シリコン酸化膜上に、熱酸化膜を介してシリコン窒化膜を形成し、所定の箇所で、シリコン窒化膜、熱酸化膜、シリコン基板の一部を選択的にエッチングして、素子分離用のトレンチを形成する（Ｓ１）。トレンチ内に埋め込み酸化膜を成膜し、ＣＭＰにより表面平坦化する（Ｓ２）。

ここで、シリコン窒化膜の残膜厚を測定する（Ｓ３）。ここで得られる膜厚を、測定値Ａとする。次に、シリコン窒化膜の残膜厚に基づいて、ゲート電極を形成する段階でウェーハ表面に段差が残らないように、埋め込み酸化膜のウェットエッチング量を決定する（Ｓ４）。ここで、埋め込み酸化膜のエッチング量Ｂは、シリコン窒化膜の残膜厚（測定値Ａ）だけではなく、フッ酸処理槽内のフッ酸濃度や、現在のロット回数をも考慮して（Ｓ７からのフィードバック）、決定される。

決定された埋め込み酸化膜のエッチング量に基づいて、フッ酸処理槽のレシピを設定する（Ｓ５）。レシピ設定されたフッ酸処理槽を用いて、埋め込み酸化膜を所定量Ｂだけエッチングする（Ｓ６）。

今回のロットでＳ６によるフッ酸処理が終了したら、現時点でのフッ酸濃度と、ロット回数のカウント値を取得する（Ｓ７）。取得したフッ酸濃度とロット回数を、次のロットでの埋め込み酸化膜のエッチング量Ｂの決定に反映して（Ｓ４にフィードバック）、次の工程へ進み、トランジスタを形成する（Ｓ８）。このとき、シリコン窒化膜の除去、熱酸化膜の除去、ウェル注入のための犠牲酸化膜の形成と除去、ゲート絶縁膜形成前の表面洗浄、など、ゲート電極を形成するまでに複数回のフッ酸処理が行われる。これらのフッ酸処理で、ＳＴＩの埋め込み酸化膜も同時にエッチングされるため、上述したエッチング量Ｂは、ゲート電極形成に至るまでに行われる複数のフッ酸処理によるエッチング量を差し引いた量である。

このように、実際のＡＣＴＩＶＥでのＣＭＰ後のシリコン窒化膜厚の測定値に基づき、かつ、一回ごとのロット処理後の状態のバラツキを考慮して埋め込み酸化膜のエッチング量を決定するので、ＳＴＩとＡＣＴＩＶＥとの段差がほぼ解消された、平坦なウェーハ上にゲート電極を形成することができる。

次に、図３〜５を参照して、図２の各ステップをより詳細に説明する。図３は、図２のフローでシリコン窒化膜の残膜厚の測定に至るまで（Ｓ１〜Ｓ３）の、具体的な製造工程図である。

図３（ａ）に示すように、シリコン基板１１に１０ｎｍの熱酸化膜１２を成膜し、その上に、１００ｎｍのシリコン窒化膜１３をＣＶＤ法などにより成膜する。シリコン窒化膜１３は、ストッパー膜として機能する。シリコン窒化膜１３上にレジスト１４を塗布し、フォトリソグラフィーにより、ＳＴＩに開口部を有するようにパターニングする。

次に、図３（ｂ）に示すように、レジストパターン１４をマスクとしてドライエッチングを行い、ＳＴＩのシリコン窒化膜１３、熱酸化膜１２を除去する。さらにドライエッチングにより、シリコン基板１１を選択的に除去して、シリコン基板１１に２００ｎｍ〜４００ｎｍの深さのトレンチ１６を形成する。ここまでが、図２のステップＳ１の工程である。

次に、図３（ｃ）に示すように、トレンチ１６の表面を５ｎｍ程度、熱酸化して熱酸化膜１７を形成する。この工程は必須ではないので、省略してもよい。

次に、図３（ｄ）に示すように、トレンチ１６を埋め込み酸化膜１５で埋め込み、ＣＭＰにより、ストッパー膜であるシリコン窒化膜１３が露出するまで、埋め込み酸化膜１５を除去する。埋め込み酸化膜１５は、たとえばＴＥＯＳである。ＣＭＰにより、シリコン窒化膜１３の表面も一部研磨され、当初の膜厚から減少した状態で、ストッパーとしてのシリコン窒化膜１３ｒが残る。シリコン窒化膜１３ｒの残膜厚ｔを測定する。この膜厚を測定値Ａとする。ここまでが、図２のステップＳ２およびＳ３である。

次に、図４を参照して、埋め込み酸化膜１５のエッチング量Ｂを決定する方法（図２のステップＳ４に対応）について説明する。

図４（ａ）は、埋め込み酸化膜１５のエッチング量Ｂと、シリコン窒化膜の膜厚との関係を示すグラフである。この例では、埋め込み酸化膜１５のエッチング量Ｂは、シリコン窒化膜の膜厚の一次関数として表される。この一次関係式を、あらかじめ実測から求め、サーバ等に格納しておくことによって、実際のプロセスでＣＭＰ後のシリコン窒化膜１３ｒの膜厚測定値Ａが入力されると、対応する埋め込み酸化膜１５のエッチング量Ｂを出力することができる。

埋め込み酸化膜１５をエッチングする際の処理レシピは、埋め込み酸化膜１５をウェットエッチングするフッ酸処理液の濃度によって影響を受ける。

図４（ｂ）は、フッ酸のライフタイム（実線）およびライフカウント（点線）と、埋め込み酸化膜のエッチングレートとの関係を示すグラフである。フッ酸のライフタイムとは、フッ酸の液循環持続時間のことであり、たとえば、１日に１回交換されるフッ酸処理液のライフタイムは２４時間である。フッ酸処理液のライフタイムが長いものほど、濃度が若干高くなる。したがって、ライフタイムの長いフッ酸処理液でエッチしたときの方が、埋め込み酸化膜１５のエッチングレートが高くなる。この意味で、図４（ｂ）の実線は、フッ酸処理液の濃度勾配を示すとも言える。そこで、図４（ｂ）の実線の一次式を用いて、交換後どのくらいの時間を経て処理されるかに応じて、フッ酸処理のレシピ、たとえば処理時間を補正する。

また、ライフカウントとは、たとえば２０ロット処理するごとにフッ酸処理液を１回交換するとして、現在のロットの回数をさす。ロットの回数（ライフカウント）が増えるにしたがって、不純物がフッ酸処理液中に溶け出し、規定濃度からわずかに減少する。これに応じて、エッチングレートもわずかに減少する。このように、ロット間のばらつきに応じてフッ酸処理のレシピ、例えば処理時間を補正する。

この方法では、実際のトランジスタ領域で得られるＣＭＰ後のシリコン窒化膜１３ｒの残膜厚の測定値に基づいて、埋め込み酸化膜１５のエッチング量Ｂを決定する点で、埋め込み酸化膜１５のエッチング量Ｂをより正確に決定できる。また、ロット間のバラツキやフッ酸処理液の経時変化も考慮してフッ酸処理のレシピを補正することができるので、ゲート電極を形成する時点でのウェーハで、段差のない表面を実現することが可能になる。

なお、図４（ｂ）の例では、フッ酸処理液のライフタイム／ライフカウントとエッチングレートレートとの関係を規定しているが、ライフタイム／ライフカウントと、エッチング量との関係をあらかじめ求めておいてもよい。

図５は、図４のパラメータに基づいて決定したエッチング量Ｂから、フッ酸処理槽のレシピを決定する例（図２のステップＳ５に対応）である。レシピの一例として、フッ酸処理時間を用いる。埋め込み酸化膜のエッチング量Ｂと、フッ酸処理時間との一次関係式を実験等によりあらかじめ測定しておき、この一次式をサーバ等に格納することで、ステップＳ４で決定されたエッチング量Ｂの入力に応じて、フッ酸処理槽での処理時間が適切に設定される。なお、埋め込み酸化膜１５のエッチング量Ｂとレシピの関係式は、たとえばエッチング量５ｎｍごとに登録してもよいし、それよりも細かい単位で登録してもよい。

レシピは、フッ酸処理時間に限定されず、たとえば温度でもよい。また、図４の例で、フッ酸処理液は、一回交換されると次の交換まで濃度調整を行わず、関係式で補正することとしているが、濃度をレシピに含めて、濃度設定することにしてもよい。また、後述するように、フッ酸処理槽のレシピだけではなく、シリコン窒化膜の膜厚測定値Ａに基づいて、シリコン窒化膜の除去に用いるリン酸処理槽のレシピを登録することもできる。

図２のステップＳ６の後、フッ酸処理槽の濃度を測定し、ロット回数をカウントして（図２のステップＳ７に対応）、これをサーバにフィードバック入力する。フィードバックされた値を反映して、次のロットでの埋め込み酸化膜のフッ酸処理レシピが決定される。

図６は、レシピ設定後のトランジスタ形成工程を示す概略断面図である。これらの工程は、図２のステップＳ６に対応する。

まず、図６（ａ）に示すように、適切にレシピ設定されたフッ酸処理槽を用いて、埋め込み酸化膜１５を所定のエッチング量Ｂだけ処理する。さらに、リン酸によりシリコン窒化膜１３ｒを除去する。この結果、埋め込み酸化膜１５がウェーハ表面からやや突出した状態で残る。この突出量は、ゲート電極の形成までのその後のウェット処理で埋め込み酸化膜１５がエッチされる量に対応する。したがって、前工程で決定されたエッチング量Ｂは、この突出量を差し引いた量に該当する。

次に、図６（ｂ）に示すように、いったん熱酸化膜１２をフッ酸で除去する。この処理は、埋め込み同じフッ酸槽を使用してもよい。

次に、図６（ｃ）に示すように、ウェル注入用の犠牲酸化膜１８を形成し、図６（ｄ）に示すように、ＰＭＯＳ領域、ＮＭＯＳ領域を形成するために、所定の領域を覆うレジスト（不図示）の形成、イオン注入、レジスト剥離を繰り返して、ｐ型ウェル１９ｐとｎ型ウェル１９ｎを形成する。

次に、図６（ｅ）に示すように、犠牲酸化膜１８をフッ酸処理により除去する。この段階で、埋め込み酸化膜１５で形成されるＳＴＩの表面は、ＡＣＴＩＶＥの基板表面とほぼ一致する。

最後に、図６（ｆ）に示すように、全面にゲート絶縁膜２１を形成し、ゲート電極材料であるポリシリコン膜２３を形成する。その後、図示はしないが、ゲート電極パターンに相当するレジストマスクを形成し、ドライエッチングでポリシリコン膜をゲート電極の形状に加工する。ゲート電極をマスクとしてｎ型およびｐ型のエクステンション不純物拡散領域をそれぞれ形成する。ゲート電極の側壁にサイドウォールスペーサを形成し、これをマスクとしてイオン注入して熱拡散し、ｎ型およびｐ型のソース・ドレイン不純物拡散領域を形成する。フッ酸処理液で、ウェーハ表面をウェット洗浄し、ソース・ドレイン領域の表面およびゲート電極の表面に、金属シリサイドを形成して、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを完成する。

このロットでの上記トランジスタ形成工程が終わると、フッ酸処理槽の濃度を測定し、ロット回数をカウントして（図２のステップＳ７に対応）、これをサーバにフィードバック入力して、次のロットの処理へ以降する（ステップＳ８に対応）。フィードバックされた値を反映して、次のロットでの埋め込み酸化膜のフッ酸処理レシピを決定してもよい。

このように、本実施形態の方法により、ロット間でシリコン基板とＳＴＩとの段差を解消するように制御することで、電気特性のバラツキが低減される。

図７は、本発明の実施形態に係る半導体装置製造システム５０の概略構成図である。半導体装置製造システム５０は、窒化膜厚測定器６０と、洗浄処理装置８０と、これらの間に挿入されるサーバ７０を含む。窒化膜厚測定器６０とサーバ７０、サーバ７０と洗浄処理装置８０との間の接続は有線でも無線でもよい。

窒化膜厚測定器６０は、中央処理装置（ＣＰＵ）６１と、膜厚値記憶部６２と、膜厚測定部６３と、膜厚値送信部６４を含む。膜厚測定部値６３は公知の光学的手法で、ＣＭＰ後のシリコン窒化膜１３ｒの残膜厚を非破壊測定する。実際のデバイス作製プロセス中にＳＴＩ近傍のシリコン窒化膜の膜厚を測定するので、ウェーハ上に別途、測定用のＳＴＩを作り込む必要はない。残膜厚の測定値Ａは、ＣＰＵ６１によって、膜厚値記憶部６２に記憶されるとともに、膜厚値送信部６４から、サーバ７０に供給される。

サーバ７０は、中央処理装置（ＣＰＵ）７１と、膜厚値記憶部７２と、膜厚値受信部７３と、レシピ名称記憶部７４と、パラメータ記憶部７５、７６、７７と、レシピ送信部７８を含む。膜厚値受信部７３は、窒化膜厚測定器６０から送られてくるシリコン窒化膜１３ｒの残膜厚の測定値Ａを受信して、ＣＰＵ７１に供給する。ＣＰＵ７１は、これを膜厚値記憶部７２に格納するとともに、パラメータ記憶部７５および７６を参照して、埋め込み酸化膜１５のエッチング量Ｂを決定する。パラメータ記憶部７５は、たとえば図４（ａ）に示すシリコン窒化膜厚（測定値Ａ）と埋め込み酸化膜１５のエッチング量（Ｂ）との一次関係式を記憶する。パラメータ記憶部７６は、たとえば図４（ｂ）に示すフッ酸ライフカウントおよびライフタイムと埋め込み酸化膜１５のエッチングレートとの一次関係式を記憶する。

ＣＰＵ７１はさらに、求めた埋め込み酸化膜１５のエッチング量Ｂに基づき、パラメータ記憶部７７を参照して、清浄処理装置８０のレシピを決定する。パラメータ記憶部７７は、たとえば図５に示すエッチング量Ｂとフッ酸処理時間との一次関係式を記憶し、ＣＰＵ７１は、レシピとして洗浄処理装置８０のフッ酸処理時間を決定する。レシピ名称記憶部７４は、フッ酸処理時間の他に、たとえばリン酸処理時間、処理液温度、濃度などを記憶する。その場合は、パラメータ記憶部はさらに、シリコン窒化膜の残膜厚とシリコン窒化膜のエッチング量との関係式や、シリコン窒化膜のエッチング量とリン酸処理時間との関係式、あるいはエッチング量と処理液温度の関係式などを記憶する。レシピ送信部７８は、ＣＰＵ７１によって決定されたレシピを、洗浄処理装置８０に送信する。

洗浄処理装置８０は、濃度計８１、フッ酸槽８２、リン酸槽８４、水洗槽８３、８５、乾燥槽８６、および装置内ＰＣ９０を含む。装置内ＰＣ９０は、中央処理装置（ＣＰＵ）９１、フッ酸ライフカウント管理部９２、レシピ名受信部９３、フッ酸濃度管理部９４、フッ酸ライフタイム管理部９５、およびレシピ内容記憶部９６を含む。レシピ受信部９３は、サーバ７０から送られてくるレシピを受信し、その内容を、ＣＰＵ９１を介してレシピ内容記憶部９６に記憶する。ＣＰＵ９１は、受け取ったレシピにしたがって、たとえば、フッ酸槽８２でのフッ酸処理時間を設定する。

フッ酸ライフカウント管理部９２は一回のフッ酸処理液交換サイクルの中でのロット処理回数（何回目のロットか）をカウントし、ＣＰＵ９１を介して、サーバ７０にフィードバックする。フッ酸ライフタイム管理部９６は、フッ酸槽８２内のフッ酸処理液の液循環持続時間を管理し、ＣＰＵ９１を介して、サーバ７０にフィードバックする。これらのフィードバック値は、サーバ７０で埋め込み酸化膜１５の処理レシピを補正する際に用いられる。フッ酸濃度管理部９４は、フッ酸槽８２の濃度を管理する。

レシピにシリコン窒化膜１３の処理時間が含まれる場合は、リン酸処理液の交換からの経過時間やライフカウントを管理し、サーバ７０にフィードバックしてもよい。また、フッ酸処理液や、リン酸処理液の濃度自体を、サーバ７０にフィードバックして、レシピ設定値に反映させてもよい。

また、図７の例では、便宜上、サーバ７０を独立した機器として描いているが、窒化膜測定器６０または洗浄処理装置８０の一部として構成してもよい。いずれの場合も、埋め込み酸化膜のエッチング量Ｂおよびレシピを決定する制御部として機能する。

このような半導体装置製造システム５０により、実際のプロセスで測定されたストッパー（シリコン窒化膜）１３の残膜厚をフィードフォワードして、埋め込み酸化膜の処理レシピを設定するので、埋め込み酸化膜１５の研磨後のＳＴＩ表面と、ＡＣＴＩＶＥ表面とがほぼ一致し、平坦なウェーハ面にゲート電極を形成することができる。もっとも、本発明は、ＳＴＩとＡＣＴＩＶＥの段差をなくすことだけを目的として適用されるものではなく、ＳＴＩとＡＣＴＩＶＥの段差を所望の値に制御する目的でも適用され得る。

上述した手法は、ＳＴＩのトレンチ幅がさらに狭くなり、トレンチ内への酸化膜の埋め込みを２回行う２回埋め込み方式にも適用できる。このような２回埋め込み方式を、図８に示す。図８は、図２のステップＳ２のトレンチ埋め込み・ＣＭＰ工程に対応する。

図８（ｃ）では、図３（ａ）〜（ｃ）と同様に、シリコン基板１１に１０ｎｍの熱酸化膜１２を成膜し、その上にストッパー膜として、１００ｎｍのシリコン窒化膜１３をＣＶＤで成膜する。シリコン窒化膜１３上にレジスト（不図示）を塗布し所定のパターンに加工して、ドライエッチングによりＳＴＩのシリコン窒化膜１３および熱酸化膜１２を除去する。さらにシリコン基板１１をドライエッチングにより選択的に除去して、シリコン基板１１に２００〜４００ｎｍの深さのトレンチを形成する。ＳＴＩトレンチ表面を５ｎｍ程度熱酸化してもよい。

次に、図８（ｄ'）に示すように、トレンチの深さ半分程度まで埋まるように、酸化膜１５'を形成する。その際、トレンチ上部が酸化膜１５'で塞がってしまう。このまま次工程に進めると、埋め込み不良部がゴミの発生源となってしまう。そのため、図８（ｄ''）に示すように、ウェットエッチングにより、トレンチ上部の埋め込み酸化膜１５'をエッチングし、間口を広める。この状態で、図８（ｄ）に示すように、２度目の酸化膜埋め込みを行い、ＣＭＰにより、ストッパー膜であるシリコン窒化膜１３が露出するまで、埋め込み酸化膜１５を除去する。以降の工程は、図２と同様である。

上述した手法により、ＳＴＩとＡＣＴＩＶＥの段差を抑制し、ゲート電極加工の際に、電極幅のバラツキを低減することができる。この結果、Ｖｔｈ等の電気特性への影響を抑制し、歩留まり向上、安定化の効果が得られる。

最後に、以上の説明に対し、以下の付記を開示する。
（付記１） 半導体基板上に絶縁膜を形成する工程と、
前記半導体基板の所定の箇所に素子分離用のトレンチを形成する工程と、
前記トレンチを埋め込み酸化膜で埋め込む工程と、
前記半導体基板上に堆積された埋め込み酸化膜を、前記絶縁膜が露出するまで研磨する工程と、
前記研磨後の前記絶縁膜の残膜厚を測定する工程と、
前記残膜厚の測定値に基づいて、前記研磨後の前記埋め込み酸化膜のエッチング量を決定する工程と、
前記決定されたエッチング量に基づいて、前記研磨後の前記埋め込み酸化膜をエッチング処理する工程
を含むことを特徴とする半導体装置の製造方法。
（付記２） 前記埋め込み酸化膜の前記エッチング量に基づいて、前記研磨後の前記埋め込み酸化膜を前記エッチング処理する処理レシピを設定する工程、
をさらに含み、前記埋め込み酸化膜の前記エッチング処理の工程は、前記設定された前記処理レシピに基づいて行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記埋め込み酸化膜の前記処理レシピ量を、前記埋め込み酸化膜の前記エッチング処理に用いられる処理液の循環持続時間（ライフタイム）および／またはロット処理回数（ライフカウント）に基づいて補正する工程
をさらに含むことを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４） 前記絶縁膜の残膜厚と、前記研磨後の前記埋め込み酸化膜の前記エッチング量との関係をあらかじめ求める工程、
をさらに含むことを特徴とする、付記１乃至３いずれか一項に記載の半導体装置の製造方法。
（付記５） 前記研磨後の前記埋め込み酸化膜の前記エッチング処理量と、当該埋め込み酸化膜を前記エッチング処理する前記処理レシピとの関係をあらかじめ求める工程、
をさらに含むことを特徴とする、付記１乃至４いずれか一項に記載の半導体装置の製造方法。
（付記６） 前記処理液の前記ライフタイムおよび／または前記ライフカウントと、前記埋め込み酸化膜のエッチングレートとの関係をあらかじめ求める工程
をさらに含むことを特徴とする付記３に記載の半導体装置の製造方法。
（付記７） 前記絶縁膜を除去する工程と、
前記半導体基板上の前記埋め込み酸化膜を、前記決定された前記エッチング量だけ除去する工程と、
前記素子分離用のトレンチで区画される前記半導体基板上にトランジスタを形成する工程と
をさらに含むことを特徴とする付記１乃至６いずれか一項に記載の半導体装置の製造方法。
（付記８） 前記エッチング量は、前記トランジスタのゲート電極が形成される段階で、前記トレンチ内の埋め込み酸化膜の表面位置と前記半導体基板表面との間に段差が生じないように決定されることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記絶縁膜はシリコン窒化膜であり、前記埋め込み酸化膜はシリコン酸化膜であることを特徴とする付記１乃至８のいずれか一項に記載の半導体装置の製造方法。
（付記１０） 前記処理液はフッ酸溶液であることを特徴とする付記３乃至９いずれか一項に記載の半導体装置の製造方法。
（付記１１） 素子分離用のトレンチ内に埋め込まれた埋め込み酸化膜を研磨する際のストッパーとして半導体基板上に形成されているストッパー膜の残膜厚を、前記埋め込み酸化膜の研磨後に測定する膜厚測定部と、
前記ストッパー膜の残膜厚の測定値に基づいて、前記研磨後の埋め込み酸化膜の処理量を決定する処理量決定部と、
前記決定された処理量に基づいて、前記埋め込み酸化膜を処理するレシピを設定するレシピ設定部と、
前記設定されたレシピに基づいて、前記埋め込み酸化膜を処理する洗浄処理装置と
を含むことを特徴とする半導体装置製造システム。
（付記１２） 前記残膜厚の測定値から前記処理量を求めるためのパラメータを記憶する第１のパラメータ記憶部
をさらに有することを特徴とする付記１１に記載の半導体装置の製造システム。
（付記１３） 前記処理量から前記レシピを求めるためのパラメータを記憶する第２のパラメータ記憶部
をさらに有することを特徴とする付記１１又は１２に記載の半導体装置製造システム。
（付記１４） 前記残膜厚の測定値に基づいて決定される前記埋め込み酸化膜の処理量を補正するためのパラメータを記憶する第３のパラメータ記憶部
をさらに有することを特徴とする付記１１又は１２に記載の半導体装置製造システム。
（付記１５） 前記第１のパラメータ記憶部は、前記ストッパー膜の残膜厚と前記埋め込み酸化膜の処理量との一次関係式を記憶することを特徴とする付記１２に記載の半導体装置製造システム。
（付記１６） 前記第２のパラメータ記憶部は、前記処理量と前記レシピとの一次関係式を記憶することを特徴とする付記１３に記載の半導体装置製造システム。
（付記１７） 前記第３のパラメータ記憶部は、前記埋め込み酸化膜を処理するための処理液のライフタイム（液循環持続時間）および／またはライフカウント（ロット処理回数）と、前記処理量との関係式を記憶することを特徴とする付記１４に記載の半導体装置製造システム。
（付記１８） 前記レシピ設定部は、前記洗浄処理装置による前記埋め込み酸化膜の処理時間を設定することを特徴とする付記１１に記載の半導体装置製造システム。
（付記１９） 前記処理量決定部は、前記ストッパー膜の残膜厚の測定値に基づいて、前記研磨後のストッパー膜の処理量を決定し、
前記レシピ設定部は、前記ストッパーの処理量に基づいて、前記洗浄処理装置による絶縁膜の処理時間を設定する
ことを特徴とする付記１１に記載の半導体装置製造システム。
（付記２０） 前記ストッパー膜はシリコン窒化膜であり、
前記測定部は、前記シリコン窒化膜の残膜厚を非破壊で測定する
ことを特徴とする付記１に記載の半導体装置製造システム。

ＳＴＩの面積の相違による埋め込み酸化膜に生じるへこみの差を説明するための図である。 本発明の一実施形態に係る半導体装置の製造プロセスを示すフローチャートである。 図２のプロセスのうち、ＳＴＩ形成工程を示す図である。 図２にプロセスのうち、埋め込み酸化膜のエッチング量の決定工程で用いるパラメータの例を示す図である。 図２のプロセスのうち、フッ酸処理装置のレシピ設定工程で用いるパラメータの例を示す図である。 図２のプロセスのうち、ＡＣＴＩＶＥ（素子形成）領域でのトランジスタ形成工程を示す図である。 本発明の一実施形態に係る半導体製造システムの概略構成図である。 図２のプロセスの中のＳＴＩ形成工程の変形例を示す図である。

符号の説明

１１ シリコン基板（半導体基板）
１２ 熱酸化膜
１３ シリコン窒化膜（ストッパー膜）
１５、１５' 埋め込み酸化膜
１６ トレンチ
２１ ゲート酸化膜（ゲート絶縁膜）
２３ ゲート電極
５０ 半導体製造システム
６０ 窒化膜厚測定器
６３ 膜厚測定部
７０ サーバ
７１ 中央処理装置（処理量決定部、レシピ設定部）
７５、７６、７７ パラメータ記憶部
８０ 洗浄処理装置
８１ 濃度計
８２ フッ酸槽
８４ リン酸槽
９０ 装置内ＰＣ
９１ 中央処理装置
９２ フッ酸ライフカウント管理部
９４ フッ酸濃度管理部
９５ フッ酸ライフタイム管理部
９６ レシピ内容記憶部

Claims (10)

1. 半導体基板上に絶縁膜を形成する工程と、
   前記半導体基板の所定の箇所に素子分離用のトレンチを形成する工程と、
   前記トレンチを埋め込み酸化膜で埋め込む工程と、
   前記半導体基板上に堆積された前記埋め込み酸化膜を、前記絶縁膜が露出するまで研磨する工程と、
   前記研磨後の前記絶縁膜の残膜厚を測定する工程と、
   前記残膜厚の測定値に基づいて、前記研磨後の前記埋め込み酸化膜のエッチング量を決定する工程と、
   前記エッチング量に基づいて、前記研磨後の前記埋め込み酸化膜をエッチング処理する工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 前記埋め込み酸化膜の前記エッチング量に基づいて、前記研磨後の前記埋め込み酸化膜を前記エッチング処理する処理レシピを設定する工程、
   をさらに含み、前記埋め込み酸化膜の前記エッチング処理工程は、前記設定された前記処理レシピに基づいて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記埋め込み酸化膜の前記処理レシピを、前記埋め込み酸化膜の前記エッチング処理に用いられる処理液の循環持続時間（ライフタイム）および／またはロット処理回数（ライフカウント）に基づいて補正する工程
   をさらに含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記絶縁膜の残膜厚と、前記研磨後の埋め込み酸化膜の前記エッチング量との関係をあらかじめ求める工程、
   をさらに含むことを特徴とする請求項１乃至３いずれか一項に記載の半導体装置の製造方法。
5. 前記研磨後の埋め込み酸化膜の前記エッチング処理量と、前記埋め込み酸化膜を前記エッチング処理する前記処理レシピとの関係をあらかじめ求める工程、
   をさらに含むことを特徴とする請求項付記１乃至４いずれか一項に記載の半導体装置の製造方法。
6. 前記処理液の前記ライフタイムおよび／または前記ライフカウントと、前記埋め込み酸化膜のエッチングレートとの関係をあらかじめ求める工程
   をさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
7. 前記絶縁膜を除去する工程と、
   前記半導体基板上の前記埋め込み酸化膜を、前記決定されたエッチング量だけ除去する工程と、
   前記半導体基板上の、前記素子分離用のトレンチで区画される領域にトランジスタを形成する工程と
   をさらに含むことを特徴とする請求項１乃至６いずれか一項に記載の半導体装置の製造方法。
8. 前記エッチング量は、前記トランジスタのゲート電極が形成される段階で、前記トレンチ内の前記埋め込み酸化膜の表面位置と前記半導体基板表面との間に段差が生じないように決定されることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記絶縁膜はシリコン窒化膜であり、前記埋め込み酸化膜はシリコン酸化膜であることを特徴とする請求項１乃至８いずれか一項に記載の半導体装置の製造方法。
10. 素子分離用のトレンチ内に埋め込まれた埋め込み酸化膜を研磨する際のストッパーとして半導体基板上に形成されているストッパー膜の残膜厚を、前記埋め込み酸化膜の研磨後に測定する膜厚測定部と、
    前記ストッパー膜の残膜厚の測定値に基づいて、前記研磨後の埋め込み酸化膜の処理量を決定する処理量決定部と、
    前記決定された処理量に基づいて、前記埋め込み酸化膜を処理するレシピを設定するレシピ設定部と、
    前記設定されたレシピに基づいて、前記埋め込み酸化膜を処理する洗浄処理装置と
    を含むことを特徴とする半導体装置製造システム。

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