JP2000049076A

JP2000049076A - 半導体集積回路装置の製造方法

Info

Publication number: JP2000049076A
Application number: JP10215373A
Authority: JP
Inventors: Koichi Sakaguchi; 弘一坂口; Norio Hasegawa; 昇雄長谷川; Katsuya Hayano; 勝也早野
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-07-30
Filing date: 1998-07-30
Publication date: 2000-02-18

Abstract

(57)【要約】【課題】リソグラフィ工程における露光条件の補正方
法を最適化することにより、半導体ウエハ面内の加工精
度を向上する。【解決手段】半導体ウエハの面内または面外に設定し
た原点から等距離に位置する半導体チップ上に、同一の
補正を加えた露光条件でレジストパターンを形成し、補
正された上記レジストパターンをマスクにして半導体ウ
エハ上に形成された膜を加工することによって、加工さ
れた膜の仕上がり寸法の均一性を向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、半導体ウエハ上のレジスト
膜にマスク原画を転写するリソグラフィ技術を用いて形
成される半導体集積回路装置に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】半導体素子の製造工程における重要な技
術課題の一つに加工精度の向上が挙げられる。しかし、
半導体ウエハ面内における被加工膜の仕上がり寸法の不
均一性が、半導体ウエハの大口径化に伴って顕在化して
おり、これが製品歩留まりの低下を引き起こしている。
上記仕上がり寸法の不均一性は、例えばリソグラフィ工
程におけるレジスト現像速度のばらつき、またはエッチ
ング工程におけるエッチング加工のばらつきなどに起因
すると考えられる。

【０００３】そこで、半導体ウエハ面内における被加工
膜の仕上がり寸法に固定的なばらつきの分布が見られる
場合、リソグラフィ工程において、露光条件を半導体ウ
エハ面内で変化させて、被加工膜の仕上がり寸法のばら
つきの変動分を補ったレジストパターンを半導体ウエハ
上に形成し、次いでエッチング工程において、上記レジ
ストパターンをマスクにして被加工膜をエッチングする
ことにより、半導体ウエハ面内における被加工膜の仕上
がり寸法の均一性を向上させる方法が検討されている。

【０００４】レジストパターンの寸法を変化させる方法
には、露光装置の各ショット毎に露光条件を逐次入力す
る第１の方法、半導体ウエハ上のマトリックスに対して
列または行毎に露光条件の開始値（または中心値）およ
び増減値を設定して、露光条件を列または行毎に順次変
化させていく第２の方法がある。なお、前記第２の方法
は、例えばＮｉｋｏｎ社製、エキシマレーザステッパＥ
Ｘ１０Ｂに適用されている。

【０００５】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記第１の方法において、露光条件の設定値の入
力に多大な時間を要し、半導体チップ数の多い半導体ウ
エハへの適用は難しいことを見いだした。また、被加工
膜の仕上がり寸法の分布は同心円状になることが多く、
前記第２の方法では、列または行の一定方向にしか露光
条件の増減値を入力できないので、最適な補正寸法を有
するレジストパターンを形成することができず、加工精
度を向上することが難しいことが考えられた。

【０００６】本発明の目的は、リソグラフィ工程におけ
る露光条件の補正方法を最適化することにより、半導体
ウエハ面内の加工精度を向上することのできる技術を提
供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体ウエハの面内または面外に設定した
原点から等距離に位置する半導体チップ上に、同一の補
正を加えた露光条件でレジストパターンを形成するもの
である。

【００１０】また、本発明の半導体集積回路装置の製造
方法は、半導体チップの面内または面外に設定した原点
から等距離に位置する半導体チップの分割領域上に、同
一の補正を加えた露光条件でレジストパターンを形成す
るものである。

【００１１】また、本発明の半導体集積回路装置の製造
方法は、半導体ウエハ面内におけるパターンの仕上がり
寸法の分布を測定する工程と、パターンの仕上がり寸法
が同心円状に分布していると仮定し、パターンの仕上が
り寸法の同心円の原点を決める工程と、同心円の原点か
ら任意の点までの距離を、同心円の原点におけるパター
ンの仕上がり寸法と任意の点におけるパターンの仕上が
り寸法との差を関数とする第１式で表わす工程と、上記
第１式を用いて、同心円の原点から等距離に位置する半
導体チップを特定する工程と、補正を加える露光条件の
パラメータを決める工程と、露光条件のパラメータを、
同心円の原点におけるパターンの仕上がり寸法と任意の
点におけるパターンの仕上がり寸法との差を関数とする
第２式で表わす工程と、上記第２式を用いて、同心円の
原点から等距離に位置する半導体チップにおける露光条
件のパラメータの補正された値を求める工程と、同心円
の原点から等距離に位置する半導体チップ上に、同一の
補正を加えた露光条件で、補正されたレジストパターン
を形成する工程と、補正されたレジストパターンをマス
クにして、半導体ウエハ上に形成された膜を加工する工
程とを有するものである。

【００１２】上記した手段によれば、同心円状に露光条
件を補正することが可能となることから、最適な補正寸
法を有するレジストパターンを半導体ウエハ上に形成す
ることができるので、このレジストパターンを用いるこ
とによって加工されたパターンの半導体ウエハ面内にお
ける仕上がり寸法の均一性が向上する。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１４】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。

【００１５】本発明の一実施の形態であるレジストパタ
ーンの寸法補正方法を図１〜図８を用いて説明する。図
１は、レジストパターンの寸法補正方法を説明するため
の工程１００〜工程１０４であり、図２は、半導体ウエ
ハ上に形成されたパターンの仕上がり寸法の分布の一例
を示すグラフ図であり、図３は、パターンの仕上がり寸
法の極値（最大値または最小値）を原点とした半径ｒの
円に位置する半導体チップを説明するための図であり、
図４は、パターンの仕上がり寸法の極値（最大値または
最小値）を原点とした段階的な同心円の半径ｒを説明す
るための図であり、図５は、レジストパターンの寸法に
段階的な補正が加えられた半導体チップの分布の一例を
示す図であり、図６は、リソグラフィ工程におけるレジ
ストパターンの寸法と露光量との関係を示すグラフ図で
あり、図７および図８は、パターンの仕上がり寸法の同
心円の分布における原点の位置を説明するための図であ
る。

【００１６】まず、露光条件を一定として形成されたレ
ジストパターンをマスクにして、ドライエッチングで加
工されたパターンの仕上がり寸法の半導体ウエハ面内に
おける分布を測定する（図１の工程１００）。図２に、
上記レジストパターンをマスクにして形成された穴パタ
ーンの仕上がり寸法の半導体ウエハ面内における分布の
一例を示す。この穴パターンの仕上がり寸法は、半導体
ウエハのノッチ側の一端から他の一端へ列方向に配置さ
れた半導体チップで測定された値である。図２に示すよ
うに、半導体ウエハの中心部と周辺部とでは穴パターン
の仕上がり寸法に差が見られ、中心部から遠くに位置す
る穴パターンほど、仕上がり寸法が小さくなる傾向があ
る。

【００１７】次に、露光条件のパラメータを補正する半
導体チップを決める（図１の工程１０１）。まず、パタ
ーンの仕上がり寸法が同心円状に分布すると仮定し、こ
の同心円の原点を決める（図１の工程１０１ａ）。原点
の位置は、パターンの仕上がり寸法が極値（最大値また
は最小値）を示す半導体チップの中心を選ぶ。

【００１８】次いで、この原点におけるパターンの仕上
がり寸法と任意の点におけるパターンの仕上がり寸法と
の差ΔＬを用いて、任意の点の原点からの距離、すなわ
ち円の半径ｒを求める（図１の工程１０１ｂ）。

【００１９】本実施の形態の場合、図３に示すように、
半導体ウエハＳＷの中心を原点として原点からの半径ｒ
を求める。まず、前記図２に示したように、半導体チッ
プの位置とパターンの仕上がり寸法との相関関係を回帰
曲線によって２次近似し、式（１）を求める。

【００２０】式（１）Ｌ＝αｒ²＋Ｌ₀ ここで、Ｌはパターンの仕上がり寸法、αは２次の回帰
曲線近似式の２次の項の係数、Ｌ₀は原点におけるパタ
ーンの仕上がり寸法である。寸法差ΔＬは、原点から半
径ｒの円に位置するパターンと原点におけるパターンと
の仕上がり寸法の差であるから、が得られ、さらに、式（２）から式（３）が求まる。

【００２１】式（３）ｒ＝（ΔＬ／α）^１／２例えば、α＝1.４×１０^-9（／ｍｍ）が得られた場合、
寸法差ΔＬが２０ｎｍの場合の半径ｒは、式（３）からｒ＝（2.０×１０^-5／1.４×１０^-9）^1/2 ≒１２０（ｍｍ）となる。

【００２２】ここで、円の半径ｒを決定すると、半導体
チップが矩形であることから、一つの半導体チップには
円の内側の領域と円の外側の領域が存在する。円の内側
と半導体チップとの交わりが半導体チップの面積の５０
％を下回る場合、この半導体チップは、外にある半導体
チップと定義され、露光条件のパラメータが補正される
半導体チップとなる。一方、円の内側と半導体チップと
の交わりが半導体チップの面積の５０％を上回る場合、
この半導体チップは、内にある半導体チップと定義さ
れ、露光条件のパラメータが補正されない半導体チップ
となる（図１の工程１０１ｃ）。なお、本実施の形態で
は、外にある半導体チップおよび内にある半導体チップ
の判定基準を半導体チップの面積占有率５０％とした
が、この値に限定されるものではない。

【００２３】寸法差ΔＬを段階的に設けた場合は、図４
に示すように、寸法差ΔＬに対応して同心円の半径ｒが
それぞれ求まり、図５に示すように、フォトレジスト工
程において、露光条件のパラメータが補正される半導体
チップが段階的に特定される。

【００２４】次に、レジストパターンの寸法を均一化す
るために補正される露光条件のパラメータを決める（図
１の工程１０２）。本実施の形態では、リソグラフィ技
術の露光量をパタメータとする。

【００２５】次いで、レジストパターンの寸法と露光量
との関係を測定する（図１の工程１０３）。図６に、ポ
ジ型レジストを用いた場合のレジストパターンの寸法と
露光量との関係を示す。図６に示すように、レジストパ
ターンの寸法は露光量が増すに従って増加し、露光量を
補正することによってレジストパターンの寸法を容易に
調整することができる。

【００２６】次いで、この測定結果から半径ｒに位置す
る半導体チップの露光量を求める（図１の工程１０
４）。まず、前記図６に示したレジストパターンの寸法
と露光量との相関関係を対数の回帰線で近似し、式
（４）を得る。

【００２７】式（４）Ｌ_R＝ｐ・log₁₀Ｅ_x＋ｑここで、Ｌ_Rはレジストパターンの寸法、Ｅ_xは露光
量、ｐは対数項の係数、ｑは定数である。

【００２８】原点におけるレジストパターンの寸法をＬ
₀とし、この時の露光量をＥ₀とすると、式（４）か
ら、式（５）Ｌ₀＝ｐ・log₁₀Ｅ₀＋ｑが成立する。ここで、半径ｒに位置する半導体チップで
寸法差ΔＬがあった場合の露光量をＥ_xとすると、式
（４）から、式（６）Ｌ₀＋ΔＬ＝ｐ・log₁₀Ｅ_x＋ｑが成立する。式（６）と式（５）の左辺および右辺のそ
れぞれの差をとると、となり、従って、式（８）が得られる。

【００２９】

【数１】

【００３０】式（８）を用いて、半径ｒの円が位置する
外にある半導体チップに対して、露光量の補正を行う。
例えば、Ｅ₀＝５５（ｍＪ／ｃｍ²）、ΔＬ＝２０（ｎ
ｍ）、ｐ＝5.３０×１０²の場合は、式（８）からＥ_x＝５５・１０^(20/530) ≒６０（ｍＪ／ｃｍ²）が得られる。半導体ウエハの中心の半導体チップ上に塗
布されたレジストに照射される露光量が約５５ｍＪ／ｃ
ｍ²であるのに対して、半径１２０ｍｍの円が位置する
外にある半導体チップ上に塗布されたレジストに照射さ
れる露光量は約６０ｍＪ／ｃｍ²となる。

【００３１】この後、補正された露光条件でレジストパ
ターンを形成し、このレジストパターンをマスクにし
て、半導体ウエハ上に形成された膜を加工する。

【００３２】なお、本実施の形態では、露光条件の補正
パラメータに露光量を用いたが、例えばフォーカスオフ
セット、または各半導体チップのショットポジションの
オフセット値を用いてもよい。補正パラメータにフォー
カスオフセットを用いた場合は、ΔＬをパターン段差Δ
Ｄに置き換え、さらにＥ_x、Ｅ₀をフォーカスオフセッ
トＦ_x、Ｆ₀にそれぞれ置き換えることにより、半導体
ウエハ面内で段差が生じる場合に適用することが可能で
ある。また、補正パラメータにショットポジションのオ
フセット値を用いた場合は、ΔＬを合わせずれ量ΔＧに
置き換え、さらにＥ_x、Ｅ₀を各ショットポジションの
オフセット値Ｐ_x、Ｐ₀に置き換えることにより、半導
体ウエハ面内で合わせずれが生じる場合に適用すること
が可能である。

【００３３】また、本実施の形態では、パターンの仕上
がり寸法の同心円状の分布の原点を半導体ウエハの中心
としたが、半導体ウエハ面を含む平面であれば、原点は
半導体ウエハの中心に限定する必要はなく、無限に拡張
することが可能である。例えば図７に示すように、同心
円の原点を半導体ウエハの外においてもよく、半導体ウ
エハ面上に偏って寸法差が生ずるような場合に適用する
ことがでる。また、図８に示すように、同心円の原点を
無限遠または半導体ウエハより大きく離れた位置にとれ
ば、半導体ウエハ上の半導体チップの列に対して平行に
寸法差が生じる場合に適用することができる。

【００３４】また、本実施の形態では、前記式（３）
は、円近似を用いた２次関数によって表わされたが、楕
円近似によって近似し、さらに高次の関数、三角関数ま
たは対数関数で表わしてもよく、近似の精度が向上す
る。

【００３５】また、本実施の形態では、前記式（４）
は、対数関数の回帰曲線を用いて近似したが、三角関数
または指数関数を用いて近似してもよく、近似の精度が
向上する。

【００３６】また、本実施の形態では、半導体ウエハ上
の半導体チップ毎にレジストパターンに補正を加えた
が、分割された半導体チップ毎にレジストパターンに補
正を加えてもよい。

【００３７】次に、本実施の形態であるレジストパター
ンの寸法補正方法を適用したＤＲＡＭ（Dynamic Random
Access Memory）の製造方法の一例を図９〜図１７を用
いて工程順に説明する。

【００３８】まず、図９に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の半導体基板１を用意し、この半導体基
板１の主面に浅溝２を形成する。その後半導体基板１に
熱酸化を施し、酸化シリコン膜３を形成する。さらに酸
化シリコン膜を堆積してこれを化学的機械研磨（Chemic
al Mechanical Polishing ；ＣＭＰ) 法により研磨して
浅溝２内にのみ酸化シリコン膜を残し、分離領域４を形
成する。

【００３９】次に、メモリセルを形成する領域（Ａ領
域：メモリアレイ）の半導体基板１にｎ型不純物、例え
ばＰ（リン）をイオン打ち込みしてｎ型半導体領域５を
形成し、メモリアレイと周辺回路（Ｂ領域）の一部（ｎ
チャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純
物、例えばＢ（ホウ素）をイオン打ち込みしてｐ型ウエ
ル６を形成し、周辺回路の他の一部（ｐチャネル型ＭＩ
ＳＦＥＴを形成する領域）にｎ型不純物、例えばＰをイ
オン打ち込みしてｎ型ウエル７を形成する。また、この
イオン打ち込みに続いて、ＭＩＳＦＥＴ（Metal Insula
tor SemiconductorField Effect Transistor ）のしき
い値電圧を調整するための不純物、例えばＢＦ₂（フッ
化ホウ素）をｐ型ウエル６およびｎ型ウエル７にイオン
打ち込みする。ｎ型半導体領域５は、入出力回路などか
ら半導体基板１を通じてメモリアレイのｐ型ウエル６に
ノイズが侵入するのを防止するために形成される。

【００４０】次に、図１０に示すように、ｐ型ウエル６
およびｎ型ウエル７の各表面をＨＦ（フッ酸）系の溶液
を使って洗浄した後、半導体基板１を８５０℃程度でウ
ェット酸化してｐ型ウエル６およびｎ型ウエル７の各表
面に膜厚７ｎｍ程度の清浄なゲート酸化膜８を形成す
る。

【００４１】次に、ゲート酸化膜８の上部にゲート電極
９Ａ、９Ｂ、９Ｃを形成する。ゲート電極９Ａは、メモ
リセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以
外の領域ではワード線ＷＬとして機能する。このゲート
電極９Ａ（ワード線ＷＬ）の幅、すなわちゲート長は、
メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制
して、しきい値電圧を一定値以上に確保できる許容範囲
内の最小寸法で構成される。また、隣接する２本のゲー
ト電極９Ａ（ワード線ＷＬ）の間隔は、フォトリソグラ
フィの解像限界で決まる最小寸法で構成される。ゲート
電極９Ｂおよびゲート電極９Ｃは、周辺回路のｎチャネ
ル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの各
一部を構成する。

【００４２】ゲート電極９Ａ（ワード線ＷＬ）およびゲ
ート電極９Ｂ、９Ｃは、例えばＰ（リン）などのｎ型不
純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン
膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上
部に膜厚５０ｎｍ程度のＷＮ（タングステンナイトライ
ド）膜と膜厚１００ｎｍ程度のＷ膜とをスパッタリング
法で堆積し、さらにその上部に膜厚１５０ｎｍ程度の窒
化シリコン膜１０をＣＶＤ法で堆積した後、フォトレジ
スト膜をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層には、ＷＮ膜の他、ＴｉＮ（チタンナイ
トライド）膜などを使用することもできる。

【００４３】ゲート電極９Ａ（ワード線ＷＬ）の一部を
低抵抗の金属（Ｗ）で構成した場合には、そのシート抵
抗を２〜2.５Ω／□程度にまで低減できるので、ワード
線遅延を低減することができる。また、ゲート電極９Ａ
（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくともワ
ード線遅延を低減できるので、メモリセルの上部に形成
される配線層の数を１層減らすことができる。

【００４４】次に、上記フォトレジスト膜を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極９Ａ（ワード線ＷＬ）およびゲート電極
９Ｂ、９Ｃの下部以外の領域のゲート酸化膜８が削られ
ると同時に、ゲート側壁下部のゲート酸化膜８も等方的
にエッチングされてアンダーカットが生じるため、その
ままではゲート酸化膜８の耐圧が低下する。そこで、半
導体基板１を９００℃程度で酸化することによって、削
れたゲート酸化膜８の膜質を改善する。

【００４５】次に、ｎ型ウエル７にｐ型不純物、例えば
Ｂ（ホウ素）をイオン打ち込みしてゲート電極９Ｃの両
側のｎ型ウエル７にｐ^-型半導体領域１１を形成する。
また、ｐ型ウエル６にｎ型不純物、例えばＰ（リン）を
イオン打ち込みしてゲート電極９Ｂの両側のｐ型ウエル
６にｎ^-型半導体領域１２を形成し、ゲート電極９Ａの
両側のｐ型ウエル６にｎ型半導体領域１３を形成する。
これにより、メモリアレイにメモリセル選択用ＭＩＳＦ
ＥＴが形成される。

【００４６】次に、図１１に示すように、半導体基板１
上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１４
を堆積した後、メモリアレイの窒化シリコン膜１４をフ
ォトレジスト膜で覆い、周辺回路の窒化シリコン膜１４
を異方性エッチングすることにより、ゲート電極９Ｂ、
９Ｃの側壁にサイドウォールスペーサ１５を形成する。
このエッチングは、ゲート酸化膜８や分離領域４に埋め
込まれた酸化シリコン膜の削れ量を最少とするために、
酸化シリコン膜に対する窒化シリコン膜１４のエッチン
グレートが大きくなるようなエッチングガスを使用して
行う。また、ゲート電極９Ｂ、９Ｃ上の窒化シリコン膜
１０の削れ量を最少とするために、オーバーエッチング
量を必要最小限にとどめるようにする。

【００４７】次に、上記フォトレジスト膜を除去した
後、周辺回路のｎ型ウエル７にｐ型不純物、例えばＢ
（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦ
ＥＴのｐ⁺型半導体領域１６（ソース、ドレイン）を形
成し、周辺回路のｐ型ウエル６にｎ型不純物、例えばＡ
ｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦ
ＥＴのｎ⁺型半導体領域１７（ソース、ドレイン）を形
成する。これにより、周辺回路にｐチャネル型ＭＩＳＦ
ＥＴおよびｎチャネル型ＭＩＳＦＥＴが形成される。

【００４８】次に、図１２に示すように、半導体基板１
上に膜厚３００ｎｍ程度のＳＯＧ（スピンオングラス）
膜１８をスピン塗布した後、半導体基板１を８００℃、
１分程度熱処理してＳＯＧ膜１８をシンタリング（焼き
締め）する。

【００４９】次に、ＳＯＧ膜１８の上部に膜厚６００ｎ
ｍ程度の酸化シリコン膜１９を堆積した後、この酸化シ
リコン膜１９をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜１９は、例えばオゾン（Ｏ₃）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。

【００５０】次に、酸化シリコン膜１９の上部に膜厚１
００ｎｍ程度の酸化シリコン膜２０を堆積する。この酸
化シリコン膜２０は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜１９の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜２０は、例えばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。酸化シリ
コン膜１９の上部には、酸化シリコン膜２０に代えてＰ
ＳＧ（Phospho Silicate Glass）膜を堆積してもよい。

【００５１】次に、本実施の形態である前記図１に示し
た工程１００〜工程１０４に従って、酸化シリコン膜２
０の上部にフォトレジスト膜２１を形成し、このフォト
レジスト膜２１をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴのｎ型半導体領域１３（ソー
ス、ドレイン）の上部の酸化シリコン膜２０、１９およ
びＳＯＧ膜１８を除去する。

【００５２】なお、上記エッチングは、窒化シリコン膜
１４に対する酸化シリコン膜２０、１９およびＳＯＧ膜
１８のエッチングレートが大きくなるような条件で行
い、ｎ型半導体領域１３や分離領域４の上部を覆ってい
る窒化シリコン膜１４が完全には除去されないようにす
る。

【００５３】続いて、上記フォトレジスト膜２１をマス
クにしたドライエッチングでメモリセル選択用ＭＩＳＦ
ＥＴのｎ型半導体領域１３（ソース、ドレイン）の上部
の窒化シリコン膜１４とゲート酸化膜８とを除去するこ
とにより、ｎ型半導体領域１３（ソース、ドレイン）の
一方の上部にコンタクトホール２２を形成し、他方の上
部にコンタクトホール２３を形成する。このエッチング
は、酸化シリコン膜（ゲート酸化膜８および分離領域４
内の酸化シリコン膜）に対する窒化シリコン膜１４のエ
ッチングレートが大きくなるような条件で行い、ｎ型半
導体領域１３や分離領域４が深く削れないようにする。
また、このエッチングは、窒化シリコン膜１４が異方的
にエッチングされるような条件で行い、ゲート電極９Ａ
（ワード線ＷＬ）の側壁に窒化シリコン膜１４が残るよ
うにする。これにより、フォトリソグラフィの解像限界
以下の微細な径を有するコンタクトホール２２、２３が
ゲート電極９Ａ（ワード線ＷＬ）に対して自己整合で形
成される。コンタクトホール２２、２３をゲート電極９
Ａ（ワード線ＷＬ）に対して自己整合で形成するには、
あらかじめ窒化シリコン膜１４を異方性エッチングして
ゲート電極９Ａ（ワード線ＷＬ）の側壁にサイドウォー
ルスペーサを形成しておいてもよい。

【００５４】次に、フォトレジスト膜２１を除去した
後、図１３に示すように、コンタクトホール２２、２３
の内部にプラグ２４を形成する。プラグ２４は、酸化シ
リコン膜２０の上部にｎ型不純物（例えばＰ（リン））
をドープした多結晶シリコン膜をＣＶＤ法で堆積した
後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタ
クトホール２２、２３の内部に残すことにより形成す
る。

【００５５】次に、図１４に示すように、酸化シリコン
膜２０の上部に膜厚２００ｎｍ程度の酸化シリコン膜２
５を堆積した後、半導体基板１を８００℃程度で熱処理
する。酸化シリコン膜２５は、例えばオゾン（Ｏ₃）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。また、この熱処理に
よって、プラグ２４を構成する多結晶シリコン膜中のｎ
型不純物がコンタクトホール２２、２３の底部からメモ
リセル選択用ＭＩＳＦＥＴのｎ型半導体領域１３（ソー
ス、ドレイン）に拡散し、ｎ型半導体領域１３が低抵抗
化される。

【００５６】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記コンタクトホール２２の上部の酸
化シリコン膜２５を除去してプラグ２４の表面を露出さ
せる。次に、上記フォトレジスト膜を除去した後、フォ
トレジスト膜をマスクにしたドライエッチングで周辺回
路の酸化シリコン膜２５、２０、１９、ＳＯＧ膜１８お
よびゲート酸化膜８を除去することにより、ｎチャネル
型ＭＩＳＦＥＴのｎ⁺型半導体領域１７（ソース、ドレ
イン）の上部にコンタクトホール２６を形成し、ｐチャ
ネル型ＭＩＳＦＥＴのｐ⁺型半導体領域１６（ソース、
ドレイン）の上部にコンタクトホール２７を形成する。

【００５７】次に、上記フォトレジスト膜を除去した
後、図１５に示すように、酸化シリコン膜２５の上部に
ビット線ＢＬと周辺回路の第１層配線２８とを形成す
る。ビット線ＢＬおよび第１層配線２８は、例えば酸化
シリコン膜２５の上部に膜厚５０ｎｍ程度のＴｉ膜と膜
厚５０ｎｍ程度のＴｉＮ膜とをスパッタリング法で堆積
し、さらにその上部に膜厚１５０ｎｍ程度のＷ膜と膜厚
２００ｎｍ程度の窒化シリコン膜２９ａとをＣＶＤ法で
堆積した後、フォトレジスト膜をマスクにしてこれらの
膜をパターニングすることにより形成する。

【００５８】酸化シリコン膜２５の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴのｎ⁺型半導体領域１７（ソース、ドレイ
ン）の表面、ｐチャネル型ＭＩＳＦＥＴのｐ⁺型半導体
領域１６（ソース、ドレイン）の表面およびコンタクト
ホール２４に埋め込まれたプラグ２４の表面に低抵抗の
ＴｉＳｉ₂（チタンシリサイド）層３０が形成される。
これにより、ｎ⁺型半導体領域１７、ｐ⁺型半導体領域
１６およびプラグ２４に接続される配線（ビット線Ｂ
Ｌ、第１層配線２８）のコンタクト抵抗を低減すること
ができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ
膜で構成することにより、そのシート抵抗を２Ω／□以
下にまで低減できるので、ビット線ＢＬと周辺回路の第
１層配線２８とを同一工程で同時に形成することができ
る。

【００５９】次に、上記フォトレジスト膜を除去した
後、ビット線ＢＬおよび第１層配線２８の側壁にサイド
ウォールスペーサ２９ｂを形成する。サイドウォールス
ペーサ２９ｂは、ビット線ＢＬおよび第１層配線２８の
上部にＣＶＤ法で窒化シリコン膜を堆積した後、この窒
化シリコン膜を異方性エッチングして形成する。

【００６０】次に、図１６に示すように、ビット線ＢＬ
および第１層配線２８の上部に膜厚３００ｎｍ程度のＳ
ＯＧ膜３１をスピン塗布した後、半導体基板１を８００
℃、１分程度熱処理してＳＯＧ膜３１をシンタリング
（焼き締め）する。

【００６１】次に、ＳＯＧ膜３１の上部に膜厚６００ｎ
ｍ程度の酸化シリコン膜３２を堆積した後、この酸化シ
リコン膜３２をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜３２は、例えばオゾン（Ｏ₃）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。

【００６２】次に、酸化シリコン膜３２の上部に膜厚１
００ｎｍ程度の酸化シリコン膜３３を堆積する。この酸
化シリコン膜３３は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜３２の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜３３は、例えばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。

【００６３】次に、フォトレジスト膜をマスクにしたド
ライエッチングでコンタクトホール２３に埋め込まれた
プラグ２４の上部の酸化シリコン膜３３、３２、ＳＯＧ
膜３１および酸化シリコン膜２５を除去してプラグ２４
の表面に達するスルーホール３４を形成する。このエッ
チングは、酸化シリコン膜３３、３２、２５およびＳＯ
Ｇ膜３１に対する窒化シリコン膜のエッチングレートが
大きくなるような条件で行い、スルーホール３４とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜２９ａやサイドウォールスペー
サ２９ｂが深く削れないようにする。これにより、スル
ーホール３４がビット線ＢＬに対して自己整合で形成さ
れる。

【００６４】次に、上記フォトレジスト膜を除去した
後、スルーホール３４の内部にプラグ３５を形成する。
プラグ３５は、酸化シリコン膜３３の上部にｎ型不純物
（例えばＰ（リン））をドープした多結晶シリコン膜を
ＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチ
バックしてスルーホール３４の内部に残すことにより形
成する。

【００６５】次に、図１７に示すように、酸化シリコン
膜３３の上部に膜厚１００ｎｍ程度の窒化シリコン膜３
６をＣＶＤ法で堆積した後、フォトレジスト膜をマスク
にしたドライエッチングで周辺回路の窒化シリコン膜３
６を除去する。メモリアレイに残った窒化シリコン膜３
６は、後述する情報蓄積用容量素子の下部電極を形成す
る工程で下部電極の間の酸化シリコン膜をエッチングす
る際のエッチングストッパとして利用される。

【００６６】次に、上記フォトレジスト膜を除去した
後、窒化シリコン膜３６の上部に膜厚1.３μｍ程度の酸
化シリコン膜３７を堆積し、フォトレジスト膜をマスク
にしたドライエッチングで酸化シリコン膜３７および窒
化シリコン膜３６を除去することにより、スルーホール
３４の上部に溝３８を形成する。このとき同時に、メモ
リアレイの周囲にメモリアレイを取り囲む枠状の溝３８
ａを形成する。酸化シリコン膜３７は、例えばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。

【００６７】次に、上記フォトレジスト膜を除去した
後、酸化シリコン膜３７の上部にｎ型不純物（例えばＰ
（リン））をドープした膜厚６０ｎｍ程度の多結晶シリ
コン膜３９をＣＶＤ法で堆積する。この多結晶シリコン
膜３９は、情報蓄積用容量素子の下部電極材料として使
用される。

【００６８】次に、多結晶シリコン膜３９の上部に溝３
８、３８ａの深さよりも厚い膜厚（例えば２μｍ程度）
のＳＯＧ膜４０をスピン塗布した後、ＳＯＧ膜４０をエ
ッチバックし、さらに酸化シリコン膜３７の上部の多結
晶シリコン膜３９をエッチバックすることにより、溝３
８、３８ａの内側（内壁および底部）に多結晶シリコン
膜３９を残す。

【００６９】次に、周辺回路の酸化シリコン膜３７を覆
うフォトレジスト膜をマスクに溝３８の内部のＳＯＧ膜
４０と溝３８の隙間の酸化シリコン膜３７をウェットエ
ッチングして情報蓄積用容量素子の下部電極４１を形成
する。このとき、溝３８の隙間には窒化シリコン膜３６
が残っているので、その下部の酸化シリコン膜３３がエ
ッチングされることはない。また、周辺回路の酸化シリ
コン膜３７を覆う上記フォトレジスト膜は、その一端を
メモリアレイの最も外側に形成される下部電極４１と周
辺回路領域との境界部、すなわち溝３８ａの上部に配置
する。このようにすると、フォトレジスト膜の端部に合
わせずれが生じた場合でも、メモリアレイの最も外側に
形成される下部電極４１の溝３８の内部にＳＯＧ膜４０
が残ったり、周辺回路の酸化シリコン膜３７がエッチン
グされたりすることはない。

【００７０】次に、上記フォトレジスト膜を除去し、次
いで下部電極４１を構成する多結晶シリコン膜３９の酸
化を防止するために、半導体基板１をアンモニア雰囲気
中、８００℃程度で熱処理して多結晶シリコン膜３９の
表面を窒化した後、下部電極４１の上部に膜厚２０ｎｍ
程度のＴａ₂Ｏ₅（酸化タンタル）膜４２をＣＶＤ法で
堆積し、次いで半導体基板１を８００℃程度で熱処理し
てＴａ₂Ｏ₅膜４２を活性化する。このＴａ₂Ｏ₅膜４
２は、情報蓄積用容量素子の容量絶縁膜材料として使用
される。

【００７１】次に、Ｔａ₂Ｏ₅膜４２の上部にＣＶＤ法
とスパッタリング法とで膜厚１５０ｎｍ程度のＴｉＮ膜
４３を堆積した後、フォトレジスト膜をマスクにしたド
ライエッチングでＴｉＮ膜４３およびＴａ₂Ｏ₅膜４２
をパターニングすることにより、ＴｉＮ膜４３からなる
上部電極と、Ｔａ₂Ｏ₅膜４２からなる容量絶縁膜と、
多結晶シリコン膜３９からなる下部電極４１とで構成さ
れる情報蓄積用容量素子Ｃを形成する。これにより、メ
モリセル選択用ＭＩＳＦＥＴとこれに直列に接続された
情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリ
セルが完成する。

【００７２】その後、多層配線および最上層の配線の上
部にパッシベーション膜を堆積するが、その図示は省略
する。

【００７３】なお、本実施の形態では、プラグ２４を埋
め込むコンタクトホール２２、２３を形成する際にマス
クとして用いるフォトレジスト膜２１に適用した場合に
ついて説明したが、コンタクトホール２２の上部の酸化
シリコン膜２５を除去する際にマスクとして用いるフォ
トレジスト膜、または周辺回路にコンタクトホール２
６、２７を形成する際にマスクとして用いるフォトレジ
スト膜などに適用可能である。

【００７４】このように、本実施の形態によれば、リソ
グラフィ工程での露光量を同心円状に増減してレジスト
パターンの寸法を同心円状に補正することが可能となる
ことから、最適な補正寸法を有するレジストパターンを
半導体ウエハ上に形成することができるので、このレジ
ストパターンを用いることによって加工されたパターン
の半導体ウエハ面内における仕上がり寸法の均一性が向
上する。

【００７５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７７】本発明によれば、同心円状に露光条件を補
正することが可能となることから、最適な補正寸法を有
するレジストパターンを半導体ウエハ上に形成すること
ができるので、このレジストパターンを用いることによ
って加工されたパターンの仕上がり寸法の均一性が向上
し、半導体ウエハ面内の加工精度が向上する。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるレジストパターン
の寸法補正方法を説明する工程図である。

【図２】半導体ウエハ上に形成した穴パターンの仕上が
り寸法の半導体ウエハ面内分布図である。

【図３】パターンの仕上がり寸法の極値（最大値または
最小値）を原点とした半径ｒの円に位置する半導体チッ
プを説明する図である。

【図４】パターンの仕上がり寸法の極値（最大値または
最小値）を原点とした段階的な同心円の半径ｒを説明す
る図である。

【図５】レジストパターンの寸法に段階的な補正が加え
られた半導体チップの分布を示す図である。

【図６】リソグラフィ工程におけるレジストパターンの
寸法と露光量との関係を示すグラフ図である。

【図７】パターンの仕上がり寸法の同心円の分布におけ
る原点の位置を説明するための図である。

【図８】パターンの仕上がり寸法の同心円の分布におけ
る原点の位置を説明するための図である。

【図９】本発明の一実施の形態であるレジストパターン
の寸法補正方法を適用したＤＲＡＭの製造方法を示す半
導体基板の要部断面図である。

【図１０】本発明の一実施の形態であるレジストパター
ンの寸法補正方法を適用したＤＲＡＭの製造方法を示す
半導体基板の要部断面図である。

【図１１】本発明の一実施の形態であるレジストパター
ンの寸法補正方法を適用したＤＲＡＭの製造方法を示す
半導体基板の要部断面図である。

【図１２】本発明の一実施の形態であるレジストパター
ンの寸法補正方法を適用したＤＲＡＭの製造方法を示す
半導体基板の要部断面図である。

【図１３】本発明の一実施の形態であるレジストパター
ンの寸法補正方法を適用したＤＲＡＭの製造方法を示す
半導体基板の要部断面図である。

【図１４】本発明の一実施の形態であるレジストパター
ンの寸法補正方法を適用したＤＲＡＭの製造方法を示す
半導体基板の要部断面図である。

【図１５】本発明の一実施の形態であるレジストパター
ンの寸法補正方法を適用したＤＲＡＭの製造方法を示す
半導体基板の要部断面図である。

【図１６】本発明の一実施の形態であるレジストパター
ンの寸法補正方法を適用したＤＲＡＭの製造方法を示す
半導体基板の要部断面図である。

【図１７】本発明の一実施の形態であるレジストパター
ンの寸法補正方法を適用したＤＲＡＭの製造方法を示す
半導体基板の要部断面図である。

【符号の説明】

１半導体基板２浅溝３酸化シリコン膜４分離領域５ｎ型半導体領域６ｐ型ウエル７ｎ型ウエル８ゲート酸化膜９Ａゲート電極９Ｂゲート電極９Ｃゲート電極１０窒化シリコン膜１１ｐ^-型半導体領域１２ｎ^-型半導体領域１３ｎ型半導体領域１４窒化シリコン膜１５サイドウォールスペーサ１６ｐ⁺型半導体領域１７ｎ⁺型半導体領域１８ＳＯＧ膜１９酸化シリコン膜２０酸化シリコン膜２１フォトレジスト膜２２コンタクトホール２３コンタクトホール２４プラグ２５酸化シリコン膜２６コンタクトホール２７コンタクトホール２８第１層配線２９ａ窒化シリコン膜２９ｂサイドウォールスペーサ３０チタンシリサイド層３１ＳＯＧ膜３２酸化シリコン膜３３酸化シリコン膜３４スルーホール３５プラグ３６窒化シリコン膜３７酸化シリコン膜３８溝３８ａ溝３９多結晶シリコン膜４０ＳＯＧ膜４１下部電極４２酸化タンタル膜４３窒化シリコン膜ＳＷ半導体ウエハｒ半径ＡメモリセルＢ周辺回路ＢＬビット線ＷＬワード線Ｃ情報蓄積用容量素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者長谷川昇雄東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者早野勝也東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F046 DA02 DA14

Claims

【特許請求の範囲】

【請求項１】半導体ウエハの面内または面外に設定し
た原点から等距離に位置する半導体チップ上に、同一の
補正を加えた露光条件でレジストパターンを形成するこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項２】半導体チップの面内または面外に設定し
た原点から等距離に位置する半導体チップの分割領域上
に、同一の補正を加えた露光条件でレジストパターンを
形成することを特徴とする半導体集積回路装置の製造方
法。
【請求項３】半導体ウエハの面内または面外に設定し
た原点から等距離に位置する半導体チップ上に、同一の
補正を加えた露光条件でレジストパターンを形成し、前
記レジストパターンをマスクにして前記半導体ウエハ上
に形成された膜を加工することを特徴とする半導体集積
回路装置の製造方法。
【請求項４】半導体チップの面内または面外に設定し
た原点から等距離に位置する半導体チップの分割領域上
に、同一の補正を加えた露光条件でレジストパターンを
形成し、前記レジストパターンをマスクにして前記半導
体ウエハ上に形成された膜を加工することを特徴とする
半導体集積回路装置の製造方法。
【請求項５】(a).半導体ウエハ面内におけるパターンの
仕上がり寸法の分布を測定する工程と、(b).前記パター
ンの仕上がり寸法が同心円状に分布していると仮定し、
前記パターンの仕上がり寸法の同心円の原点を決める工
程と、(c).前記同心円の原点から任意の点までの距離
を、前記同心円の原点におけるパターンの仕上がり寸法
と前記任意の点におけるパターンの仕上がり寸法との差
を関数とする第１式で表わす工程と、(d).前記第１式を
用いて、前記同心円の原点から等距離に位置する半導体
チップを特定する工程と、(e).補正を加える露光条件の
パラメータを決める工程と、(f).前記露光条件のパラメ
ータを、前記同心円の原点におけるパターンの仕上がり
寸法と前記任意の点におけるパターンの仕上がり寸法と
の差を関数とする第２式で表わす工程と、(g).前記第２
式を用いて、前記同心円の原点から等距離に位置する半
導体チップにおける前記露光条件のパラメータの補正さ
れた値を求める工程と、(h).前記同心円の原点から等距
離に位置する半導体チップ上に、同一の補正を加えた露
光条件で、補正されたレジストパターンを形成する工程
と、(i).前記補正されたレジストパターンをマスクにし
て、前記半導体ウエハ上に形成された膜を加工する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。
【請求項６】(a).半導体ウエハ面内におけるパターンの
仕上がり寸法の分布を測定する工程と、(b).前記パター
ンの仕上がり寸法が同心円状に分布していると仮定し、
前記パターンの仕上がり寸法の同心円の原点を決める工
程と、(c).前記同心円の原点から任意の点までの距離
を、前記同心円の原点におけるパターンの仕上がり寸法
と前記任意の点におけるパターンの仕上がり寸法との差
を関数とする第１式で表わす工程と、(d).前記第１式を
用いて、前記同心円の原点から等距離に位置する半導体
チップの分割領域を特定する工程と、(e).補正を加える
露光条件のパラメータを決める工程と、(f).前記露光条
件のパラメータを、前記同心円の原点におけるパターン
の仕上がり寸法と前記任意の点におけるパターンの仕上
がり寸法との差を関数とする第２式で表わす工程と、
(g).前記第２式を用いて、前記同心円の原点から等距離
に位置する半導体チップの分割領域における前記露光条
件のパラメータの補正された値を求める工程と、(h).前
記同心円の原点から等距離に位置する半導体チップ上
に、同一の補正を加えた露光条件で、補正されたレジス
トパターンを形成する工程と、(i).前記補正されたレジ
ストパターンをマスクにして、前記半導体ウエハ上に形
成された膜を加工する工程とを有することを特徴とする
半導体集積回路装置の製造方法。
【請求項７】請求項５または６記載の半導体集積回路
装置の製造方法において、前記露光条件のパラメータ
は、露光量、フォーカスオフセットまたはショットポジ
ションのオフセット値であることを特徴とする半導体集
積回路装置の製造方法。
【請求項８】請求項５または６記載の半導体集積回路
装置の製造方法において、前記同心円の原点は、前記パ
ターンの仕上がり寸法が最大値または最小値となる半導
体チップに位置することを特徴とする半導体集積回路装
置の製造方法。
【請求項９】請求項５または６記載の半導体集積回路
装置の製造方法において、前記第１式は、円近似または
楕円近似によって近似され、さらに２次関数、高次の関
数、三角関数または対数関数で表わされることを特徴と
する半導体集積回路装置の製造方法。
【請求項１０】請求項５または６記載の半導体集積回
路装置の製造方法において、前記第２式は、対数関数、
三角関数または指数関数の回帰曲線を用いて近似された
前記露光条件のパラメータとレジストパターンの寸法と
の関係式から求めることを特徴とする半導体集積回路装
置の製造方法。