JP2005063993A - 半導体デバイスの製造方法および製造システム - Google Patents
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Abstract
【解決手段】レジスト塗布(S21)→直接描画方式によるパターニング(S22)→レジストパターン面内分布計測(S23)→ゲート材料エッチング(S24)→ゲートパターン面内分布計測(S25)→レジストパターン除去(S26)の工程をそなえた半導体デバイス製造方法において、S23の計測結果とS25の計測結果をもとにエッチング加工後のデバイス起因のばらつき特性と面内分布特性の情報を取得し(S28)、パターニング情報のデバイス起因のばらつきと面内分布をを補正して(S27)、以降のパターニングの直接描画(S22)に反映させ、加工を均一化する。
【選択図】 図7
Description
【発明の属する技術分野】
本発明は、半導体デバイスの製造方法および製造システムに関し、特に半導体デバイスに回路パターンを形成するパターニング工程とエッチング工程に関する。
【0002】
【従来の技術】
半導体デバイスでは、微細化の進展により、加工寸法のnmレベルでの高精度化が要求されている。特に、デバイスの仕上り寸法の不均一やばらつきは、歩留りやデバイスの動作速度に影響するので、均一化とばらつき低減が強く求められている。
【0003】
一方、今後はメモリに代わってシステムLSIのような多品種少量生産の半導体デバイスのニーズがふえてくる。これに対応して、電子線などの荷電粒子やレーザを用いて、マスクを用いずにパターンを直接描画する方式が開発されている。このような多品種少量生産では、投入するロット数も限られているため、少ないロット数で確実に良品をとる必要があり、デバイスのばらつきを極限まで低減する必要がある。
【0004】
ここで、エッチング工程におけるデバイス加工のばらつきや不均一の要因としては、(ア)エッチング特性(レート、選択比など)の面内分布、(イ)粗密差やPN差などデバイス構造に起因するばらつきが、あげられる。ここで、粗密差とは、パターンが粗な部分と密な部分でのエッチング速度や形状などの特性の違い、PN差とは、半導体のP型構造とN型構造の差によるエッチング特性の違いである。
【0005】
こうしたばらつき要因に対応して、エッチング装置およびエッチングプロセスには、ウエハ面内の均一性の向上とエッチング特性の粗密差やPN差の低減が要求されている。エッチング特性の面内分布に対しては、プラズマやラジカルの分布制御、デバイスの粗密差やPN差の低減については、プロセス条件(ガス種・流量、圧力、パワーなどのパラメータの組合せ)の探索といった手段がとられている。
【0006】
また、デバイスの粗密差やPN差などに起因するエッチング特性の差に対しては、形状差をマスクで補正する光学的近接補正効果(OPC:Optical Proximity Correction、またはPPC:Process Proximity Correction)が適用されている。たとえばパターンが粗な部分が密な部分に比べてゲート幅が大きくなりやすい場合には、あらかじめマスク寸法を小さめに作っておくといった具合である。
【0007】
さらに、エッチングの不均一をリソグラフィ工程で補正する装置間の連携の方法も検討されている。この方法は、リソグラフィ工程において、露光条件を半導体ウエハ面内で同心円上に補正してレジストパターンをウエハ上に形成し、補正されたレジストパターンをマスクにしてエッチング処理を行うことでウエハ面内における仕上り寸法の均一性を向上させる方法である(例えば、特許文献1参照)。
【0008】
また、被加工膜の仕上がり寸法を均一性良くするために、ウエハ面内のレジストパターンの寸法分布の検査の際に、太い領域と細い領域があった場合に、その寸法分布情報に応じて、イオン注入機のウエハ面内スキャン波形を制御して、ウエハ面内における被加工ゲート膜の寸法の均一性向上を図ることが提案されている(例えば、特許文献2参照)。
【0009】
【特許文献1】
特開2000−49076号公報
【特許文献2】
特開2003−68633号公報
【0010】
【発明が解決しようとする課題】
しかしながら、特許文献1の方法は、粗密差やPN差などのデバイス構造に起因するばらつきにウエハ面内で不均一が生じた場合の補正に関しては必ずしも十分とは言えない。また、特許文献2の方法では、レジストパターンの寸法検査が必要であり、粗密差やPN差に応じた補正は考慮されていない。
【0011】
たとえば、エッチング工程では、エッチング特性の面内分布と粗密差やPN差などデバイス構造に起因するばらつきを独立して補正することは、nmレベルの加工精度が要求される状況では困難さが増大してくる。
【0012】
OPC,PPCでは、マスク自体に、チップ内のデバイス構造に起因するばらつきを補正する情報が書き込まれており、同一チップを繰り返して投影露光するので、補正情報をさらに面内で制御する手段は持っていない。前述の公知例にあるようにウエハ面内で露光条件を補正したとしても、たとえば粗部/密部の寸法補正比をウエハの外周部と内周部で異なる値にするといったことはできない。
【0013】
このため、今後のnmレベルでの高精度化の要求に対応するには限界が生じてくる。特に、多品種少量生産では、できるだけ少ないロット数で所定の特性を備えたデバイスを製造する必要があるので、デバイス構造起因のばらつきにウエハ面内分布の不均一があったときに、これらの両方を同時に補正する必要がある。
【0014】
本発明は、直接描画方式のパターニング工程とエッチング工程を備えた半導体デバイスの製造方法において、ウエハ面内の分布および粗密差などのデバイス構造起因のばらつきを低減して、仕上り加工精度を向上することを目的とする。
【0015】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、直接描画方式を用いて、エッチング加工後の面内分布とデバイス構造起因のばらつきの両方の特性データベースに基づき、パターニング情報を補正するものである。
【0016】
【発明の実施の形態】
以下、本発明の実施例を、従来の技術と比較しながら図面を参照して説明する。まず、半導体デバイスの加工におけるレジストパターン形成およびゲート加工方法を図1(a)〜(d)を用いて説明する。半導体デバイス加工では、まず図1(a)に示すように、半導体基板1上の全面に、パターンを形成したいゲート膜2を成膜し、さらにレジスト膜3aを塗布する。次に、図1(b)に示すように、ステッパやスキャナを用いた投影型の露光によりレジスト膜3aをパターニングし、レジストパターン3bを形成する。ここで、パターンが孤立した部分を粗部(iso)、パターンが密集した領域を密部(dense)と呼ぶ。さらに、レジストパターン3bをマスクとして、ゲート膜2をエッチング加工することで、図1(c)に示すように、ゲートパターン2cが得られる。その後、レジストパターン3cを除去する。これにより、図1(d)に示すように、半導体基板1上に、粗部・密部それぞれのゲートパターン2cが得られる。
【0017】
ここで、図1(b)と図1(c)を比較すると、加工前のレジストパターン3bに比べて、加工後のレジストパターン3cはやや寸法が細くなっている。これはエッチング中にレジストの寸法が縮小することによる。あるいは、特に微細な加工では、エッチングに先立ち、トリミングと呼ばれるレジストパターンの細線化の処理も行われている。
【0018】
この様子を詳細に示したのが、図2である。加工前のレジストパターンの寸法(CDpr)に対して、エッチング加工仕上り寸法(CDg)は、小さくなっており、これらの差としてCDバイアス(CD−bias)
CD−bias=CDpr−CDg
が定義される。ここでCD(Critical Dimension)はゲート幅などの最重要寸法を意味する。
【0019】
次に、図3により、デバイス起因のばらつきの一例として、パターンの粗部と密部のエッチング特性の違いが生じる原理を説明する。これは、図1(c)でエッチング加工が進行途中(終了直前)の状態を示している。エッチング加工はラジカルのゲート側壁への付着によるエッチング反応と堆積のバランスで進行する。たとえばHBr/Cl2/O2系のガスによるPoly−Siゲートのエッチングでは、ClによりSiがエッチングされてSiClxといった形で排気されるとともにSi−Br−Oの反応生成物が側壁に堆積するというモデルが提案されている。ラジカルの付着性は種類によりさまざまであるが、ここでは比較的付着率の高いラジカルをA、比較的付着率の低いラジカルをBとして示すことにする、
【0020】
このとき、密部・粗部での付着特性はエッチング条件により様々であるが、1つのモデル的なケースでは次のようになる。すなわち。密部では、付着率の高いラジカルAはパターンの上部に付着してパターンの底部には到着しにくいため、パターンの底部に到達してエッチングを進行させるのは付着率が低いラジカルBが主体となる。一方、粗部では、付着率の高いラジカルAも比較的付着率の低いラジカルBも、同様に到達するために、付着率の高いラジカルAのほうがエッチング反応への寄与が大きい。また、ゲート膜2cがエッチングされて生じる反応生成物も密部のほうが多い。
【0021】
上記のような機構により、パターンが粗な部分と密な部分ではエッチング特性が異なる。この様子を示したのが図4(a)であり、同じ幅(CDpr)のレジストパターンに対して、粗部(iso)と密部(dense)でエッチング特性が異なるために、パターンが粗な部分が密な部分に比べてゲート幅が大きくなりやすいといったように、加工後のゲート幅が異なり(CDg.i、CDg.d)、したがってCDバイアスも、パターンの粗部と密部で異なる値をもつ(CD−b.i、CD−b.d)。このようにして、デバイス構造に起因したばらつきが発生することになる。
【0022】
エッチング装置およびプロセスとしては、ウエハ面内で加工特性が均一であるだけでなく、粗部と密部の差あるいはPN差がでないような特性をもつことが望ましい。これを実現するために、エッチング加工のガス流量・比率・圧力・パワーなどのプロセス条件を最適化して、追い込んでいく。しかし、ゲートエッチングに要求される形状制御や面内均一性のすべてを成立させるのは困難であり、特にnmレベルの高い加工精度が求められる場合には限界が生じる。そのため、たとえば粗部と密部であらかじめパターニングの寸法を変えておくといったように、形状差をマスクで光学的に補正するOPC/PPCが適用されている。
【0023】
たとえば、図4(a)の場合については、図4(b)に示すように、あらかじめ密部のマスク寸法を大きめに作っておく(CD−pr.d’)ことにより、粗部と密部で同じゲート幅(CDg.d’、CDg.i)が得られる。
【0024】
この場合の、ゲート加工のフローチャートは図5のようになる。レジスト塗布(S11)→パターニング(S12)→ゲート材料エッチング(S14)→レジストパターン除去(S16)の流れの中で、レジストパターンの計測(S13)・ゲートパターンの計測(S15)の結果に基づき、エッチングの際の粗密差などのデバイス起因のばらつきのデータベースを取得し(S18)、これをもとに、パターニングの補正データを生成して(S17)、パターニングを補正する。これが、従来技術によるOPC/PPCを用いた半導体デバイスの製造工程である。パターニングの補正は、計測結果に基づきフィードバックされるだけでなく、あらかじめデータベース化しておいた情報に基づき補正することも行われる。
【0025】
ところで、エッチング中のリアクタ内のイオンやラジカルの量は、ガス供給・反応生成物の生成量・排気速度のバランスで決まる。エッチングリアクタでは、一般にガスを中心付近から導入し、ウエハ外周から下方に向けて排気する構成をとる。また、ラジカルはウエハ表面で消費されて、ウエハ表面から反応生成物が生じる。この反応生成物は、ウエハ中心から外周に向けて輸送されていく。したがって、リアクタ内のイオンやラジカルの分布を完全に一様にすることは困難で、イオンやラジカルの量が面内で分布をもつことになるばかりでなく、イオンやラジカルの組成もウエハ面内で異なることになる。このため、CDバイアスの特性は、先に述べたようにパターンの粗部と密部で異なるが、さらにこれが面内でも分布をもつことになる。
【0026】
この様子を示したのが図6(a)である。エッチング加工前のレジストパターンのCD値(CDpr)は面内で均一としている。エッチング加工の結果、ゲート幅は、密部では外高分布(CDg.d)、粗部ではやや中心高の分布(CDg.i)になっており、異なる面内分布をもつ。このため、CDバイアスの値は、粗部・密部の中心部・外周部でそれぞれ、粗部の中心:CDb−i.c、外周:CDb−i.e、密部の中心:CDb−d.c 外周:CDb−d.eとしたときに、外周では、CDb−i.e≒CDb−d.eであるのに対して、中心では、CDb−i.c<CDb−d.cとなっている。なお、こうした面内分布は、プロセス条件によりさまざまであり、あくまでも説明のための一例を示すものである。
【0027】
このCD分布の粗密差を、ステッパやスキャナなどの投影型の露光方式で補正した場合の結果を示したのが、図6(b)である。投影型の露光方式では、粗密差の補正の情報はマスクに書き込まれており、このマスクをチップごとに縮小投影露光する。特許文献1にあるように同心円状に露光条件を変えたとしてもチップごとに露光条件が変わるだけであるので、密部と粗部について、シフトした分布をもたせることはできるが、別々の面内分布をもたせることはできない。
【0028】
すなわち、レジストパターンの密部の分布(CDpr.d1)を粗部の分布(CDpr.i)に対してシフトさせた場合、CDバイアスの値は変わらないので、密部のCD面内分布が、CDg.dからCDg.d1にシフトすることになる。しかし、この場合でも、CDg.iとの差は図6(a)に比べて小さくなるが、依然としてCDg.d1とCDg.iの分布に差があることは変わりはない。すなわち、投影型の露光方式では露光条件を補正しても粗部と密部といったデバイス起因のばらつきに対して異なる補正を与えることはできない。
【0029】
この課題は、電子線描画やレーザ露光描画など、マスクを用いずにパターンを直接描画する方式を適用して、面内分布に応じた補正と、デバイス起因のばらつきの両方を同時に補正することで解決できる。
【0030】
この様子を示したのが図6(c)である。レジストパターンの分布は、粗部については図6(b)の分布がわずかに中心高の分布を持っていたので、わずかに外高の分布(CDpr.i2)とした。密部については全体にシフトさせるとともに面内で中心高の分布(CDpr.d2))をもたせている。この場合、CDバイアスの値は変わらないので、密部のCD面内分布がCDg.dからCDg.d2に変化することになる。このとき、CDg.d2とCDg.iはほとんど一致して分布に差がなくなることがわかる。これにより、加工寸法の仕上りを、ウエハ面内だけでなく粗密差も含めて均一にすることができる。ここではデバイス起因のばらつきとして粗密差を例にとったが、PN差についても同様に補正することができる。
【0031】
この場合の、ゲート加工のフローチャートは図7のようになる。図5とは、レジスト塗布(S21)→パターニング(S22)→ゲート材料エッチング(S24)→レジストパターン除去(S26)の流れは同様だが、パターニング(S22)が直接描画であることが異なる。そして、レジストパターンの計測(S23)・ゲートパターンの計測(S25)において、粗密差などのデバイス起因のばらつきだけでなくエッチング特性の面内分布もデータベース化(S28)しておき、これをもとにデバイス起因のばらつきと面内分布の両方を同時に補正するようにデータを生成(S27)して、パターニングを補正する。この場合にも、パターニングの補正は、計測結果に基づきフィードバックされるだけでなく、あらかじめデータベース化しておいた情報に基づき補正することも行われる。
【0032】
なお、面内分布の補正については、軸対称分布に限らず、分布に偏心などの非対称な分布がある場合でも適用できる。特に、エッチング装置ではエッチングリアクタのプロセスガス排気流路の構造などの影響でエッチング特性も偏心をもつことになる。また、ラジカルの種類による排気速度の差などによっても偏心の特性が異なることがある。こうした問題は、基本的にはハード的に解決されるのが望ましいが、それに限界がある場合でも、本発明により補正できる。
【0033】
ここまでは面内分布およびばらつきを模式的に示してきたが、図8に実際のCDバイアスのばらつきと補正による効果を示す。
【0034】
図8(a)は、従来の投影露光でOPC/PPCにより補正した結果を、図8(b)は、本発明による補正後の結果を、それぞれ粗部(iso)、密部(dense)について示したものである。ここではCDバイアスの値の周方向の分布を示しているが、1つの半径位置について、ウエハ面内の周方向に4点計測した値を示している。
【0035】
投影露光でOPC/PPCを用いた(a)では、CDバイアスの値は、粗部ではわずかに中心で値が大きいもののほぼ均一であるのに対して、密部では外周のCDバイアス値がやや大きい傾向があり、粗部と密部でCDバイアスの分布が異なる。また、密部では、特に最外周でCDバイアスのばらつきが大きい。これは排気構造による偏心などの影響を受けているものと思われる。これらの結果として、ゲート加工の仕上り寸法は最大で3〜4nm程度のばらつきを持っている。
【0036】
これに対して、本発明による補正を用いた(b)では、粗部・密部のCDバイアスの値がほぼ一致し、分布もほぼ均一となって、そろった分布をもつようになっている。さらに、密部の最外周部でのばらつきも補正されて、全体にばらつきが低減されて1〜2nm以下を実現することができた。
【0037】
ところで、図7の実施例の説明で述べたように、パターニングの補正は、計測結果に基づきフィードバックされるだけでなく、あらかじめデータベース化しておいた情報に基づき補正することも行われる。特に、多品種少量生産では、このように毎回パターンや面内分布を測定して補正を加える方法よりも、あらかじめ蓄積しておいたデータベースに基づいてパターニング条件を補正する方がはるかに現実的である。また、実際の量産ラインでは、パターニング装置もエッチング装置も複数台を使うことになるが、それぞれの装置が分布に機差をもっているために、これも考慮して補正データを作成する必要がある。
【0038】
このような要求に対応するゲート加工のフローチャートが図9の実施例である。パターニングの補正データは、装置特性の測定結果とOPC/PPCのデータからデバイスのP型領域・N型領域、密部・粗部といった区分けに応じて、あらかじめ作成されている。さらに、パターニング装置Pt−i、エッチング装置Etch−j(I,jは装置番号)の分布特性のデータも反映されている。たとえば、パターニング装置Pt−1,エッチング装置Etch−2を用いた場合の粗部のP型領域についての補正データ(p−iso)1,2は、
f(OPC(p−iso),Pt−1,Etch−2)
で表わされる。OPC(p−iso)は、粗部のP型領域についてのデバイス回路パターン(例えば直線部・L字部・端部)ごとのOPC/PPC補正データを示す。
【0039】
この場合、ウエハの加工は、レジスト塗布(S31)→パターニング(S32)→ゲート材料エッチング(S34)→レジストパターン除去(S35)とシンプルに流れていく。このときに、あらかじめ、処理を行うパターニング装置、エッチング装置を指定して、それに対応した補正データがパターニング装置に受け渡される。これにより、デバイス構造起因のばらつき(PN差、粗密差)、パターニング装置およびエッチング装置の面内分布および機差も含めて補正されたパターニング加工が行われるので、これに引き続いてあらかじめ指定されたエッチング装置により加工を行うことで、装置間の機差も吸収することができ、1nm程度の極めて高い精度で均一な加工を行うことが可能となる。
【0040】
以上のように、本発明は、直接描画方式のパターニング工程とエッチング工程をそなえた半導体デバイスの製造方法において、パターニング後のレジストパターンの面内分布を計測してレジストパターン面内分布特性を取得する工程と、エッチング加工後のゲートパターン面内分布を計測してゲートパターン面内分布特性を取得する工程とを有し、レジストパターン面内分布特性とゲートパターン面内分布特性とデバイス起因のばらつき特性の情報に基づき、ゲートパターンの加工結果が均一化するようパターニング情報を補正するようにした。
【0041】
また、本発明は、記上記半導体デバイスの製造方法において、レジストパターン面内分布がレジスト膜CD値(CDpr)であり、ゲートパターン面内分布がゲート加工の仕上がりCD値(CDg)であり、パターニング情報の補正がゲートパターンの粗密に対応したCDバイアス値(CDb)を用いたレジスト膜CD値(CDpr)の補正とした。
【0042】
さらに、本発明は、直接描画方式のパターニング工程とエッチング工程をそなえた半導体デバイスの製造方法において、あらかじめ取得したデバイス構造に起因するばらつき・パターニング装置とエッチング装置の面内分布特性および機差を考慮したパターニング補正データを用いて一括露光によりパターニングする工程を有する。
【0043】
また、本発明は、レジスト塗布手段と、直接描画方式のパターニング手段と、レジストパターン計測手段と、エッチング手段と、エッチングパターン計測手段と、レジスト除去手段とを有する半導体デバイスの製造システムにおいて、前記レジストパターン計測手段および前記エッチングパターン計測手段から各々取得された面内分布をデータベース化する手段と、前記データベース化されたデータをもとにデバイス起因のばらつきと前記面内分布の両方を補正するパターニング補正データを生成する手段とを有し、前記パターニング補正データでパターニング条件を補正するように構成した。
【0044】
また、本発明は、レジスト塗布手段と、一括露光方式のパターニング手段と、エッチング手段と、レジスト除去手段とを有する半導体デバイスの製造システムにおいて、前記パターニング手段は、あらかじめ所有するデータベースパターンに基づきパターニング条件を補正するように構成した。
【0045】
本発明により、粗密差やPN差などのデバイス構造起因のばらつきおよびウエハ面内分布による加工仕上り寸法のばらつきを低減することができ、均一で精度の高い加工が可能となる。
【図面の簡単な説明】
【図1】半導体デバイスの加工方法を示す図。
【図2】エッチング加工によるCDバイアスを示す図。
【図3】パターンの粗部と密部のエッチング特性に違いが生じるメカニズムを説明する原理図。
【図4】従来の方法によりエッチング特性の粗密差を補正する原理図。
【図5】従来の方法によるデバイス加工のフローチャート。
【図6】本発明によりエッチング特性の粗密差と面内分布のばらつきを補正する方法を説明する原理図。
【図7】本発明によるデバイス加工のフローチャート。
【図8】本発明を適用してデバイス加工ばらつきを低減した実施例。
【図9】本発明の別の実施例によるデバイス加工のフローチャート。
【符号の説明】
1…半導体基板、2…ゲート膜、3…レジスト膜
CDpr…レジスト膜のCD値
CDg…ゲート加工の仕上りCD値
CD−b…CDバイアス
添字
i:粗部(iso)、d:密部(dense)
c:中心部、e:外周部
Claims (5)
- 直接描画方式のパターニング工程とエッチング工程をそなえた半導体デバイスの製造方法において、
パターニング後のレジストパターンの面内分布を計測してレジストパターン面内分布特性を取得する工程と、
エッチング加工後のゲートパターン面内分布を計測してゲートパターン面内分布特性を取得する工程とを有し、
レジストパターン面内分布特性とゲートパターン面内分布特性とデバイス起因のばらつき特性の情報に基づき、ゲートパターンの加工結果が均一化するようパターニング情報を補正することを特徴とする半導体デバイスの製造方法。 - レジストパターン面内分布がレジスト膜CD値(CDpr)であり、ゲートパターン面内分布がゲート加工の仕上がりCD値(CDg)であり、パターニング情報の補正がゲートパターンの粗密に対応したCDバイアス値(CDb)を用いたレジスト膜CD値(CDpr)の補正である請求項1に記載の半導体デバイスの製造方法。
- 直接描画方式のパターニング工程とエッチング工程をそなえた半導体デバイスの製造方法において、
あらかじめ取得したデバイス構造に起因するばらつき・パターニング装置とエッチング装置の面内分布特性および機差を考慮したパターニング補正データを用いて一括露光によりパターニングする工程を有することを特徴とする半導体デバイスの製造方法。 - レジスト塗布手段と、直接描画方式のパターニング手段と、レジストパターン計測手段と、エッチング手段と、エッチングパターン計測手段と、レジスト除去手段とを有する半導体デバイスの製造システムにおいて、
前記レジストパターン計測手段および前記エッチングパターン計測手段から各々取得された面内分布をデータベース化する手段と、
前記データベース化されたデータをもとにデバイス起因のばらつきと前記面内分布の両方を補正するパターニング補正データを生成する手段とを有し、
前記パターニング補正データでパターニング条件を補正するように構成されていることを特徴とする半導体デバイスの製造システム。 - レジスト塗布手段と、一括露光方式のパターニング手段と、エッチング手段と、レジスト除去手段とを有する半導体デバイスの製造システムにおいて、
前記パターニング手段は、あらかじめ所有するデータベースに基づきパターニング条件を補正するように構成されていることを特徴とする半導体デバイスの製造システム。
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