JP2001332614A - トレンチ型素子分離構造の製造方法 - Google Patents

トレンチ型素子分離構造の製造方法

Info

Publication number
JP2001332614A
JP2001332614A JP2000344865A JP2000344865A JP2001332614A JP 2001332614 A JP2001332614 A JP 2001332614A JP 2000344865 A JP2000344865 A JP 2000344865A JP 2000344865 A JP2000344865 A JP 2000344865A JP 2001332614 A JP2001332614 A JP 2001332614A
Authority
JP
Japan
Prior art keywords
oxide
film
silicon nitride
nitride film
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000344865A
Other languages
English (en)
Other versions
JP2001332614A5 (ja
Inventor
Yoshihiko Kusakabe
嘉彦 草壁
Yasunori Morino
寧規 森野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2000344865A priority Critical patent/JP2001332614A/ja
Priority to TW090105376A priority patent/TW479288B/zh
Priority to US09/809,184 priority patent/US6472324B2/en
Priority to KR10-2001-0013573A priority patent/KR100374763B1/ko
Publication of JP2001332614A publication Critical patent/JP2001332614A/ja
Publication of JP2001332614A5 publication Critical patent/JP2001332614A5/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 本発明はトレンチ型素子分離構造
の製造方法において、素子分離領域とシリコン基板表面
との間に生じる段差の大きさを制御し、素子の特性劣化
を防ぐことを目的とする。 【解決手段】 本発明によるトレンチ型素子分離
構造の製造方法は、酸化シリコン膜およびシリコン窒化
膜が形成されたシリコン基板に溝を形成し、この溝に酸
化物を埋め込み、研磨処理によりこの酸化物の一部を除
去し、シリコン窒化膜および酸化シリコン膜を順にエッ
チングするトレンチ型素子分離構造の製造方法におい
て、各工程でのシリコン窒化膜の膜厚、および溝に埋め
込まれた酸化物の高さを測定し、その測定値に基づいて
素子形成工程におけるエッチング量を制御するものであ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する利用分野】この発明は、トレンチ型素子
分離構造を有する半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体集積回路においては素子間の電気
的な干渉をなくし、各素子を完全に独立して制御する必
要がある。素子を電気的に分離する方法として従来、ロ
ーカル酸化による分離方法（ＬＯＣＯＳ）が用いられて
いた。しかし、ローカル酸化を用いた場合、分離領域端
にバーズビークと呼ばれる鳥のくちばしのような特有の
形状が生じるため、分離領域が拡大し、素子の活性領域
が縮小する問題があった。極微細構造が進んでいるＤＲ
ＡＭ等では、分離領域端に生じるバーズビーク領域を縮
小するため、基板に溝を形成し、絶縁物を埋め込むこと
により素子を電気的に分離するシャロートレンチ分離
（ＳＴＩ）構造が不可欠となりつつある。
【０００３】図１０は、従来の代表的なトレンチ型素子
分離構造の形成方法を示す工程断面図である。まず工程
１に示すように、シリコン基板１上に下敷酸化膜２、シ
リコン窒化膜３を順に積層形成した後、工程２に示すよ
うにシリコン窒化膜３上にマスク（図示しない）を形成
し、シリコン窒化膜３、下敷酸化膜２を順にパターンニ
ングし、シリコン基板１に溝１３を形成する。次に、工
程３に示すように熱酸化により溝の内壁に熱酸化膜１０
を形成した後、工程４に示すようにＣＶＤ法により、全
面に酸化物１１を堆積する。次に、工程５に示すように
シリコン窒化膜３をストッパとしたＣＭＰ法（Chemical
Mechanical Polishing）によりシリコン窒化膜３上に
形成された酸化物１１を除去し、溝１３の内部にのみ酸
化物１１を残す。次に工程６において、熱リン酸溶液に
よりシリコン窒化膜３を除去した後、工程７に示すよう
に、下敷酸化膜２をフッ酸で除去することによりトレン
チ型素子分離構造が完成する。こうしたトレンチ分離方
法の最初の例は米国特許４１０４０８６号に示されてい
る。
【０００４】また、図１１に示すように前記従来構造の
トレンチ分離の改良型として、ポリシリコン膜４を下敷
酸化膜２とシリコン窒化膜３の間に積層する例が特開平
１０−３４０９５０号公報に示されている。この場合、
工程３’に示す熱酸化工程において、シリコン基板１と
ポリシリコン膜４との酸化レート差により、熱酸化膜１
２の形成領域を活性領域側に広げることができる。これ
により、素子完成時（工程８’）に生じるくぼみが抑制
される。
【０００５】
【発明が解決しようとする課題】トレンチ型素子分離構
造の製造方法においては、形成工程でプロセス変動によ
り、シリコン窒化膜３の膜厚のばらつき、シリコン基板
１に溝１３を形成する際に生じるシリコン窒化膜３のロ
ス量のばらつき、あるいはＣＭＰ法による平坦化処理量
のばらつき等により、図１２に示すように素子分離用の
酸化物１１とシリコン基板１との間に−３００〜９００
Åの段差が生じる（以下、これをＳＴＩ段差と称す）。
集積回路では図１３に示すように、素子表面に堆積され
た電極層２３を微細エッチング加工することにより分離
領域上にゲート電極を形成し、活性領域に形成されるト
ランジスタを制御する。図１２（ｂ）に示すようにＳＴ
Ｉ段差が落ち込んだ場合、活性領域の側壁がゲート電極
を取り囲む構成となるため、この側壁部において電界集
中が発生し、トランジスタのしきい値電圧が低下する逆
ナローチャネル効果が発生する。特に、半導体の集積化
が進み、活性領域の幅（トレンチ同士の間隔）が狭くな
るほど逆ナローチャネル効果の影響は大きくなり、トラ
ンジスタのしきい値電圧の制御が非常に困難となる。一
方、図１２（ａ）に示すようにＳＴＩ段差が高くなり過
ぎるとゲート電極を微細エッチングする際に、分離領域
端の段差部分にエッチング残が発生するなどの不具合の
原因となる。こうした不具合を防ぐため、ＳＴＩ段差は
０〜６００Åの範囲となることが望ましい。
【０００６】本発明は、上記のような問題点を解消する
ためになされたものであり、トレンチ型素子分離構造の
ＳＴＩ段差部の落ち込みを防ぐとともに、その高さが適
切な大きさとなるよう制御することにより、素子の特性
劣化が少ないトレンチ型素子分離構造の製造方法を提供
し、素子の歩留りおよび信頼性を向上させることを目的
とする。
【０００７】
【課題を解決するための手段】本発明による第１のトレ
ンチ型素子分離構造の製造方法は、シリコン基板上に酸
化シリコン膜およびシリコン窒化膜を順に形成する第１
の工程と、前記シリコン窒化膜および前記酸化シリコン
膜を貫通して前記シリコン基板の内部に至る溝を形成す
る第２の工程と、前記溝の内壁に熱酸化膜を形成する第
３の工程と、前記溝に酸化物を堆積する第４の工程と、
前記シリコン窒化膜を停止層とした研磨処理により前記
酸化物の一部を除去する第５の工程と、前記第１の工程
において形成される前記シリコン窒化膜の第１の膜厚、
前記第２の工程を終えた前記シリコン窒化膜の第２の膜
厚、前記第４の工程において前記溝に堆積される前記酸
化物の第１の高さ、前記第５の工程を終えた前記シリコ
ン窒化膜の第３の膜厚、および前記第５の工程を終えた
前記酸化物の第２の高さのうち少なくとも一つの測定値
に基づいて、前記第５の工程の後、前記酸化物を所定量
エッチングする第６の工程と、前記第６の工程の後に前
記シリコン窒化膜をエッチングする第７の工程と、前記
第７の工程の後に前記酸化シリコン膜をエッチングする
第８の工程とを含むものである。
【０００８】また、第６の工程において、シリコン窒化
膜の第２の膜厚に酸化物の第２の高さを加えた値から前
記酸化物の第１の高さを減じて得られる値に基づいて、
前記酸化物を所定量エッチングするものである。
【０００９】また、第６の工程において、シリコン窒化
膜の第２の膜厚および酸化物の第２の高さに基づいて、
前記酸化物を所定量エッチングするものである。
【００１０】本発明による第２のトレンチ型素子分離構
造の製造方法は、シリコン基板上に酸化シリコン膜およ
びシリコン窒化膜を順に形成する第１の工程と、前記シ
リコン窒化膜および前記酸化シリコン膜を貫通して前記
シリコン基板の内部に至る溝を形成する第２の工程と、
前記溝の内壁に熱酸化膜を形成する第３の工程と、前記
溝に酸化物を堆積する第４の工程と、前記シリコン窒化
膜を停止層とした研磨処理により前記酸化物の一部を除
去する第５の工程と、前記第５の工程の後、前記酸化物
を所定量エッチングする第６の工程と、前記第６の工程
の後に前記シリコン窒化膜をエッチングする第７の工程
と、前記第７の工程の際にエッチング溶液に溶解したシ
リコンの量に基づいて、前記酸化シリコン膜と共に前記
酸化物を所定量エッチングする第８の工程とを含むもの
である。
【００１１】本発明による第３のトレンチ型素子分離構
造の製造方法は、シリコン基板上に酸化シリコン膜およ
びシリコン窒化膜を順に形成する第１の工程と、前記シ
リコン窒化膜および前記酸化シリコン膜を貫通して前記
シリコン基板の内部に至る溝を形成する第２の工程と、
前記溝の内壁に熱酸化膜を形成する第３の工程と、前記
溝に酸化物を堆積する第４の工程と、前記シリコン窒化
膜を停止層とした研磨処理により前記酸化物の一部を除
去する第５の工程と、前記第５の工程の後に前記シリコ
ン窒化膜をエッチングする第６の工程と、前記第６の工
程により形成される前記酸化シリコン膜と前記酸化物と
の段差の測定値に基づいて、前記酸化シリコン膜ととも
に前記酸化物を所定量エッチングする第７の工程とを含
むものである。
【００１２】本発明による第４のトレンチ型素子分離構
造の製造方法は、シリコン基板上に酸化シリコン膜、ポ
リシリコン膜、およびシリコン窒化膜を順に形成する第
１の工程と、前記シリコン窒化膜、前記ポリシリコン
膜、および前記酸化シリコン膜を貫通して前記シリコン
基板の内部に至る溝を形成する第２の工程と、前記溝の
内壁に熱酸化膜を形成する第３の工程と、前記溝に酸化
物を堆積する第４の工程と、前記シリコン窒化膜を停止
層とした研磨処理により前記酸化物の一部を除去する第
５の工程と、前記第１の工程において形成される前記シ
リコン窒化膜の第１の膜厚、前記第２の工程を終えた前
記シリコン窒化膜の第２の膜厚、前記第４の工程におい
て前記溝に堆積される前記酸化物の第１の高さ、前記第
５の工程を終えた前記シリコン窒化膜の第３の膜厚、お
よび前記第５の工程を終えた前記酸化物の第２の高さの
うち少なくとも一つの測定値に基づいて、前記第５の工
程の後、前記酸化物を所定量エッチングする第６の工程
と、前記第６の工程の後に前記シリコン窒化膜および前
記ポリシリコン膜を順にエッチングする第７の工程と、
前記第７の工程の後に前記酸化シリコン膜をエッチング
する第８の工程とを含むものである。
【００１３】また、第６の工程において、シリコン窒化
膜の第２の膜厚に酸化物の第２の高さを加えた値から前
記酸化物の第１の高さを減じて得られる値に基づいて、
前記酸化物を所定量エッチングするものである。
【００１４】また、第６の工程において、シリコン窒化
膜の第２の膜厚および酸化物の第２の高さに基づいて、
前記酸化物を所定量エッチングするものである。
【００１５】本発明による第５のトレンチ型素子分離構
造の製造方法は、シリコン基板上に酸化シリコン膜、ポ
リシリコン膜、およびシリコン窒化膜を順に形成する第
１の工程と、前記シリコン窒化膜、前記ポリシリコン
膜、および前記酸化シリコン膜を貫通して前記シリコン
基板の内部に至る溝を形成する第２の工程と、前記溝の
内壁に熱酸化膜を形成する第３の工程と、前記溝に酸化
物を堆積する第４の工程と、前記シリコン窒化膜を停止
層とした研磨処理により前記酸化物の一部を除去する第
５の工程と、前記第５の工程の後、前記酸化物を所定量
エッチングする第６の工程と、前記第６の工程の後に前
記シリコン窒化膜および前記ポリシリコン膜を順にエッ
チングする第７の工程と、前記第７の工程の際に前記シ
リコン窒化膜のエッチング溶液に溶解したシリコンの量
に基づいて、前記酸化シリコン膜と共に前記酸化物を所
定量エッチングする第８の工程とを含むものである。
【００１６】本発明による第６のトレンチ型素子分離構
造の製造方法は、シリコン基板上に酸化シリコン膜、ポ
リシリコン膜、およびシリコン窒化膜を順に形成する第
１の工程と、前記シリコン窒化膜、前記ポリシリコン
膜、および前記酸化シリコン膜を貫通して前記シリコン
基板の内部に至る溝を形成する第２の工程と、前記溝の
内壁に熱酸化膜を形成する第３の工程と、前記溝に酸化
物を堆積する第４の工程と、前記シリコン窒化膜を停止
層とした研磨処理により前記酸化物の一部を除去する第
５の工程と、前記第５の工程の後に前記シリコン窒化膜
および前記ポリシリコン膜を順にエッチングする第６の
工程と、前記第６の工程において、前記シリコン窒化膜
をエッチングすることにより形成される前記ポリシリコ
ン膜と前記酸化物との段差、または前記ポリシリコン膜
をエッチングすることにより形成される前記酸化シリコ
ン膜と前記酸化物との段差の測定値に基づいて前記酸化
シリコン膜とともに前記酸化物を所定量エッチングする
第７の工程とを含むものである。
【００１７】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。尚、従来と同一、または相当する
ものについては同一符号を付して説明を省略する。 実施の形態１．ＳＴＩ段差のばらつきは、図１０に示す
素子形成工程のうち、工程１において堆積するシリコン
窒化膜３の膜厚のばらつき、工程２において溝１３を形
成する際に生じるシリコン窒化膜３のロス量のばらつ
き、工程４において溝１３に堆積する酸化物１１の高さ
のばらつき、工程５における平坦化処理によるシリコン
窒化膜３および酸化物１１のロス量のばらつきに起因し
ている。従って、上記の各工程において、シリコン窒化
膜３の膜厚、および酸化物１１の高さを測定し、その測
定値に基づいて、酸化物１１の高さを補正することによ
り素子完成時のＳＴＩ段差を適切に制御することができ
る。本実施の形態によるトレンチ型素子分離構造の製造
方法は、工程５の平坦化処理の後、上記測定値に基づい
て酸化物１１の高さを補正し、ＳＴＩ段差を適切な大き
さに制御するものである。
【００１８】図１は、本実施の形態によるトレンチ型素
子分離構造の形成方法を示す工程断面図およびフローチ
ャートである。まず工程１１に示すようにシリコン基板
１上に下敷酸化膜２およびシリコン窒化膜３を順に積層
形成すると共にシリコン窒化膜３の膜厚Ａを測定した
後、工程１２において素子分離用の溝１３を形成し、溝
１３形成後のシリコン窒化膜３の膜厚Ｂを測定する。次
に、工程１３に示すように熱酸化により溝１３の内壁に
熱酸化膜１０を形成した後、工程１４に示すようにＣＶ
Ｄ法により全面に酸化物１１を堆積し、この酸化物１１
の高さＡを測定する。次に、工程１５に示すようにシリ
コン窒化膜３をストッパとしたＣＭＰ法によりシリコン
窒化膜３上に形成された酸化物１１を除去し、溝１３内
部にのみ酸化物１１を残す。この際、平坦化処理後のシ
リコン窒化膜３の膜厚Ｃ、酸化物１１の高さＢ、を測定
する。次に工程１６に示すように、上記のシリコン窒化
膜３の膜厚Ａ，Ｂ，Ｃおよび酸化物１１の高さＡ，Ｂの
値に基づいて酸化物１１を所定量エッチングし、この時
点でＳＴＩ段差を調整する。次に工程１７に示すように
熱リン酸によりシリコン窒化膜３を除去した後、下敷酸
化膜２をフッ酸で除去することにより、ＳＴＩ段差が制
御されたトレンチ型素子分離構造を得ることができる。
【００１９】尚、シリコン窒化膜３の膜厚Ａ，Ｂ，Ｃ
は、光干渉法等の光学的手法を用いて、測定することが
できる。また、溝１３に堆積された酸化物１１の高さ
Ａ，Ｂは、光干渉法等の光学的手法を用いて測定するこ
とができる。この場合、酸化物１０と熱酸化膜１１が同
質の材料であるため、高さＡは、熱酸化膜１１とシリコ
ン基板１との境界面からの高さとして検出されるが、こ
の値を高さＡ，Ｂとして用いてもよい。
【００２０】ここで、シリコン窒化膜３の膜厚Ａ，Ｂ，
Ｃ、および酸化物１１の高さＡ，Ｂに基づくＳＴＩ段差
の補正方法について述べる。ＳＴＩ段差のばらつきが、
主に工程１１において形成されるシリコン窒化膜３の膜
厚のばらつきに起因する場合はシリコン窒化膜３の膜厚
Ａの値を、工程１２において溝１３を形成する際に生じ
るシリコン窒化膜３のロス量のばらつきに起因する場合
はシリコン窒化膜３の膜厚Ｂの値を、工程１４において
堆積される酸化物１１の高さのばらつきに起因する場合
は酸化物１１の高さＡの値をそれぞれ測定し、これらの
大きさに応じて酸化物１１のエッチング量を調整する。
また、工程１５において、平坦化処理を行うことにより
生じるシリコン窒化膜３のロス量のばらつきによる場合
はシリコン窒化膜３の膜厚Ｃの値を、同工程において生
じる酸化物１１のロス量のばらつきによる場合は酸化物
１１の高さＡおよびＢの値を用い、平坦化処理によるロ
ス量に応じて酸化物１１のエッチング量を調整する。
【００２１】図２に膜厚Ｃ（平坦化処理を行った後のシ
リコン窒化膜３の膜厚）および高さＢ（平坦化処理を行
った後の酸化物１１の高さ）に基づいて酸化物１１の高
さを補正する場合のエッチング量の一例を示す。図２に
示すように、シリコン窒化膜３の膜厚、および酸化物１
１の高さに応じて酸化物１１をエッチングすることによ
り酸化物１１の高さを補正し、ＳＴＩ段差を適切な大き
さにすることができる。
【００２２】また、工程１１において形成されるシリコ
ン窒化膜３の膜厚のばらつき、工程１２において溝１３
を形成する際に生じるシリコン窒化膜３のロス量のばら
つき、工程１５における平坦化処理量のばらつきの全て
が同程度関与することによりＳＴＩ段差のばらつきが生
じる場合は、（シリコン窒化膜３の膜厚Ｂ）−｛（酸化
物１１の高さＡ）−（酸化物１１の高さＢ）｝により求
められる平坦化処理量を用い、この平坦化処理量に応じ
て酸化物１１のエッチング量を調整することにより、Ｓ
ＴＩ段差の大きさを均一化することができる。図３に、
この平坦化処理量を用いた酸化物１１のエッチング量の
一例を示す。図３に示すように、平坦化処理量が小さい
場合は、酸化物１１のエッチング量を小さくし、平坦化
処理量が大きい場合はエッチング量を大きくすることに
よりＳＴＩ段差を補正する。
【００２３】また、工程１１において形成されるシリコ
ン窒化膜３の膜厚のばらつき、工程１２において溝１３
を形成する際に生じるシリコン窒化膜３のロス量のばら
つき、工程１４において形成される埋込み酸化膜１１の
膜厚のばらつき、および工程１５における平坦化処理量
のばらつきの全てが同程度関与することによりＳＴＩ段
差のばらつきが生じる場合は、シリコン窒化膜３の膜厚
Ａおよび酸化物１１の高さＢの値を用い工程１６におけ
る酸化物１１のエッチング量を制御する。
【００２４】実施の形態２．図４は本実施の形態による
トレンチ型の素子分離構造の形成方法を示す工程断面図
およびフローチャートである。工程２１〜２６は、実施
の形態１の図１に示す工程１１〜１６と同様である。工
程２７において熱リン酸溶液によりシリコン窒化膜３を
除去する際、使用する熱リン酸溶液の新旧度合い（熱リ
ン酸溶液がそれまでに処理したウェハの数）によって酸
化物１１の高さのロス量にばらつきが発生する。このた
め、工程２６において膜厚Ａ，Ｂ，Ｃおよび高さＡ，Ｂ
に基づいて酸化物１１のエッチング量を調整しても、熱
リン酸溶液の新旧度合いにより、工程２７において下敷
酸化膜２を除去した後の酸化物１１の高さ（高さＣ）に
ばらつきが生じてしまう。そこで本実施の形態では、熱
リン酸溶液の新旧度合いに基づいて、工程２８において
フッ酸により下敷酸化膜２を除去する際、同時にエッチ
ングされる酸化物１１のエッチング量を制御する。これ
により、ＳＴＩ段差が基板面から落ち込むことなく、そ
の大きさが適切に制御されたトレンチ型素子分離構造を
得ることができる。
【００２５】熱リン酸溶液の新旧度合いを計る指標とし
て、溶液中に溶け込んでいるシリコンの量を用いること
ができる。熱リン酸溶液に溶け込んでいるシリコンの量
が少ない場合は、工程２８において、下敷酸化膜２をフ
ッ酸によりエッチングする際のエッチング量を標準より
少なくし、多い場合はこの工程２８におけるエッチング
量を標準より多くすることにより、同時にエッチングさ
れる酸化物１１のエッチング量を制御することができ
る。これにより、ＳＴＩ段差が基板面から落ち込むこと
なく、その大きさが適切に制御されたトレンチ型素子分
離構造が形成される。図５にシリコン基板の処理枚数を
熱リン酸溶液の新旧度合いの指標として用い、この処理
枚数に応じて工程２８のエッチング時間を制御する場合
のエッチング時間の一例、およびこのとき同時にエッチ
ングされる酸化物１１のエッチング量を示す。
【００２６】実施の形態３．本実施の形態は、シリコン
窒化膜３を除去して形成される下敷酸化膜２と酸化物１
１との段差を測定し、その測定値に基づいて下敷酸化膜
２と共にエッチングされる酸化物１１のエッチング量を
調整するものである。
【００２７】図６は本実施の形態によるトレンチ型の素
子分離構造の形成方法を示す工程断面図およびフローチ
ャートである。工程３１に示すようにシリコン基板１上
に下敷酸化膜２、シリコン窒化膜３を順に積層形成した
後、工程３２においてシリコン基板１に素子分離用の溝
１３を形成する。次に、工程３３に示すように熱酸化に
より溝の内壁に熱酸化膜１０を形成した後、工程３４に
示すようにＣＶＤ法により全面に酸化物１１を堆積す
る。次に、工程３５に示すようにシリコン窒化膜３をス
トッパとしたＣＭＰ法によりシリコン窒化膜３の上部に
形成された酸化物１１を除去することにより溝内部にの
み酸化物１１を形成する。次の工程３６において熱リン
酸によりシリコン窒化膜３を除去したときに形成される
ＳＴＩ段差を測定し、その測定値に基づいて工程３７に
おいてフッ酸により下敷酸化膜２を除去する際、同時に
エッチングされる酸化膜１１のエッチング量を制御す
る。これによりＳＴＩ段差の大きさが適切に制御された
トレンチ型素子分離構造が形成される。
【００２８】実施の形態４．図７は、本実施の形態によ
るトレンチ型素子分離構造の形成方法を示す工程断面図
およびフローチャートである。本実施の形態は実施の形
態１を、図１１に示す従来のトレンチ型素子分離構造の
形成方法に応用したものである。つまり、工程４１にお
いて、下敷酸化膜２とシリコン窒化膜３との間にポリシ
リコン膜４を形成することにより、工程４３の熱酸化処
理において形成される熱酸化膜１０の形成範囲を拡大
し、工程４８において下敷酸化膜２を除去する際に生じ
るくぼみを抑制する効果を実施の形態１によるトレンチ
型素子分離構造の製造方法に付加するものである。
【００２９】以下、本実施の形態によるトレンチ型素子
分離構造の形成方法を図７により説明する。まず工程４
１に示すようにシリコン基板１上に下敷酸化膜２、ポリ
シリコン膜４およびシリコン窒化膜３を順に積層形成す
ると共にシリコン窒化膜３の膜厚Ａを測定した後、工程
４２において素子分離用の溝１３を形成し、溝１３形成
後のシリコン窒化膜３の膜厚Ｂを測定する。次に、工程
４３に示すように熱酸化により溝１３の内壁に熱酸化膜
１０を形成する。工程４４に示すようにＣＶＤ法により
全面に酸化物１１を堆積した後、熱酸化膜１０の高さＤ
を測定する。次に、工程１５に示すようにシリコン窒化
膜３をストッパとしたＣＭＰ法によりシリコン窒化膜３
上に形成された酸化物１１を除去し、溝１３内部にのみ
酸化物１１を残す。この際、平坦化処理後のシリコン窒
化膜３の膜厚Ｃ、および酸化物１１の高さＥを測定す
る。次に工程１６に示すように、シリコン窒化膜３の膜
厚Ａ，Ｂ，Ｃおよび酸化物１１の高さＤ、Ｅの値に基づ
いて酸化物１１を所定量エッチングし、この時点でＳＴ
Ｉ段差を調整する。次に工程４７に示すように熱リン酸
によりシリコン窒化膜３を除去し、アンモニア過水によ
りポリシリコン膜４を除去する。この後、下敷酸化膜２
をフッ酸で除去することにより、ＳＴＩ段差が適切に制
御されたトレンチ型素子分離構造を得ることができる。
またこのとき、ポリシリコン４の内壁に形成された酸化
膜の作用によりくぼみの発生を抑制することができる。
【００３０】ここで、工程４６における酸化物１１のエ
ッチング量は実施の形態１で述べたものと同様の方法で
制御する。つまり、ＳＴＩ段差のばらつきが、主に工程
４１において形成されるシリコン窒化膜３の膜厚のばら
つきに起因する場合はシリコン窒化膜３の膜厚Ａの値
を、工程４２において溝１３を形成する際に生じるシリ
コン窒化膜３のロス量のばらつきに起因する場合はシリ
コン窒化膜３の膜厚Ｂの値を、工程４４において形成さ
れる酸化物１１の高さのばらつきに起因する場合は酸化
物の高さＤの値をそれぞれ測定し、これらの大きさに応
じて酸化物１１のエッチング量を調整する。また、工程
４５において平坦化処理を行うことにより生じるシリコ
ン窒化膜３のばらつきに起因する場合はシリコン窒化膜
３の膜厚Ｃの値を、同工程において生じる酸化物１１の
ロス量のばらつきによる場合は酸化物の高さＤおよびＥ
の値を用い、平坦化処理によるロス量に応じて酸化物１
１のエッチング量を調整する。
【００３１】図８に膜厚Ｃ（平坦化処理を行った後のシ
リコン窒化膜３の膜厚）および高さＥ（平坦化処理を行
った後の酸化物１１の高さ）に基づいて酸化物１１の高
さを補正する場合のエッチング量の一例を示す。ただ
し、このときのポリシリコン膜４の膜厚は５０ｎｍであ
る。
【００３２】また、工程４１において形成されるシリコ
ン窒化膜３の膜厚のばらつき、工程４２において溝１３
を形成する際に生じるシリコン窒化膜２のロス量のばら
つき、工程４５における平坦化処理量のばらつきの全て
が同程度関与することによりＳＴＩ段差のばらつきが生
じる場合は、（シリコン窒化膜３の膜厚Ｂ）−｛（酸化
物１１の高さＤ）−（酸化物１１の高さＥ）｝により求
められる平坦化処理量を用い、工程４６における酸化物
１１のエッチング量を制御する。図９にこの平坦化処理
量を用いた酸化物１１の高さを補正する場合のエッチン
グ量の一例を示す。
【００３３】尚、本実施の形態は、実施の形態２にも適
用することができる。つまり、工程４７においてシリコ
ン窒化膜３をエッチングする際、エッチング溶液に溶け
込んでいるシリコンの量を測定し、その測定値に基づい
て工程４８において下敷酸化膜２をエッチングする際の
エッチング量（エッチング時間）を調整してもよい。ま
た、本実施の形態は、実施の形態３にも適用することが
できる。この場合、シリコン窒化膜３を除去して形成さ
れるポリシリコン膜４と酸化物１１との段差を測定し、
その測定値に基づいて工程４８のエッチング量を制御す
る。また、さらにポリシリコン膜４を除去して形成され
る下敷酸化膜２との段差を測定し、その測定値に基づい
て、エッチング量を制御してもよい。
【００３４】
【発明の効果】請求項１に記載された第１のトレンチ型
素子分離構造の製造方法は、シリコン窒化膜の第１〜第
３の膜厚、および酸化物の第１、第２の高さのうち少な
くともいずれか１つの測定値に基づいて前記酸化物の高
さを補正するので、シリコン基板面からの前記酸化物の
高さを適切な大きさに制御することができる。
【００３５】請求項４に記載された第２のトレンチ型素
子分離構造の製造方法は、シリコン窒化膜のエッチング
溶液に溶解したシリコンの量に基づいて、酸化シリコン
膜と共に、酸化物を所定量エッチングするので、前記エ
ッチング溶液の新旧度合いに影響されることなく、シリ
コン基板面からの前記酸化物の高さを適切な大きさに制
御することができる。
【００３６】請求項５に記載された第３のトレンチ型素
子分離構造の製造方法は、第６の工程により形成される
酸化シリコン膜と酸化物との段差の測定値に基づいて、
前記酸化シリコン膜とともに前記酸化物を所定量エッチ
ングするので、エッチング溶液の新旧度合いに影響され
ることなく、シリコン基板面からの前記酸化物の高さを
適切な大きさに制御することができる。
【００３７】請求項６に記載された第４のトレンチ型素
子分離構造の製造方法は、シリコン窒化膜の第１〜第３
の膜厚、および酸化物の第１、第２の高さのうち少なく
ともいずれか１つの測定値に基づいて前記酸化物の高さ
を補正するので、シリコン基板面からの前記酸化物の高
さを適切な大きさに制御するとともに、前記酸化物の周
囲に生じるくぼみを抑制することができる。
【００３８】請求項９に記載された第５のトレンチ型素
子分離構造の製造方法は、シリコン窒化膜のエッチング
溶液に溶解したシリコンの量に基づいて、酸化シリコン
膜と共に、酸化物を所定量エッチングするので、前記エ
ッチング溶液の新旧度合いに影響されることなく、シリ
コン基板面からの前記酸化物の高さを適切な大きさに制
御することができる。
【００３９】請求項１０に記載された第６のトレンチ型
素子分離構造の製造方法は、第６の工程により形成され
る酸化シリコン膜と酸化物との段差の測定値に基づい
て、前記酸化シリコン膜とともに前記酸化物を所定量エ
ッチングするので、エッチング溶液の新旧度合いに影響
されることなく、シリコン基板面からの前記酸化物の高
さを適切な大きさに制御するとともに、酸化物の周囲に
生じるくぼみを抑制することができる。
【図面の簡単な説明】
【図１】 実施の形態１によるトレンチ型素子分離構造
の形成方法を示す工程断面図およびフローチャートであ
る。
【図２】 実施の形態１によるエッチング制御方法の一
例を示す図である。
【図３】 実施の形態１によるエッチング制御方法の一
例を示す図である。
【図４】 実施の形態２によるトレンチ型素子分離構造
の形成方法を示す工程断面図およびフローチャートであ
る。
【図５】 実施の形態２によるエッチング制御方法の一
例を示す図である。
【図６】 実施の形態３によるトレンチ型素子分離構造
の形成方法を示す工程断面図およびフローチャートであ
る。
【図７】 実施の形態４によるトレンチ型素子分離構造
の形成方法を示す工程断面図およびフローチャートであ
る。
【図８】 実施の形態４によるエッチング制御方法の一
例を示す図である。
【図９】 実施の形態４によるエッチング制御方法の一
例を示す図である。
【図１０】 トレンチ型素子分離構造の形成方法を示す
工程断面図である。
【図１１】 トレンチ型素子分離構造の形成方法を示す
工程断面図である。
【図１２】 従来のトレンチ型素子分離構造の製造方法
における問題点を説明するための図である。
【図１３】 トレンチ型素子分離構造を用いた素子の電
極形成工程を説明するための図である。
【符号の説明】
１ シリコン基板，２ 下敷酸化膜，３ シリコン窒化
膜，４ ポリシリコン膜，１１ 酸化物，１３ 溝。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に酸化シリコン膜および
    シリコン窒化膜を順に形成する第１の工程と、前記シリ
    コン窒化膜および前記酸化シリコン膜を貫通して前記シ
    リコン基板の内部に至る溝を形成する第２の工程と、前
    記溝の内壁に熱酸化膜を形成する第３の工程と、前記溝
    に酸化物を堆積する第４の工程と、前記シリコン窒化膜
    を停止層とした研磨処理により前記酸化物の一部を除去
    する第５の工程と、前記第１の工程において形成される
    前記シリコン窒化膜の第１の膜厚、前記第２の工程を終
    えた前記シリコン窒化膜の第２の膜厚、前記第４の工程
    において前記溝に堆積される前記酸化物の第１の高さ、
    前記第５の工程を終えた前記シリコン窒化膜の第３の膜
    厚、および前記第５の工程を終えた前記酸化物の第２の
    高さのうち少なくとも一つの測定値に基づいて、前記第
    ５の工程の後、前記酸化物を所定量エッチングする第６
    の工程と、前記第６の工程の後に前記シリコン窒化膜を
    エッチングする第７の工程と、前記第７の工程の後に前
    記酸化シリコン膜をエッチングする第８の工程とを含む
    トレンチ型素子分離構造の製造方法。
  2. 【請求項２】 第６の工程において、シリコン窒化膜の
    第２の膜厚に酸化物の第２の高さを加えた値から前記酸
    化物の第１の高さを減じて得られる値に基づいて、前記
    酸化物を所定量エッチングすることを特徴とする請求項
    １に記載のトレンチ型素子分離構造の製造方法。
  3. 【請求項３】 第６の工程において、シリコン窒化膜の
    第２の膜厚および酸化物の第２の高さに基づいて、前記
    酸化物を所定量エッチングすることを特徴とする請求項
    １に記載のトレンチ型素子分離構造の製造方法。
  4. 【請求項４】 シリコン基板上に酸化シリコン膜および
    シリコン窒化膜を順に形成する第１の工程と、前記シリ
    コン窒化膜および前記酸化シリコン膜を貫通して前記シ
    リコン基板の内部に至る溝を形成する第２の工程と、前
    記溝の内壁に熱酸化膜を形成する第３の工程と、前記溝
    に酸化物を堆積する第４の工程と、前記シリコン窒化膜
    を停止層とした研磨処理により前記酸化物の一部を除去
    する第５の工程と、前記第５の工程の後、前記酸化物を
    所定量エッチングする第６の工程と、前記第６の工程の
    後に前記シリコン窒化膜をエッチングする第７の工程
    と、前記第７の工程の際にエッチング溶液に溶解したシ
    リコンの量に基づいて、前記酸化シリコン膜と共に前記
    酸化物を所定量エッチングする第８の工程とを含むトレ
    ンチ型素子分離構造の製造方法。
  5. 【請求項５】 シリコン基板上に酸化シリコン膜および
    シリコン窒化膜を順に形成する第１の工程と、前記シリ
    コン窒化膜および前記酸化シリコン膜を貫通して前記シ
    リコン基板の内部に至る溝を形成する第２の工程と、前
    記溝の内壁に熱酸化膜を形成する第３の工程と、前記溝
    に酸化物を堆積する第４の工程と、前記シリコン窒化膜
    を停止層とした研磨処理により前記酸化物の一部を除去
    する第５の工程と、前記第５の工程の後に前記シリコン
    窒化膜をエッチングする第６の工程と、前記第６の工程
    により形成される前記酸化シリコン膜と前記酸化物との
    段差の測定値に基づいて、前記酸化シリコン膜とともに
    前記酸化物を所定量エッチングする第７の工程とを含む
    トレンチ型素子分離構造の製造方法。
  6. 【請求項６】 シリコン基板上に酸化シリコン膜、ポリ
    シリコン膜、およびシリコン窒化膜を順に形成する第１
    の工程と、前記シリコン窒化膜、前記ポリシリコン膜、
    および前記酸化シリコン膜を貫通して前記シリコン基板
    の内部に至る溝を形成する第２の工程と、前記溝の内壁
    に熱酸化膜を形成する第３の工程と、前記溝に酸化物を
    堆積する第４の工程と、前記シリコン窒化膜を停止層と
    した研磨処理により前記酸化物の一部を除去する第５の
    工程と、前記第１の工程において形成される前記シリコ
    ン窒化膜の第１の膜厚、前記第２の工程を終えた前記シ
    リコン窒化膜の第２の膜厚、前記第４の工程において前
    記溝に堆積される前記酸化物の第１の高さ、前記第５の
    工程を終えた前記シリコン窒化膜の第３の膜厚、および
    前記第５の工程を終えた前記酸化物の第２の高さのうち
    少なくとも一つの測定値に基づいて、前記第５の工程の
    後、前記酸化物を所定量エッチングする第６の工程と、
    前記第６の工程の後に前記シリコン窒化膜および前記ポ
    リシリコン膜を順にエッチングする第７の工程と、前記
    第７の工程の後に前記酸化シリコン膜をエッチングする
    第８の工程とを含むトレンチ型素子分離構造の製造方
    法。
  7. 【請求項７】 第６の工程において、シリコン窒化膜の
    第２の膜厚に酸化物の第２の高さを加えた値から前記酸
    化物の第１の高さを減じて得られる値に基づいて、前記
    酸化物を所定量エッチングすることを特徴とする請求項
    ６に記載のトレンチ型素子分離構造の製造方法。
  8. 【請求項８】 第６の工程において、シリコン窒化膜の
    第２の膜厚および酸化物の第２の高さに基づいて、前記
    酸化物を所定量エッチングすることを特徴とする請求項
    ６に記載のトレンチ型素子分離構造の製造方法。
  9. 【請求項９】 シリコン基板上に酸化シリコン膜、ポリ
    シリコン膜、およびシリコン窒化膜を順に形成する第１
    の工程と、前記シリコン窒化膜、前記ポリシリコン膜、
    および前記酸化シリコン膜を貫通して前記シリコン基板
    の内部に至る溝を形成する第２の工程と、前記溝の内壁
    に熱酸化膜を形成する第３の工程と、前記溝に酸化物を
    堆積する第４の工程と、前記シリコン窒化膜を停止層と
    した研磨処理により前記酸化物の一部を除去する第５の
    工程と、前記第５の工程の後、前記酸化物を所定量エッ
    チングする第６の工程と、前記第６の工程の後に前記シ
    リコン窒化膜および前記ポリシリコン膜を順にエッチン
    グする第７の工程と、前記第７の工程の際に前記シリコ
    ン窒化膜のエッチング溶液に溶解したシリコンの量に基
    づいて、前記酸化シリコン膜と共に前記酸化物を所定量
    エッチングする第８の工程とを含むトレンチ型素子分離
    構造の製造方法。
  10. 【請求項１０】 シリコン基板上に酸化シリコン膜、ポ
    リシリコン膜、およびシリコン窒化膜を順に形成する第
    １の工程と、前記シリコン窒化膜、前記ポリシリコン
    膜、および前記酸化シリコン膜を貫通して前記シリコン
    基板の内部に至る溝を形成する第２の工程と、前記溝の
    内壁に熱酸化膜を形成する第３の工程と、前記溝に酸化
    物を堆積する第４の工程と、前記シリコン窒化膜を停止
    層とした研磨処理により前記酸化物の一部を除去する第
    ５の工程と、前記第５の工程の後に前記シリコン窒化膜
    および前記ポリシリコン膜を順にエッチングする第６の
    工程と、前記第６の工程において、前記シリコン窒化膜
    をエッチングすることにより形成される前記ポリシリコ
    ン膜と前記酸化物との段差、または前記ポリシリコン膜
    をエッチングすることにより形成される前記酸化シリコ
    ン膜と前記酸化物との段差の測定値に基づいて前記酸化
    シリコン膜とともに前記酸化物を所定量エッチングする
    第７の工程とを含むトレンチ型素子分離構造の製造方
    法。
JP2000344865A 2000-03-17 2000-11-13 トレンチ型素子分離構造の製造方法 Withdrawn JP2001332614A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000344865A JP2001332614A (ja) 2000-03-17 2000-11-13 トレンチ型素子分離構造の製造方法
TW090105376A TW479288B (en) 2000-03-17 2001-03-08 Method of manufacturing trench type element isolation structure
US09/809,184 US6472324B2 (en) 2000-03-17 2001-03-16 Method of manufacturing trench type element isolation structure
KR10-2001-0013573A KR100374763B1 (ko) 2000-03-17 2001-03-16 트렌치형 소자 분리 구조의 제조 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000-75320 2000-03-17
JP2000075320 2000-03-17
JP2000344865A JP2001332614A (ja) 2000-03-17 2000-11-13 トレンチ型素子分離構造の製造方法

Publications (2)

Publication Number Publication Date
JP2001332614A true JP2001332614A (ja) 2001-11-30
JP2001332614A5 JP2001332614A5 (ja) 2005-08-04

Family

ID=26587750

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000344865A Withdrawn JP2001332614A (ja) 2000-03-17 2000-11-13 トレンチ型素子分離構造の製造方法

Country Status (4)

Country Link
US (1) US6472324B2 (ja)
JP (1) JP2001332614A (ja)
KR (1) KR100374763B1 (ja)
TW (1) TW479288B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2008091550A (ja) * 2006-09-29 2008-04-17 Fujitsu Ltd 半導体装置の製造方法および製造システム
KR100894771B1 (ko) * 2006-10-31 2009-04-24 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6625514B1 (en) * 2001-05-23 2003-09-23 Advanced Micro Devices, Inc. Method and apparatus for optical lifetime tracking of trench features
US6649489B1 (en) * 2003-02-13 2003-11-18 Taiwan Semiconductor Manufacturing Company Poly etching solution to improve silicon trench for low STI profile
US7772653B1 (en) 2004-02-11 2010-08-10 National Semiconductor Corporation Semiconductor apparatus comprising bipolar transistors and metal oxide semiconductor transistors
US20050197721A1 (en) * 2004-02-20 2005-09-08 Yung-Cheng Chen Control of exposure energy on a substrate
JP4859355B2 (ja) * 2004-08-13 2012-01-25 セイコーエプソン株式会社 トレンチ素子分離構造の形成方法、半導体基板および半導体装置
KR100672765B1 (ko) * 2004-10-30 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20070170542A1 (en) * 2006-01-26 2007-07-26 Micron Technology, Inc. Method of filling a high aspect ratio trench isolation region and resulting structure
US9054025B2 (en) * 2008-11-03 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Process for controlling shallow trench isolation step height
US8963241B1 (en) 2009-11-13 2015-02-24 Maxim Integrated Products, Inc. Integrated MOS power transistor with poly field plate extension for depletion assist
US20110115019A1 (en) * 2009-11-13 2011-05-19 Maxim Integrated Products, Inc. Cmos compatible low gate charge lateral mosfet
US20110115018A1 (en) * 2009-11-13 2011-05-19 Maxim Integrated Products, Inc. Mos power transistor
US8969958B1 (en) 2009-11-13 2015-03-03 Maxim Integrated Products, Inc. Integrated MOS power transistor with body extension region for poly field plate depletion assist
US8987818B1 (en) 2009-11-13 2015-03-24 Maxim Integrated Products, Inc. Integrated MOS power transistor with thin gate oxide and low gate charge
US8946851B1 (en) 2009-11-13 2015-02-03 Maxim Integrated Products, Inc. Integrated MOS power transistor with thin gate oxide and low gate charge
CN102157428A (zh) * 2010-02-12 2011-08-17 中芯国际集成电路制造(上海)有限公司 形成浅沟槽隔离结构的方法
US8349653B2 (en) 2010-06-02 2013-01-08 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional metal interconnect technologies
US10672748B1 (en) 2010-06-02 2020-06-02 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional heterogeneous technologies integration
US8580133B2 (en) * 2011-11-14 2013-11-12 Globalfoundries Inc. Methods of controlling the etching of silicon nitride relative to silicon dioxide
CN102765043B (zh) * 2012-07-03 2015-07-22 上海华力微电子有限公司 一种浅沟槽隔离工艺研磨装置及其使用方法
CN102945830B (zh) * 2012-11-02 2014-12-10 上海华力微电子有限公司 一种控制浅沟道绝缘层制程中衬底氧化层的均匀性的方法
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11569368B2 (en) * 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104086A (en) 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US5981354A (en) * 1997-03-12 1999-11-09 Advanced Micro Devices, Inc. Semiconductor fabrication employing a flowable oxide to enhance planarization in a shallow trench isolation process
US6090683A (en) * 1997-06-16 2000-07-18 Micron Technology, Inc. Method of etching thermally grown oxide substantially selectively relative to deposited oxide

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2008091550A (ja) * 2006-09-29 2008-04-17 Fujitsu Ltd 半導体装置の製造方法および製造システム
KR100894771B1 (ko) * 2006-10-31 2009-04-24 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법

Also Published As

Publication number Publication date
US6472324B2 (en) 2002-10-29
TW479288B (en) 2002-03-11
KR100374763B1 (ko) 2003-03-04
KR20010090455A (ko) 2001-10-18
US20010034130A1 (en) 2001-10-25

Similar Documents

Publication Publication Date Title
JP2001332614A (ja) トレンチ型素子分離構造の製造方法
US7528031B2 (en) Semiconductor device and method for manufacturing the same
JP4825402B2 (ja) 半導体装置の製造方法
JP2001257259A (ja) 素子分離構造形成方法
JP2008072032A (ja) 半導体装置の製造方法
US6333242B1 (en) Method of fabricating semiconductor device without having grooves at edge portions of STI
US6825128B2 (en) Method for manufacturing semiconductor device
US7678664B2 (en) Method for fabricating semiconductor device
US6342431B2 (en) Method for eliminating transfer gate sacrificial oxide
JP2008016499A (ja) 半導体装置およびその製造方法
US6265286B1 (en) Planarization of LOCOS through recessed reoxidation techniques
US6444539B1 (en) Method for producing a shallow trench isolation filled with thermal oxide
US6573141B1 (en) In-situ etch and pre-clean for high quality thin oxides
JP2001176983A (ja) 半導体装置及びその製造方法
KR20030077387A (ko) 반도체 장치 제조 방법
JPH05102297A (ja) 半導体装置の製造方法
US7368364B2 (en) Method for manufacturing element isolation structural section
KR0167252B1 (ko) 반도체 집적회로의 소자격리방법
JPH10150034A (ja) 半導体素子のフィールド酸化膜形成方法
US11417736B2 (en) Dual shield oxide damage control
JP3053009B2 (ja) 半導体装置の製造方法
KR100588216B1 (ko) 게이트 산화막 형성 방법
JP2003158177A (ja) 半導体装置およびその製造方法
JPH11317443A (ja) 半導体装置の製造方法
US20210202300A1 (en) Fabricating metal-oxide semiconductor device using a post-linear-anneal operation

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20040630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050107

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090122

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090212