JP2002151465A - 半導体装置の製造方法および製造システム、並びに半導体装置 - Google Patents
半導体装置の製造方法および製造システム、並びに半導体装置Info
- Publication number
- JP2002151465A JP2002151465A JP2000349027A JP2000349027A JP2002151465A JP 2002151465 A JP2002151465 A JP 2002151465A JP 2000349027 A JP2000349027 A JP 2000349027A JP 2000349027 A JP2000349027 A JP 2000349027A JP 2002151465 A JP2002151465 A JP 2002151465A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- film
- semiconductor device
- recipe
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 79
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000005530 etching Methods 0.000 claims abstract description 66
- 238000005259 measurement Methods 0.000 claims abstract description 48
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 9
- 238000012545 processing Methods 0.000 claims description 170
- 238000004519 manufacturing process Methods 0.000 claims description 104
- 238000001039 wet etching Methods 0.000 claims description 58
- 239000012535 impurity Substances 0.000 claims description 25
- 239000000126 substance Substances 0.000 claims description 18
- 238000012937 correction Methods 0.000 claims description 12
- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 27
- 239000000758 substrate Substances 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052710 silicon Inorganic materials 0.000 abstract description 13
- 239000010703 silicon Substances 0.000 abstract description 13
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 57
- 239000011229 interlayer Substances 0.000 description 46
- 239000000243 solution Substances 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 101100135117 Oryza sativa subsp. japonica RR13 gene Proteins 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Weting (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
の安定した半導体装置を高い歩留まりで製造することを
目的とする。 【解決手段】 シリコン基板1の上にシリコン酸化膜3
5、ポリシリコン膜36、およびシリコン窒化膜32を
形成する。エッチングによって所定のトレンチ形成した
後、そのトレンチを埋め込むように酸化膜を堆積させ
る。シリコン窒化膜32をストッパ膜としてCMPを行
うことで分離酸化膜33を形成する。分離酸化膜33の
膜厚を測定し、その測定値に基づいてフィードフォワー
ド的に決定された条件で分離酸化膜33をエッチングす
る。以後、シリコン窒化膜32およびポリシリコン膜3
4を順次除去する。
Description
方法および製造システム、並びに半導体装置に係り、特
に、半導体装置の歩留まりを高めるうえで有効な製造方
法および製造システム、並びにそれらの方法または装置
を用いて製造される半導体装置に関する。
エッチング処理の前後にウェハ上で膜厚測定を行い、そ
の結果をエッチング条件にフィードバックすることで工
程の安定化を図る技術が提案されている。例えば、特開
平10−275753号には、所定の膜の形成後や、所
定の膜のエッチング後に、任意の頻度で膜厚測定を行
い、その結果に基づいて成膜装置やエッチング装置の経
時的な変動を把握することが記載されている。このよう
にして把握された経時的な変動に関する情報は、上記従
来技術において、アラームを発生させる時期や装置のメ
ンテナンス時期を判断する際の基礎データとして、或い
は成膜やエッチングなどの条件を調整する際の基礎デー
タとして利用される。また、特開平7−29958号に
は、ウェハ処理の前後に所定の検査を行い、その検査結
果に基づいて、そのウェハ処理の条件を自動的に変更す
る技術が開示されている。
た従来の技術は、所定の処理の前後に行われるウェハ検
査の結果を、その処理の条件などにフィードバックする
技術である。つまり、上記従来の技術は、ある工程の処
理条件を、その工程で処理されたウェハの状態に基づい
て補正する技術である。この場合、あるウェハを対象と
して行われた検査結果は、そのウェハ自体の処理には反
映されない。この点、従来の技術は、個々の工程におけ
る加工誤差などが、個々のウェハに積み重ねられるとい
う問題を有するものであった。
めになされたもので、ウェハの状態を、フィードフォワ
ードの手法で、そのウェハの処理条件に反映させること
により、品質の安定した半導体装置を高い歩留まりで製
造することのできる製造方法を提供することを第1の目
的とする。また、本発明は、ウェハの状態を、フィード
フォワードの手法で、そのウェハの処理条件に反映させ
ることにより、品質の安定した半導体装置を高い歩留ま
りで製造することのできる製造システムを提供すること
を第2の目的とする。更に、本発明は、上記の製造方法
または製造システムを用いて製造される半導体装置を提
供することを第3の目的とする。
複数の処理工程を含む半導体装置の製造方法であって、
所定の処理工程に付されるウェハを対象として、所定の
測定値を取得する第1のステップと、前記所定の処理工
程の処理条件を、前記測定値に基づいて決定する第2の
ステップと、前記第2のステップで決定された処理条件
に従って前記所定の処理工程を実行する第3のステップ
と、を含むことを特徴とするものである。
導体装置の製造方法であって、前記所定の処理は、所定
の被処理膜を対象とするエッチング処理であり、前記所
定の測定値は、前記被処理膜の物理量を表す値であるこ
とを特徴とするものである。
導体装置の製造方法であって、前記測定値は、前記被処
理膜の膜厚であることを特徴とするものである。
導体装置の製造方法であって、前記被処理膜は不純物を
含有するシリコン酸化膜であり、前記測定値は、前記シ
リコン酸化膜に含有される不純物の濃度であることを特
徴とするものである。
導体装置の製造方法であって、前記測定値は、前記被処
理膜の屈折率であることを特徴とするものである。
導体装置の製造方法であって、前記測定値は、前記被処
理膜の寸法であることを特徴とするものである。
何れか1項記載の半導体装置の製造方法であって、前記
第1のステップは、製造ラインの測定装置が前記所定の
測定値を取得するサブステップを含み、前記第2のステ
ップは、前記測定装置が前記所定の測定値を製造ライン
のメインコンピュータに送信するサブステップと、前記
メインコンピュータが予め記憶している処理レシピを参
照して前記測定値に基づいて前記処理条件を決定するサ
ブステップとを含み、前記第3のステップは、前記第2
のステップで決定された処理条件を前記メインコンピュ
ータが製造ラインの処理装置に送信するサブステップ
と、前記処理装置が前記処理条件に従って前記所定の処
理工程を実行するサブステップとを含むことを特徴とす
るものである。
何れか1項記載の半導体装置の製造方法であって、前記
第1のステップは、製造ラインの測定装置が前記所定の
測定値を取得するサブステップを含み、前記第2のステ
ップは、前記測定装置が前記所定の測定値を製造ライン
のメインコンピュータに送信するサブステップと、前記
メインコンピュータが前記測定値に基づいて決定した指
令信号を製造ラインの処理装置に送信するサブステップ
と、前記処理装置が前記指令信号に基づいて、予め記憶
している処理レシピを参照して前記処理条件を決定する
サブステップとを含み、前記第3のステップは、前記処
理装置が前記第2のステップで決定された処理条件に従
って前記所定の処理工程を実行するサブステップを含む
ことを特徴とするものである。
何れか1項記載の半導体装置の製造方法であって、前記
所定の処理は、所定の被処理膜を対象とするウェットエ
ッチング処理であり、前記所定の測定値は、前記被処理
膜の物理量を表す値であり、更に、前記ウェットエッチ
ングに用いられる薬液の交換後の経過時間を計数する第
4のステップを含み、前記第2のステップでは、前記ウ
ェットエッチングの処理条件が、前記測定値および前記
経過時間に基づいて決定され、前記第3のステップで
は、その処理条件に従ってウェットエッチング処理が実
行されることを特徴とするものである。
造方法であって、所定の被処理膜をウェットエッチング
で処理するステップと、前記ウェットエッチングに用い
られる薬液の交換後の経過時間を計数するステップと、
前記ウェットエッチングの処理条件を、前記経過時間に
基づいて決定するステップと、前記ステップで決定され
た処理条件に従って前記ウェットエッチングを実行する
ステップと、を含むことを特徴とするものである。
を実行する半導体装置の製造システムであって、所定の
処理工程に付されるウェハを対象として、所定の測定値
を取得する測定装置と、前記所定の処理工程の処理条件
を、前記測定値に基づいて決定するレシピ決定部と、前
記レシピ決定部で決定された処理条件に従って前記所定
の処理工程を実行する処理装置と、を備えることを特徴
とするものである。
の半導体装置の製造システムであって、前記所定の処理
は、所定の被処理膜を対象とするエッチング処理であ
り、前記所定の測定値は、前記被処理膜の物理量を表す
値であることを特徴とするものである。
の半導体装置の製造システムであって、前記測定値は、
前記被処理膜の膜厚であることを特徴とするものであ
る。
の半導体装置の製造システムであって、前記被処理膜は
不純物を含有するシリコン酸化膜であり、前記測定値
は、前記シリコン酸化膜に含有される不純物の濃度であ
ることを特徴とするものである。
の半導体装置の製造システムであって、前記測定値は、
前記被処理膜の屈折率であることを特徴とするものであ
る。
の半導体装置の製造システムであって、前記測定値は、
前記被処理膜の寸法であることを特徴とするものであ
る。
16の何れか1項記載の半導体装置の製造システムであ
って、前記測定装置および前記処理装置と通信可能なメ
インコンピュータを備え、前記メインコンピュータは、
前記レシピ決定部と、前記測定装置から送信される前記
測定値を受信する測定値受信部と、複数の処理レシピを
記憶するレシピメモリと、前記レシピ決定部で決定され
た処理条件を前記処理装置に送信するレシピ送信部とを
備え、前記レシピ決定部は、前記レシピメモリに記憶さ
れている処理レシピを参照して前記測定値に基づいて前
記処理条件を決定することを特徴とするものである。
16の何れか1項記載の半導体装置の製造システムであ
って、前記測定装置および前記処理装置と通信可能なメ
インコンピュータを備え、前記メインコンピュータは、
前記測定装置から送信される前記測定値を受信する測定
値受信部と、前記測定値に応じた指令信号を前記処理装
置に送信する指令送信部とを備え、前記処理装置は、前
記レシピ決定部と、複数の処理レシピを記憶するレシピ
メモリとを備え、前記レシピ決定部は、前記レシピメモ
リに記憶されている処理レシピを参照して前記指令信号
に基づいて前記処理条件を決定することを特徴とするも
のである。
18の何れか1項記載の半導体装置の製造システムであ
って、前記所定の処理装置は、所定の被処理膜をウェッ
トエッチングするウェットエッチング装置であり、前記
測定装置は、前記被処理膜の物理量を表す値を測定する
装置であり、前記ウェットエッチングに用いられる薬液
の交換後の経過時間を計数する経過時間管理部と、前記
ウェットエッチングの処理条件を、前記経過時間に基づ
いて補正するレシピ補正部とを備え、前記ウェットエッ
チング装置は、前記レシピ決定部および前記レシピ補正
部の双方で処理された処理条件に従って前記ウェットエ
ッチングを実行することを特徴とするものである。
をウェットエッチングで処理する半導体装置の製造シス
テムであって、前記ウェットエッチングに用いられる薬
液の交換後の経過時間を計数する経過時間管理部と、前
記ウェットエッチングの処理条件を、前記経過時間に基
づいて決定するレシピ補正部と、前記レシピ補正部で決
定された処理条件に従って前記ウェットエッチングを実
行するユニットと、を備えることを特徴とするものであ
る。
って、請求項1乃至10の何れか1項記載の半導体装置
の製造方法により製造されることを特徴とするものであ
る。
って、請求項11乃至20の何れか1項記載の半導体装
置の製造システムにより製造されることを特徴とするも
のである。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
態1である半導体装置の製造システムの構成を表すブロ
ック図を示す。図1に示すように、本実施形態の製造シ
ステムは、メインコンピュータ10と、測定装置12
と、処理装置14とを備えている。メインコンピュータ
10と、測定装置12と、処理装置14とは、相互に情
報通信ができるように通信回線を介して接続されてい
る。
程で実行すべき種々の処理を行うための装置であり、例
えば、ウェハ上に所定の膜を形成するための成膜装置
や、ウェハ上の膜をエッチングするためのドライエッチ
ング装置或いはウェットエッチング装置などで構成され
る。図1には、複数の処理装置14が描かれているが、
本実施形態のシステムに含まれる処理装置14は1台だ
けであってもよい。
おいて、ウェハを対象として所定の検査を行う装置であ
り、例えば、ウェハ表面に形成されている膜の厚さを測
定する膜厚測定装置、ウェハ表面の膜に含有される不純
物の濃度を測定する不純物測定装置、ウェハ表面に形成
されたパターンの寸法を測定する寸法測定装置、或いは
ウェハ表面に形成されている膜の層間酸化膜を測定する
層間酸化膜測定装置などで構成される。図1には、測定
装置12が1台だけ描かれているが、本実施形態のシス
テム内には、複数の測定装置12が配置されてもよい。
によって測定された測定値を受信する測定値受信部16
を備えている。測定値受信部16で受信された測定値
は、測定値記憶部18によって、被測定ウェハに付与さ
れたIDと共に、測定値メモリ20に記憶される。
信部22を備えている。処理装置14は、ウェハの処理
を開始する前に、必要に応じて、加工対象のウェハに付
されているIDをメインコンピュータ10に向けて送信
する。以下、IDを送信した処理装置14を、特に「制
御対象処理装置14」と称す。ID受信部22は、制御
対象処理装置14から送信されるIDを受信してレシピ
決定部に転送する。レシピ決定部24は、そのIDに基
づいて、制御対象処理装置14で加工されるウェハに関
して測定値メモリ20に記憶されている測定値、より具
体的には、制御対象処理装置14による処理の直前に測
定された測定値を読み出す。
際の条件は、その処理が開始される時点でのウェハの状
態に応じて適宜設定されることが望ましい。つまり、制
御対象処理装置14がウェハを処理する際の条件は、そ
の処理の直前に、そのウェハに関して測定された測定値
に応じて適宜設定されることが望ましい。
モリ26には、制御対象処理装置14における最適な処
理条件、すなわち、上記の測定値との関係で予め定めら
れた最適な処理条件が記録されている。上述したレシピ
決定部24は、測定値メモリ20から読み出した測定値
に基づいて、レシピメモリ26より、その測定値に応じ
た最適な処理条件を読み出す。このようにして読み出さ
れた最適な処理条件は、レシピ送信部28によって制御
対象処理装置14に送信される。
ンコンピュータ10から送信されてくる最適条件を用い
てウェハの処理を行う。このように、本実施形態のシス
テムは、測定装置12によって測定されたウェハの状態
を、フィードフォワードの手法で制御対象処理装置14
の処理条件に反映させることができる。つまり、本実施
形態のシステムは、測定装置12によって測定されるウ
ェハの状態を、そのウェハ自体の処理条件に反映させる
ことができる。このため、本実施形態のシステムによれ
ば、個々の工程における誤差がウェハ上に積み重ねられ
ることがなく、品質の安定した半導体装置を高い歩留ま
りで製造することができる。
造システムの動作について更に詳細に説明する。本実施
形態の製造システムは、トレンチ構造を用いた素子分離
の製造工程において、トレンチ内部に埋め込まれる分離
酸化膜の表面と、シリコン基板の表面との段差を精度良
く制御することを目的としている。トレンチ構造を用い
た素子分離の製造工程では、以下に示すように処理が実
行される。
1の表面には、シリコン酸化膜35、ポリシリコン膜3
4、およびシリコン窒化膜2が形成される。シリコン窒
化膜32は、形成すべきトレンチの形状に合わせてパタ
ーニングされる。パターニングされたシリコン窒化膜3
2をマスクとしてドライエッチングが行われることによ
りシリコン基板31にトレンチが形成される。次に、ト
レンチ内部が埋め込まれるように、シリコン基板31の
全面にCVD(Chemical Vapor Deposition)によって酸
化膜が堆積される。その後、トレンチの内部にのみ酸化
膜を残して分離酸化膜33を形成するため、トレンチか
らはみ出している酸化膜がCMP(Chemical Mechanical
Polishing)によって除去される。
分離酸化膜33のエッチング、シリコン窒化膜32のエ
ッチング、およびポリシリコン膜34のエッチングが順
次実行される。上述した一連の処理の過程で、CMPに
よる研磨量には、比較的大きな誤差が生じ易い。このた
め、分離酸化膜33のエッチングを、既定の条件に従っ
て実行したのでは、分離酸化膜33の表面とシリコン基
板31の表面との段差36を、最終的に精度良く所望の
値とすることが困難である。
すように、酸化膜のCMP処理が終了した後、分離酸化
膜33の膜厚が測定される。そして、その結果得られた
測定値は、フィードフォワードの手法で分離酸化膜33
のエッチング条件に反映される。つまり、本実施形態に
おいては、CMPの後に分離酸化膜33の膜厚を測定す
る膜厚測定装置が図1に示す測定装置12に相当し、ま
た、分離酸化膜33のエッチングに用いられるエッチン
グ装置が上述した制御対象処理装置14に相当してい
る。
ば、ウェハのCMP処理が終了する毎に、そのウェハ上
の分離酸化膜33の膜厚が測定される。その結果得られ
た測定値は、メインコンピュータ10に送信され、その
ウェハのIDと共に測定値メモリ20に記録される。更
に、そのウェハが分離酸化膜33のエッチング工程に到
達した段階で、エッチング装置はメインコンピュータ1
0に対して最適条件の送信を要求する。そして、エッチ
ング装置の処理条件が、レシピ決定部24によって決定
された最適条件に設定される。以後、分離酸化膜33
は、その最適条件によりエッチングされる。
磨量のばらつきに関わらず、分離酸化膜33の表面と、
シリコン基板31の表面との段差を、最終的に常に精度
良く所望の値に制御することができる。従って、本実施
形態の製造方法ないしは製造システムによれば、品質の
安定した半導体装置を、高い歩留まりで製造することが
できる。
ェハ毎にIDを設定して、分離酸化膜33のエッチング
条件をウェハ毎に設定することとしているが、本発明は
これに限定されるものではない。すなわち、ロット単位
でIDを設定し、エッチング条件をロット単位で設定す
ることとしてもよい。
コンピュータ10の内部で処理条件を設定し、その条件
をメインコンピュータ10からエッチング装置(制御対
象処理装置14)へ送信することとしているが、本発明
はこれに限定されるものではない。すなわち、エッチン
グ装置側に予め複数の処理条件を記憶させておき、メイ
ンコンピュータ10に、それらの条件の中から最適な条
件を選択させることとしてもよい。
発明の実施の形態2について説明する。本実施形態の製
造方法では、実施の形態1の場合と同様の手順でCMP
の処理が実行された後、図1(B)に示すように、シリ
コン窒化膜のエッチングが行われる。図1(A)は、ポ
リシリコン膜34の上からシリコン窒化膜が除去された
後の状態を示す。
定装置12によって分離酸化膜33の膜厚が測定され
る。膜厚の測定値は、実施の形態1の場合と同様にメイ
ンコンピュータ10に送信され、ウェハに付されたID
と共に記録される。次に、そのウェハを対象として分離
酸化膜33のエッチングが行われる。この際、実施の形
態1の場合と同様に、エッチング装置(制御対象処理装
置14に相当)の処理条件が、メインコンピュータ10
によって最適な条件に設定される。
によれば、分離酸化膜33のエッチング条件に、CMP
に伴う分離酸化膜33の膜厚ばらつきと、シリコン窒化
膜の除去に伴う分離酸化膜33の膜厚ばらつきとを反映
させることができる。このため、本実施形態の製造方法
ないし製造システムによれば、実施の形態1の場合に比
して更に精度良く分離酸化膜33の表面とシリコン基板
31の表面との段差を所望の値に制御することができ
る。
発明の実施の形態3について説明する。実施の形態3
は、半導体装置が備える層間酸化膜の平坦化を目的とし
たエッチング工程において、層間酸化膜の膜厚を精度良
く制御することを目的としている。本実施形態では、半
導体装置の製造過程において、以下に示すように処理が
実行される。
1の上には、トランジスタのゲート電極38や、メモリ
セルのキャパシタ電極40など、種々の配線要素が形成
される。次に、それらの配線要素が覆われるように、例
えばCVD法によって、シリコン基板31の全面に層間
酸化膜42が堆積される。この際、層間酸化膜42の表
面には、上述した配線要素の有無や、配線要素の構造の
相異に起因して段差が形成される。
て、図示しない上層配線が形成される。層間酸化膜42
の表面における段差は、上層配線を形成する際にパター
ニング不良などの原因となる。このため、本実施形態で
は、上層配線の形成に先立って、層間酸化膜42の凹領
域が覆われるようにレジスト膜44が形成される。そし
て、そのレジスト膜44をマスクとして、層間酸化膜4
2のエッチバックが行われる。
は、層間酸化膜42が堆積された後、写真製版によりレ
ジスト膜44が形成される前に、その層間酸化膜42の
膜厚が測定される。そして、その結果得られた測定値
は、フィードフォワードの手法で層間酸化膜42のエッ
チバック条件に反映される。つまり、本実施形態におい
ては、層間酸化膜42の堆積後にその膜厚を測定する膜
厚測定装置が図1に示す測定装置12に相当し、また、
層間酸化膜42のエッチバックに用いられるエッチング
装置が上述した制御対象処理装置14に相当している。
ば、ウェハ上に層間酸化膜42が堆積された直後に膜厚
測定装置(測定装置12)によってその膜厚が測定され
る。その結果得られた測定値は、メインコンピュータ1
0に送信され、被測定ウェハのIDと共に測定値メモリ
20に記録される。更に、そのウェハが層間酸化膜42
のエッチバック工程に到達した段階で、エッチング装置
(制御対象処理装置14)はメインコンピュータ10に
対して最適条件の送信を要求する。そして、メインコン
ピュータ10のレシピ決定部24によって、層間酸化膜
42の膜厚に基づいて決定された最適条件が、エッチン
グ装置の処理条件として設定される。以後、層間酸化膜
42は、その最適条件によりエッチバックされる。
する前に、層間酸化膜42の膜厚を精度良く均一化する
ことができる。このため、本実施形態の製造方法ないし
製造システムによれば、上層配線のパターニング不良を
有効に防止して、品質の安定した半導体装置を、高い歩
留まりで製造することができる。
ェハ毎にIDを設定して、層間酸化膜42のエッチング
条件をウェハ毎に設定することとしているが、本発明は
これに限定されるものではない。すなわち、ロット単位
でIDを設定し、エッチング条件をロット単位で設定す
ることとしてもよい。
コンピュータ10の内部で処理条件を設定し、その条件
をメインコンピュータ10からエッチング装置(制御対
象処理装置14)へ送信することとしているが、本発明
はこれに限定されるものではない。すなわち、エッチン
グ装置側に予め複数の処理条件を記憶させておき、メイ
ンコンピュータ10に、それらの条件の中から最適な条
件を選択させることとしてもよい。
発明の実施の形態4について説明する。実施の形態4
は、実施の形態3の場合と同様に、半導体装置が備える
層間酸化膜の平坦化を目的としたエッチング工程におい
て、層間酸化膜の膜厚を精度良く制御することを目的と
している。以下、実施の形態4が実施の形態3と相異す
る点を説明する。
は、BまたはPなどの不純物を含有する酸化膜が用いら
れる。BやPを含む酸化膜で層間酸化膜42を形成した
場合、その平坦性を高めることができる。従って、本実
施形態の方法によれば、実施の形態3の場合に比して、
より容易に層間酸化膜42を平坦化することができる。
されている場合、その不純物の濃度は、層間酸化膜42
のエッチング速度に影響を与える。図6は、バッファー
ドフッ酸(HF4FとHFの混合液)を用いたウェットエッチ
ングにおいて、酸化膜に含有されるPの濃度が酸化膜の
エッチング速度に与える影響を表したグラフである。図
6に示すように、酸化膜のエッチング速度は、Pの濃度
が増すに連れて増大する。従って、層間酸化膜42に含
まれる不純物の濃度は、エッチング工程の後に残存する
層間酸化膜42の膜厚を決める大きな要因の一つであ
る。
は、層間酸化膜42が堆積された後、写真製版によりレ
ジスト膜44が形成される前に、その層間酸化膜42に
含有される不純物の濃度が測定される。そして、その結
果得られた測定値は、フィードフォワードの手法で層間
酸化膜42のエッチバック条件に反映される。つまり、
本実施形態においては、層間酸化膜42の堆積後にその
内部の不純物濃度を測定する不純物濃度測定装置が図1
に示す測定装置12に相当し、また、層間酸化膜42の
エッチバックに用いられるエッチング装置が上述した制
御対象処理装置14に相当している。
ば、ウェハ上に層間酸化膜42が堆積された直後に不純
物測定装置(測定装置12)によってその内部の不純物
濃度が測定される。その結果得られた測定値は、メイン
コンピュータ10に送信され、被測定ウェハのIDと共
に測定値メモリ20に記録される。更に、そのウェハが
層間酸化膜42のエッチバック工程に到達した段階で、
エッチング装置(制御対象処理装置14)はメインコン
ピュータ10に対して最適条件の送信を要求する。そし
て、メインコンピュータ10のレシピ決定部24によっ
て、層間酸化膜42内の不純物濃度に基づいて決定され
た最適条件が、エッチング装置の処理条件として設定さ
れる。以後、層間酸化膜42は、その最適条件でエッチ
バックされる。
する前に、層間酸化膜42の膜厚を精度良く均一化する
ことができる。このため、本実施形態の製造方法ないし
製造システムによれば、上層配線のパターニング不良を
有効に防止して、品質の安定した半導体装置を、高い歩
留まりで製造することができる。
ェハ毎にIDを設定して、層間酸化膜42のエッチング
条件をウェハ毎に設定することとしているが、本発明は
これに限定されるものではない。すなわち、ロット単位
でIDを設定し、エッチング条件をロット単位で設定す
ることとしてもよい。
コンピュータ10の内部で処理条件を設定し、その条件
をメインコンピュータ10からエッチング装置(制御対
象処理装置14)へ送信することとしているが、本発明
はこれに限定されるものではない。すなわち、エッチン
グ装置側に予め複数の処理条件を記憶させておき、メイ
ンコンピュータ10に、それらの条件の中から最適な条
件を選択させることとしてもよい。
分離酸化膜33或いは層間酸化膜42のエッチング条件
が、それらの膜厚に基づいて決定されている。更に、上
述した実施の形態4では、層間酸化膜42のエッチング
条件が、その内部に含有される不純物の濃度に基づいて
決定されている。しかしながら、分離酸化膜33や層間
酸化膜42のエッチング条件の基礎は、それらの膜厚や
不純物濃度に限定されるものではない。例えば、分離酸
化膜33や層間酸化膜42のエッチング条件は、それら
の膜の屈折率に基づいて決定することとしてもよい。
発明の実施の形態5について説明する。実施の形態5
は、微細な配線パターンを精度良く形成することを目的
としている。本実施形態では、半導体装置の製造過程に
おいて、以下に示すように処理が実行される。
1の上には、配線層46および酸化膜48が形成され
る。配線層46は、例えばドープトポリシリコン、或い
はタングステンやタングステンシリサイドなどのメタル
材料で形成される。酸化膜48の上には、写真製版によ
り、形成すべき微細パターンに比して僅かに大きなパタ
ーンにレジスト膜50がパターニングされる。
膜48がドライエッチングされる。その後、酸化膜48
の上に残存するレジスト膜50が、酸素プラズマ処理な
どにより除去される。その結果、図7(B)に示す状態
が形成される。
エッチングによって酸化膜48の外形が縮小される。酸
化膜48は、上記の如く縮小されることにより、ドライ
エッチングによっては実現が困難な微細なパターンとな
る。
化膜48をマスクとして、配線層46がドライエッチン
グされる。その結果、シリコン基板31上に、微細なパ
ターンを有する配線52が形成される。
差を生じさせる要因としては、主として、(1)写真製版
により形成されるレジスト膜50の寸法誤差、および
(2)ドライエッチングの際に生ずるサイドエッチによる
酸化膜48の寸法誤差が挙げられる。そこで、本実施形
態では、最終的な配線52の寸法を精度良く所望の値と
するために、以下に示す手法でレジスト膜50や酸化膜
48の寸法誤差を補正する。
示すように、写真製版によるレジスト膜50の形成、レ
ジスト膜50をマスクとする酸化膜48のドライエッチ
ング、およびレジスト膜50の除去が終了した後に、パ
ターニングされた酸化膜48の寸法測定が行われる。そ
して、その結果得られた測定値は、フィードフォワード
の手法で酸化膜48のウェットエッチング条件に反映さ
れる。つまり、本実施形態においては、レジスト膜50
の除去後に酸化膜12の寸法を測定する寸法測定装置が
図1に示す測定装置12に相当し、また、酸化膜12を
ウェットエッチングするウェットエッチング装置が上述
した制御対象処理装置14に相当している。
ば、ウェットエッチングの実行に先立って、酸化膜48
の寸法が寸法測定装置(測定装置12)によって測定さ
れる。その結果得られた測定値は、メインコンピュータ
10に送信され、被測定ウェハのIDと共に測定値メモ
リ20に記録される。更に、そのウェハがウェットエッ
チングの工程に到達した段階で、ウェットエッチング装
置(制御対象処理装置14)はメインコンピュータ10
に対して最適条件の送信を要求する。そして、メインコ
ンピュータ10のレシピ決定部24によって、酸化膜1
2の寸法に基づいて決定された最適条件が、ウェットエ
ッチング装置の処理条件として設定される。以後、酸化
膜12は、その最適条件によりウェットエッチングされ
る。
の寸法誤差やサイドエッチによる酸化膜48の寸法誤差
を、ウェットエッチングによって吸収することができ
る。このため、本実施形態の製造方法ないし製造システ
ムによれば、微細な配線52を極めて精度良くパターニ
ングすることができ、品質の安定した半導体装置を、高
い歩留まりで製造することができる。
ェハ毎にIDを設定して、酸化膜12のウェットエッチ
ング条件をウェハ毎に設定することとしているが、本発
明はこれに限定されるものではない。すなわち、ロット
単位でIDを設定し、ウェットエッチングの条件をロッ
ト単位で設定することとしてもよい。
コンピュータ10の内部で処理条件を設定し、その条件
をメインコンピュータ10からウェットエッチング装置
(制御対象処理装置14)へ送信することとしている
が、本発明はこれに限定されるものではない。すなわ
ち、ウェットエッチング装置側に予め複数の処理条件を
記憶させておき、メインコンピュータ10に、それらの
条件の中から最適な条件を選択させることとしてもよ
い。
明の実施の形態6について説明する。図8は、本実施形
態の製造システムの特徴部を説明するためのブロック図
を示す。本実施形態の製造システムは、実施の形態5の
製造システムに加えて、図8に示すレシピ補正部54お
よび経過時間管理部56を備えている。レシピ補正部5
4および経過時間管理部56は、メインコンピュータ1
0の内部およびウェットエッチング装置の内部(処理装
置14の内部)の何れかに配置することができる。
グ装置内の薬液が交換されてからの経過時間を計数する
ユニットである。また、レシピ補正部54は、その経過
時間に応じてウェットエッチングの基本レシピを補正す
るユニットである。ウェットエッチングの薬液は、その
交換の後、時間の経過に伴って変質する。また、ウェッ
トエッチングのエッチング速度は、薬液の変質に伴って
変化する。従って、ウェットエッチングによって酸化膜
48を精度良くエッチングするためには、ウェットエッ
チングの条件を薬液交換後の経過時間に応じて補正する
ことが有効である。
エッチングの条件を、ドライエッチング後における酸化
膜48の寸法に基づいて補正することができると共に、
その条件を薬液交換後の経過時間に基づいて補正するこ
とができる。このため、本実施形態の製造システムない
し製造方法によれば、実施の形態5の場合に比して、更
に精度良く配線52をパターニングすることができる。
ライエッチング後の酸化膜48の寸法をフィードフォワ
ードの手法で酸化膜48のウェットエッチング条件に反
映させる手法と、薬液交換後の経過時間を上記のウェッ
トエッチング条件に反映させる手法とを組み合わせて用
いることとしているが、本発明はこれに限定されるもの
ではない。すなわち、薬液交換後の経過時間に基づいて
ウェットエッチングの条件を補正する手法は、酸化膜4
8の寸法に基づいてウェットエッチング条件を補正する
手法と切り離して単独で用いてもよい。
ッチング(ドライエッチングまたはウェットエッチン
グ)の処理に限り、その条件をフィードフォワードの手
法で補正することとしているが、フィードフォワードに
よる補正が適用できる処理はこれに限定されるものでは
ない。例えば、成膜処理の条件や、CMPの条件などを
フィードフォワードの手法で補正してもよい。
ているので、以下に示すような効果を奏する。請求項1
または11記載の発明によれば、処理の対象となるウェ
ハの状態を、フィードフォワードの手法でそのウェハの
処理条件に反映させることができる。従って、本発明に
よれば、品質の安定した半導体装置を高い歩留まりで製
造することができる。
被処理膜の物理量をその膜のエッチング条件に反映させ
ることができる。このため、本発明によれば、被処理膜
のエッチングを精度良く行うことができる。
被処理膜の膜厚をエッチング条件に反映させることがで
きる。このため、本発明によれば、膜厚のばらつきに関
わらず、被処理膜を精度良くをエッチングすることがで
きる。
被処理膜に含有される不純物濃度をエッチング条件に反
映させることができる。このため、本発明によれば、不
純物濃度の相違に起因するエッチング速度の相違に関わ
らず、被処理膜を精度良くエッチングすることができ
る。
被処理膜の屈折率をエッチング条件に反映させることが
できる。このため、本発明によれば、屈折率の相違に起
因するエッチング速度の相違に関わらず、被処理膜を精
度良くエッチングすることができる。
被処理膜の寸法をエッチング条件に反映させることがで
きる。このため、本発明によれば、エッチング処理の開
始時点における寸法の相違に関わらず、被処理膜を精度
良く所望の寸法まで縮小させることができる。
測定値に応じた処理条件をメインコンピュータ内で決定
し、その条件を処理装置に設定することができる。
測定値に応じた処理条件を、処理装置の内部で決定する
ことができる。
明によれば、薬液の状態に応じてウェットエッチングの
条件を補正することができる。このため、本発明によれ
ば、薬液の変質に関わらず、常に被処理膜を精度良くウ
ェットエッチングすることができる。
ば、安定した品質を有し、かつ、高い歩留まりで製造し
得る特性を持つ半導体装置を実現することができる。
を説明するためのブロック図である。
ための断面図およびフローチャートである。
ための断面図およびフローチャートである。
ための断面図およびフローチャートである。
ための断面図およびフローチャートである。
図である。
ための断面図およびフローチャートである。
を説明するためのブロック図である。
14 処理装置、16 測定値受信部、 18 測定
値記憶部、 20 測定値メモリ、22 ID受信
部、 24 レシピ決定部、 26 レシピ送信
部、 31 シリコン基板、 33 分離酸化膜、
38 ゲート電極、 40キャパシタ電極、
42 層間酸化膜、 44;50 レジスト膜、
46 配線層、 48 酸化膜、 52 配線、
54 レシピ補正部、56 経過時間管理部。
Claims (22)
- 【請求項1】 複数の処理工程を含む半導体装置の製造
方法であって、 所定の処理工程に付されるウェハを対象として、所定の
測定値を取得する第1のステップと、 前記所定の処理工程の処理条件を、前記測定値に基づい
て決定する第2のステップと、 前記第2のステップで決定された処理条件に従って前記
所定の処理工程を実行する第3のステップと、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項2】 前記所定の処理は、所定の被処理膜を対
象とするエッチング処理であり、 前記所定の測定値は、前記被処理膜の物理量を表す値で
あることを特徴とする請求項1記載の半導体装置の製造
方法。 - 【請求項3】 前記測定値は、前記被処理膜の膜厚であ
ることを特徴とする請求項2記載の半導体装置の製造方
法。 - 【請求項4】 前記被処理膜は不純物を含有するシリコ
ン酸化膜であり、 前記測定値は、前記シリコン酸化膜に含有される不純物
の濃度であることを特徴とする請求項2記載の半導体装
置の製造方法。 - 【請求項5】 前記測定値は、前記被処理膜の屈折率で
あることを特徴とする請求項2記載の半導体装置の製造
方法。 - 【請求項6】 前記測定値は、前記被処理膜の寸法であ
ることを特徴とする請求項2記載の半導体装置の製造方
法。 - 【請求項7】 前記第1のステップは、製造ラインの測
定装置が前記所定の測定値を取得するサブステップを含
み、 前記第2のステップは、前記測定装置が前記所定の測定
値を製造ラインのメインコンピュータに送信するサブス
テップと、前記メインコンピュータが予め記憶している
処理レシピを参照して前記測定値に基づいて前記処理条
件を決定するサブステップとを含み、 前記第3のステップは、前記第2のステップで決定され
た処理条件を前記メインコンピュータが製造ラインの処
理装置に送信するサブステップと、前記処理装置が前記
処理条件に従って前記所定の処理工程を実行するサブス
テップとを含むことを特徴とする請求項1乃至6の何れ
か1項記載の半導体装置の製造方法。 - 【請求項8】 前記第1のステップは、製造ラインの測
定装置が前記所定の測定値を取得するサブステップを含
み、 前記第2のステップは、前記測定装置が前記所定の測定
値を製造ラインのメインコンピュータに送信するサブス
テップと、前記メインコンピュータが前記測定値に基づ
いて決定した指令信号を製造ラインの処理装置に送信す
るサブステップと、前記処理装置が前記指令信号に基づ
いて、予め記憶している処理レシピを参照して前記処理
条件を決定するサブステップとを含み、 前記第3のステップは、前記処理装置が前記第2のステ
ップで決定された処理条件に従って前記所定の処理工程
を実行するサブステップを含むことを特徴とする請求項
1乃至6の何れか1項記載の半導体装置の製造方法。 - 【請求項9】 前記所定の処理は、所定の被処理膜を対
象とするウェットエッチング処理であり、 前記所定の測定値は、前記被処理膜の物理量を表す値で
あり、更に、 前記ウェットエッチングに用いられる薬液の交換後の経
過時間を計数する第4のステップを含み、 前記第2のステップでは、前記ウェットエッチングの処
理条件が、前記測定値および前記経過時間に基づいて決
定され、 前記第3のステップでは、その処理条件に従ってウェッ
トエッチング処理が実行されることを特徴とする請求項
1乃至8の何れか1項記載の半導体装置の製造方法。 - 【請求項10】 半導体装置の製造方法であって、 所定の被処理膜をウェットエッチングで処理するステッ
プと、 前記ウェットエッチングに用いられる薬液の交換後の経
過時間を計数するステップと、 前記ウェットエッチングの処理条件を、前記経過時間に
基づいて決定するステップと、 前記ステップで決定された処理条件に従って前記ウェッ
トエッチングを実行するステップと、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項11】 複数の処理工程を実行する半導体装置
の製造システムであって、 所定の処理工程に付されるウェハを対象として、所定の
測定値を取得する測定装置と、 前記所定の処理工程の処理条件を、前記測定値に基づい
て決定するレシピ決定部と、 前記レシピ決定部で決定された処理条件に従って前記所
定の処理工程を実行する処理装置と、 を備えることを特徴とする半導体装置の製造システム。 - 【請求項12】 前記所定の処理は、所定の被処理膜を
対象とするエッチング処理であり、 前記所定の測定値は、前記被処理膜の物理量を表す値で
あることを特徴とする請求項11記載の半導体装置の製
造システム。 - 【請求項13】 前記測定値は、前記被処理膜の膜厚で
あることを特徴とする請求項12記載の半導体装置の製
造システム。 - 【請求項14】 前記被処理膜は不純物を含有するシリ
コン酸化膜であり、 前記測定値は、前記シリコン酸化膜に含有される不純物
の濃度であることを特徴とする請求項12記載の半導体
装置の製造システム。 - 【請求項15】 前記測定値は、前記被処理膜の屈折率
であることを特徴とする請求項12記載の半導体装置の
製造システム。 - 【請求項16】 前記測定値は、前記被処理膜の寸法で
あることを特徴とする請求項12記載の半導体装置の製
造システム。 - 【請求項17】 前記測定装置および前記処理装置と通
信可能なメインコンピュータを備え、 前記メインコンピュータは、 前記レシピ決定部と、 前記測定装置から送信される前記測定値を受信する測定
値受信部と、 複数の処理レシピを記憶するレシピメモリと、 前記レシピ決定部で決定された処理条件を前記処理装置
に送信するレシピ送信部とを備え、 前記レシピ決定部は、前記レシピメモリに記憶されてい
る処理レシピを参照して前記測定値に基づいて前記処理
条件を決定することを特徴とする請求項11乃至16の
何れか1項記載の半導体装置の製造システム。 - 【請求項18】 前記測定装置および前記処理装置と通
信可能なメインコンピュータを備え、 前記メインコンピュータは、 前記測定装置から送信される前記測定値を受信する測定
値受信部と、 前記測定値に応じた指令信号を前記処理装置に送信する
指令送信部とを備え、 前記処理装置は、 前記レシピ決定部と、 複数の処理レシピを記憶するレシピメモリとを備え、 前記レシピ決定部は、前記レシピメモリに記憶されてい
る処理レシピを参照して前記指令信号に基づいて前記処
理条件を決定することを特徴とする請求項11乃至16
の何れか1項記載の半導体装置の製造システム。 - 【請求項19】 前記所定の処理装置は、所定の被処理
膜をウェットエッチングするウェットエッチング装置で
あり、 前記測定装置は、前記被処理膜の物理量を表す値を測定
する装置であり、 前記ウェットエッチングに用いられる薬液の交換後の経
過時間を計数する経過時間管理部と、 前記ウェットエッチングの処理条件を、前記経過時間に
基づいて補正するレシピ補正部とを備え、 前記ウェットエッチング装置は、前記レシピ決定部およ
び前記レシピ補正部の双方で処理された処理条件に従っ
て前記ウェットエッチングを実行することを特徴とする
請求項11乃至18の何れか1項記載の半導体装置の製
造システム。 - 【請求項20】 所定の被処理膜をウェットエッチング
で処理する半導体装置の製造システムであって、 前記ウェットエッチングに用いられる薬液の交換後の経
過時間を計数する経過時間管理部と、 前記ウェットエッチングの処理条件を、前記経過時間に
基づいて決定するレシピ補正部と、 前記レシピ補正部で決定された処理条件に従って前記ウ
ェットエッチングを実行するユニットと、 を備えることを特徴とする半導体装置の製造システム。 - 【請求項21】 請求項1乃至10の何れか1項記載の
半導体装置の製造方法により製造されることを特徴とす
る半導体装置。 - 【請求項22】 請求項11乃至20の何れか1項記載
の半導体装置の製造システムにより製造されることを特
徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000349027A JP4437611B2 (ja) | 2000-11-16 | 2000-11-16 | 半導体装置の製造方法 |
US09/826,038 US20020056700A1 (en) | 2000-11-16 | 2001-04-05 | Method and system for manufacturing semiconductor device |
TW090116345A TW507266B (en) | 2000-11-16 | 2001-07-04 | Method and system for manufacturing semiconductor device |
KR10-2001-0041821A KR100437221B1 (ko) | 2000-11-16 | 2001-07-12 | 반도체 장치의 제조 방법 및 제조 시스템, 및 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000349027A JP4437611B2 (ja) | 2000-11-16 | 2000-11-16 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002151465A true JP2002151465A (ja) | 2002-05-24 |
JP2002151465A5 JP2002151465A5 (ja) | 2007-12-20 |
JP4437611B2 JP4437611B2 (ja) | 2010-03-24 |
Family
ID=18822503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000349027A Expired - Fee Related JP4437611B2 (ja) | 2000-11-16 | 2000-11-16 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20020056700A1 (ja) |
JP (1) | JP4437611B2 (ja) |
KR (1) | KR100437221B1 (ja) |
TW (1) | TW507266B (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004319574A (ja) * | 2003-04-11 | 2004-11-11 | Trecenti Technologies Inc | 半導体装置の製造方法、半導体製造装置の自動運転方法および自動運転システム、並びにcmp装置の自動運転方法 |
JP2006501676A (ja) * | 2002-09-30 | 2006-01-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 相互接続レベルにおけるプロセス制御 |
JP2006245036A (ja) * | 2005-02-28 | 2006-09-14 | Seiko Epson Corp | 素子分離層の形成方法及び電子デバイスの製造方法、cmp装置 |
KR100735782B1 (ko) * | 2005-02-28 | 2007-07-06 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
JP2008091550A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 半導体装置の製造方法および製造システム |
US7596421B2 (en) | 2005-06-21 | 2009-09-29 | Kabushik Kaisha Toshiba | Process control system, process control method, and method of manufacturing electronic apparatus |
JP2010087300A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 半導体装置の製造方法 |
US7720632B2 (en) | 2007-06-21 | 2010-05-18 | Hitachi, Ltd. | Dimension measuring apparatus and dimension measuring method for semiconductor device |
US7846792B2 (en) | 2008-02-06 | 2010-12-07 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device and semiconductor device manufacturing system |
US7915055B2 (en) | 2006-04-07 | 2011-03-29 | Hitachi, Ltd. | Manufacturing method of semiconductor device |
JP2012191071A (ja) * | 2011-03-11 | 2012-10-04 | Sony Corp | 半導体製造装置、半導体装置の製造方法、及び電子機器の製造方法 |
WO2018211568A1 (ja) * | 2017-05-15 | 2018-11-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2003278750A1 (en) * | 2002-08-28 | 2004-03-19 | Tokyo Electron Limited | Method and system for dynamic modeling and recipe optimization of semiconductor etch processes |
US7265382B2 (en) * | 2002-11-12 | 2007-09-04 | Applied Materials, Inc. | Method and apparatus employing integrated metrology for improved dielectric etch efficiency |
US8257546B2 (en) * | 2003-04-11 | 2012-09-04 | Applied Materials, Inc. | Method and system for monitoring an etch process |
CN1842900A (zh) * | 2003-07-31 | 2006-10-04 | Fsi国际公司 | 非常均匀的氧化物层、尤其是超薄层的受控生长 |
KR20060121871A (ko) * | 2003-09-11 | 2006-11-29 | 에프에스아이 인터내쇼날 인크. | 음의 장 균등을 위한 음향 발산기 |
US20050098194A1 (en) * | 2003-09-11 | 2005-05-12 | Christenson Kurt K. | Semiconductor wafer immersion systems and treatments using modulated acoustic energy |
US8070972B2 (en) * | 2006-03-30 | 2011-12-06 | Tokyo Electron Limited | Etching method and etching apparatus |
US9005464B2 (en) * | 2011-06-27 | 2015-04-14 | International Business Machines Corporation | Tool for manufacturing semiconductor structures and method of use |
CN104409348B (zh) * | 2014-11-10 | 2017-08-08 | 成都士兰半导体制造有限公司 | 沟槽器件的制作方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6060731A (ja) * | 1983-09-14 | 1985-04-08 | Hitachi Ltd | 半導体装置の製法 |
US5399229A (en) * | 1993-05-13 | 1995-03-21 | Texas Instruments Incorporated | System and method for monitoring and evaluating semiconductor wafer fabrication |
KR19980014172A (ko) * | 1996-08-08 | 1998-05-15 | 김광호 | 반도체 제조공정의 오버레이 측정방법 |
JP2867982B2 (ja) * | 1996-11-29 | 1999-03-10 | 日本電気株式会社 | 半導体装置の製造装置 |
US6148239A (en) * | 1997-12-12 | 2000-11-14 | Advanced Micro Devices, Inc. | Process control system using feed forward control threads based on material groups |
KR100251279B1 (ko) * | 1997-12-26 | 2000-04-15 | 윤종용 | 반도체 제조용 증착설비의 막두께 조절방법 |
KR100382021B1 (ko) * | 2000-02-03 | 2003-04-26 | 가부시끼가이샤 도시바 | 반도체 장치 제조 방법, 반도체 장치 제조 지원 시스템, 및 반도체 장치 제조 시스템 |
-
2000
- 2000-11-16 JP JP2000349027A patent/JP4437611B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-05 US US09/826,038 patent/US20020056700A1/en not_active Abandoned
- 2001-07-04 TW TW090116345A patent/TW507266B/zh not_active IP Right Cessation
- 2001-07-12 KR KR10-2001-0041821A patent/KR100437221B1/ko not_active IP Right Cessation
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006501676A (ja) * | 2002-09-30 | 2006-01-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 相互接続レベルにおけるプロセス制御 |
JP2004319574A (ja) * | 2003-04-11 | 2004-11-11 | Trecenti Technologies Inc | 半導体装置の製造方法、半導体製造装置の自動運転方法および自動運転システム、並びにcmp装置の自動運転方法 |
JP2006245036A (ja) * | 2005-02-28 | 2006-09-14 | Seiko Epson Corp | 素子分離層の形成方法及び電子デバイスの製造方法、cmp装置 |
KR100735782B1 (ko) * | 2005-02-28 | 2007-07-06 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
US7596421B2 (en) | 2005-06-21 | 2009-09-29 | Kabushik Kaisha Toshiba | Process control system, process control method, and method of manufacturing electronic apparatus |
US7831330B2 (en) | 2005-06-21 | 2010-11-09 | Kabushiki Kaisha Toshiba | Process control system, process control method, and method of manufacturing electronic apparatus |
US7915055B2 (en) | 2006-04-07 | 2011-03-29 | Hitachi, Ltd. | Manufacturing method of semiconductor device |
JP2008091550A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 半導体装置の製造方法および製造システム |
US7947567B2 (en) | 2006-09-29 | 2011-05-24 | Fujitsu Semiconductor Limited | Method of fabricating a semiconductor device with reduced oxide film variation |
US7720632B2 (en) | 2007-06-21 | 2010-05-18 | Hitachi, Ltd. | Dimension measuring apparatus and dimension measuring method for semiconductor device |
US7846792B2 (en) | 2008-02-06 | 2010-12-07 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device and semiconductor device manufacturing system |
JP2010087300A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 半導体装置の製造方法 |
JP2012191071A (ja) * | 2011-03-11 | 2012-10-04 | Sony Corp | 半導体製造装置、半導体装置の製造方法、及び電子機器の製造方法 |
WO2018211568A1 (ja) * | 2017-05-15 | 2018-11-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
JPWO2018211568A1 (ja) * | 2017-05-15 | 2019-11-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100437221B1 (ko) | 2004-06-23 |
US20020056700A1 (en) | 2002-05-16 |
KR20020038458A (ko) | 2002-05-23 |
JP4437611B2 (ja) | 2010-03-24 |
TW507266B (en) | 2002-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2002151465A (ja) | 半導体装置の製造方法および製造システム、並びに半導体装置 | |
US6656798B2 (en) | Gate processing method with reduced gate oxide corner and edge thinning | |
JP5076426B2 (ja) | 半導体装置の製造方法 | |
JP2003045957A (ja) | 半導体装置の素子分離方法 | |
US20090197355A1 (en) | Method for manufacturing semiconductor device and semiconductor device manufacturing system | |
JP2000323573A (ja) | 半導体装置のコンタクト製造方法 | |
EP1278247A2 (en) | A method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner | |
JP2001332614A (ja) | トレンチ型素子分離構造の製造方法 | |
JP2008072032A (ja) | 半導体装置の製造方法 | |
US20040203321A1 (en) | Manufacturing method of semiconductor device, automatic operation method and automatic operation system of semiconductor manufacturing apparatus, and automatic operation method of CMP apparatus | |
JP2534456B2 (ja) | 半導体素子のフィ―ルド酸化膜形成方法 | |
JP2000114245A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH06163532A (ja) | 半導体素子分離方法 | |
US7678664B2 (en) | Method for fabricating semiconductor device | |
JPH11145419A (ja) | 半導体装置の製造方法 | |
WO1998001895A1 (fr) | Procede de fabrication d'un composant de circuit integre a semi-conducteur | |
US6573141B1 (en) | In-situ etch and pre-clean for high quality thin oxides | |
US7052956B2 (en) | Method for forming capacitor of semiconductor device | |
JP3245076B2 (ja) | 浅い分離溝を平坦化する方法 | |
JP2003163283A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2000058776A (ja) | 半導体装置およびその製造方法 | |
KR100569586B1 (ko) | 고유전체 캐패시터의 제조 방법 | |
JP3652324B2 (ja) | 高絶縁性薄層の低温ウェットエッチング法 | |
US8216484B2 (en) | Method for fabricating capacitor | |
JP2001127271A (ja) | 半導体製造装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071107 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071107 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091008 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091222 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091224 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140115 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |