JP3652324B2 - 高絶縁性薄層の低温ウェットエッチング法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、酸化ハフニウム（ HfO 2 ）又は酸化ジルコニウム（ ZrO 2 ）からなる高絶縁性薄層の熱硫酸によるエッチングよりも１００℃〜０℃の温度域で行なう度で行なうことのできるウェットエッチング法に係り、特にこれらの高絶縁性薄層のウェットエッチングを改良したものに関わる。
【０００２】
【従来の技術】
CMOS（complementary metal oxide semiconductor）ロジックコンポーネントやDRAM（dynamic RAM）のような半導体装置においては、集積度の増加や容量増大、駆動電圧の減少などの為、設計基準を大幅に下げ、ゲート二酸化シリコン膜の厚さを極限にまで薄くし、現在では既に6nm（60Å）以下の厚さにすることに成功している。よってこの製造工程における制御は難しく、DRAMのコンデンサは二酸化シリコンや酸化物‐チッ化物‐酸化物、即ちONOでは最早メモリの電荷量の要求を満たすことができなくなっていることより、昨今では高絶縁性薄膜をゲート絶縁層とし、二酸化シリコンやONOに取って代わるDRAMのコンデンサの絶縁層とするようになっている。
現在の設計基準は0.18μmの域にまで及んでおり、ゲート絶縁層の選択に至っては多種の材質が利用されており、特に要求されることは汚染されていないアクティブエリアであり、エッチングが容易で、誘電率が高く、電流のロスが少ないものとなっている。中でも最も注目されているものとして、酸化ハフニウム（HfO２）や酸化ジルコニウム（ZrO２）等があり、誘電率（dielectric constant）kが15〜25の理想的な値で安定しており、シリコンアクティブエリア内に拡散せず、電流のロスが少ない長所を具有するが、エッチングが容易ではないことが欠点となっている。
【０００３】
上の≪表１≫に示すように、硫酸（H2SO4）によるエッチングでは160℃の高温にまで加熱しなければならず、またそのエッチング率は僅か５Å／minほどであり、その他として例えばリン酸（H3PO4）や酢酸ＣＨ3（ＣＯＯＨ）2、塩酸（HC1）や臭酸（HBr）、ヨード酸（HI）、純過塩素酸（HC1O4）等のエッチング率は0に近いが、然し２酸化シリコンにエッチングするのには使用できない。またドライエッチングはシリコンには不向きであり、ソース／ドレイン表面を傷つけ、電流のロスを増加させてしまう。
よって、熱硫酸によるエッチングやドライエッチングによる欠点を考慮し、更に発展したその他のエッチング法を開発する必要がある。しかしながら、RAMコンデンサの絶縁層は、初期に使用されていたONOは現在のレベルでは既に適さず、後のBST等によっても皆拡散の問題を抱えている。一方、酸化ハフニウム（HfO２）を用いた場合においては、拡散の問題が少ないが、しかしエッチングにおいては熱硫酸エッチングにある耐熱設備の問題があり、ドライエッチングではドープ無しのシリカグラス（即ちUSG，un‐doped silica glass）や硼リンシリカグラス（BPSG）等のエッチング選択率不足の問題が出てくる。
【０００４】
そこで図１のエッチングゲート絶縁層前の断面図に示すように、従来使用されている酸化ハフニウムのゲート絶縁層でCMOS（complementary metal oxide semiconductor）製造の際には、先ずシリコンウェハー１上にLOCOS（Local Oxide of Silicon）やSTI（Shallow Trench Isolation）で隔離区４を形成し、更にリソグラフによりイオンインプランテーションでp型ウェル２とn型ウェル３を形成し、酸化ハフニウム（HfO２）膜５、ドープシリコン７及び珪化タングステンその他のけい化物膜８を堆積させ、酸化ハフニウムをエッチング停止層としてリソグラフによりエッチングしてゲート９を形成する。さらにリソグラフによるイオンインプランテーションで少量ドープしてソース／ドレイン区８を形成し、更に全面にチッ化シリコン膜を堆積させ、更に異方性のドライエッチングでチッ化シリコン側壁６を形成し、図２に示すようにリソグラフによるイオンインプランテーションで、ドープ度の高いn+ソース／ドレイン区１０及びP+ソース／ドレイン区１１のLDD構造を形成し、このとき酸化ハフニウムは未だ除去されておらず、イオンインプランテーション時のクッション層として使用され、シリコン表面を傷つけないようにしている。
【０００５】
【発明が解決しようとする課題】
しかし上述のような公知の方法において、最後に公知のドライエッチングでソース／ドレイン区の酸化ハフニウムを除去するが、酸化ハフニウムがUSG（un−doped silica glass）とシリコンのエッチング選択比が大きくないため、完全に酸化ハフニウムを除去するためにはオーバーエッチングしてしまうことがあり、よってソース／ドレイン区の表面のシリコンと隔離区のUSGは陥没１４した個所が形成されてしまう。更に後続の工程を完成したら、コンポーネントの電流ロス増加が避けられず、同様にDRAM絶縁層エッチングの際、下層電極（ロアーエレクトロード、lower Electrode）と層間の絶縁膜（IMD）を傷つける可能性も大きい。また熱硫酸によるウェットエッチングによる場合にはエッチング選択率には優れるものの、エッチング率が不足し、且つ耐熱耐酸槽を使用しなければならない。そこで上述のような公知構造の方法における高絶縁性薄層のゲート高絶縁性エッチングに関わる様々な問題を解決するべく、高絶縁性薄層に熱硫酸によるエッチングよりも低い１００℃〜０℃の温度域でエッチングすることが可能であり、二酸化シリコン，USG，ポリシリコン，及びシリコンウェハーに対し、比較的高い選択比を具有するエッチング法を提供し、USGやポリシリコンゲート、並びにソース／ドレインがエッチングによって陥没した部位が形成されないようにし、電流のロスと表面の高低差を少なくし、同時に製造過程における時間を短縮して製造効率を上げるべく、１００℃〜０℃の温度域で行なう且つウェットエッチングによる本発明の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法、並びに高絶縁性ゲート絶縁層を具える半導体装置製造法を提供する。
【０００６】
【課題を解決するための手段】
先ず、弗化水素酸と過塩素酸（HC1O4）やその他の過ハロゲン族元素酸（HBrO4，HIO４）の混合液で酸化シリコン上或いはポリシリコン上の高絶縁性薄層をエッチングする。混合比は1：50から1：5000の範囲になるようにし、そのうち最も理想的な比率は1：1000〜1：2500の範囲とし、低温下でウェットエッチングを行い、高絶縁性薄層に対するエッチング率は10Å／min以上となるが、しかし酸化シリコン（SiO2），USG（un−doped silica glass），ポリシリコン等に対するエッチング率は皆10Å／min以下であり、この方法によって非常に優れた選択性を提供する。
【０００７】
またCMOS（complementary metal oxide semiconductor）ロジックコンポーネントを製造するべく、ゲートにドープの少ないソース／ドレインとゲート極側壁とを形成後、高絶縁性ゲート極絶縁層に対してソース／ドレイン上の部分で弗化水素酸と過塩素酸或いはその他の過ハロゲン族元素酸の混合液でエッチングにより除去し、ソース／ドレイン上のシリコンとSTI内のUSGやポリシリコンゲート，並びに金属ゲートや耐火金属シリコン化物ゲートを傷つけないようにする。
【０００８】
更に、高絶縁性コンデンサを製造するDRAMにおいては、DRAMを完了したトランジスタ構造と下層電極層（ロアーエレクトロード）において、並びに下層電極層（ロアーエレクトロード）上に高絶縁性薄層を堆積させて、コンデンサの絶縁層とし、フォトレジスト（Photo Resist，P.R.）で下層電極層（ロアーエレクトロード）と、その上の高絶縁性膜を保護し、更に弗化水素酸と過塩素酸やその他の過ハロゲン族元素酸の混合液でウェットエッチングを施して下層電極層（ロアーエレクトロード）以外の高絶縁性薄層を除去し、優れたエッチング効果を提供し、下部の硼リンシリカグラス（BPSG）やリンシリカグラス（PSG）を傷つけず、且つ高絶縁性薄層に対するエッチング率が10Å／min以上であるのに対し、BPSGやPSGに対するエッチング率は10Å／min以下である特徴を提供する。
【０００９】
高絶縁性コンデンサを製造するべく、下層電極層（ロアーエレクトロード）の基板上前面に高絶縁性薄層を堆積させてコンデンサの絶縁層とし、リソグラフを利用した製造工程で形成されたフォトレジスト（Photo Resist，P.R.）で下層電極層（ロアーエレクトロード）及びその上の高絶縁性薄層を保護し、弗化水素酸と過ハロゲン族元素酸の混合液をエッチング液とし、低温下でエッチングを進行して下層電極層（ロアーエレクトロード）以外の高絶縁性薄層を除去し、その下のシリコン基板や隔離酸化シリコンを傷つけないようにする。
【００１０】
【発明実施の形態】
高誘電率である酸化ハフニウム（HfO2）層のエッチングは、異なるエッチング液によって行われる。先ずPVD（physical Vapor Deposition）法では、USGとポリシリコンが皆CVD（Chemical Vapor Deposition）で堆積されており、CVD法ではn&k analyzerでエッチング前後の厚さを測定する。尚これらの堆積，測定においては皆一級レベルの無塵室内で完成され、一人の者が測定を担当する。
160℃の濃硫酸（H2SO4）で高絶縁性薄層に対してエッチングを行い、そのエッチング率は1.25〜5.25Å／minであり、該USGとのエッチング選択比は1：1であり、「可」の範囲ではあるが、しかし高温の酸に耐える槽を見つけるのは容易でなく、槽の維持も難しいものとなっている。しかしながら、純リン酸（H3PO4），純ペルオキソ塩素酸（HC1O4），純塩酸（HC1），純臭化水素酸（NBr），純よう化水素酸（HI），純しゅう酸（COOH）2等のエッチングは皆エッチング率が低過ぎ、適当ではない。
それでは薄い弗化水素酸（HF：H2O＝1：2000）でエッチングした場合、高絶縁性に対するエッチング率は1Å／minと非常に遅く、USGに対するエッチング率は7Å／minとやや高いものの選択比は1：7であり、不適当である。それはShallow Trench Isolation（STI）中のUSGが多すぎるためである。しかし弗化水素酸とペルオキソ塩素酸の混合液により低温の下でエッチングする場合は体積混合比（volume ratio）が1：50から1：5000のエッチング率で、どれも10Å／min以上となっており、しかしペルオキソ塩素酸の濃度の増加に伴ってUSGとのエッチング率が低下してしまい、1：2000時ではHfO2とUSGのエッチング選択比が1：0.65となる（図３，図４参照）。
【００１１】
図３に示す弗化水素酸の混合溶液は、異なる混合比で得られるHfO2とUSGのエッチング選択比の曲線図であり、図中より見て取れるように、選択比はHfO2：USG＝1：66＝0.015となっており、徐々に1：0.65＝1.54にまで上昇しており、混合比が増加すると選択比も上がることがわかる。
図４に示すように異なる体積混合比で1：5より1：2000にまで徐々に上げた場合、高絶縁性（HfO2）のエッチング率は皆10Å／min以上に維持されている。USGに対するエッチング率が10Å／min以下に徐々に下がり、ポリシリコンに対するエッチング率は皆10Å／min以下となる。よって高絶縁性薄層（HfO2）にエッチングする場合は、常温で且つ充分な速度であり、適当なエッチング率であると言え、STU隔離層上のUSGとゲートのUSG及びゲートのポリシリコン，金属，耐火金属シリコン化物やコンデンサ下層電極層（ロアーエレクトロード）上のポリシリコン，BPSG，PSG層間の絶縁膜（IMD）を傷つけることがなく、低温下でエッチングが行われるため、酸に耐える複雑な構造の槽を準備する手間とコストが省け、大量生産に適するようになる。
低温（0〜100℃）下で弗化水素酸とペルオキソ塩素酸の体積混合比は1：50から1：500の範囲であり、酸化ハフニウム（HfO2）層に対するエッチング率，及び湿酸化膜やUSG，BPSG及びポリシリコン等に対する選択比が充分であり、1：1000から1：2500の範囲であることが最も理想的である。
エッチングの方法は単片式のエッチング機（Single wafer tools），バッチタイプのエッチング機，多腔式エッチング機（Clusters tools）や単腔式エッチング機（Stand alone tools）内で行われ、皆低温で高絶縁性薄層にエッチングする目的が達成されるがこれに限らず、弗化水素酸とペルオキソ塩素酸がウェハーに接触することができるものであればよい。
また、その他の過ハロゲン族元素酸を過塩素酸に代えてもその効果はほぼ同様であり、よって本発明の混合溶液はHF：HC1O4に限られず、HF：ハロゲン族元素酸（HbrO4，HIO4）としてもよい。
【００１２】
実施例二において、先ずその製造の順序は図５から図１５に示すものであり、本発明のCMOS（complementary metal oxide semiconductor）ロジックコンポーネント２００製造方法では特に高絶縁性ゲートの形成手順と方法を強調している（CMOSロジックコンポーネント２００の構造は図５参照）。以下の説明中ではシリコン半導体基板の導電型をp型としているが、n型基板を使用してもよく、またSOI（Silicon on insulator）基板を使用してもよい。またSTI（Shallow Trench Isolation）隔離層を例としているが、ここでもまたこれに限られず、その他の例えばLocal oxidation of Silicon即ち局部酸化（LOCOS）などの方法を採用してもよい。ポリシリコンゲート上に珪化タングステンを使用してもよく、ここでもまたこれに限られない。またTiSi2，CoSi2等のけい化物をWSixに取って代えてもよい。ゲートもポリシリコンゲートに限らず、その他の金属ゲート，耐火金属けい化物ゲートとしてもよく、高絶縁性ゲート絶縁膜のCMOS（complementary metal oxide semiconductor）整合工程を含むものでさえあれば上述に限られない。
【００１３】
図６に示すように、p型シリコンウェハー基板１上に選択的にSTI（Shallow Trench Isolation）隔離区４を設けてアクティブエリアを形成し、次にリトグラフによるイオンインプランテーションで、p型ウェル２とn型ウェル３を形成し、該p型ウェル区域はNMOS区域を、またn型ウェル区域はPMOS区域を形成する。
次に図７に示すように、上述の基板上にPVD法によって高絶縁性薄層（Hf O2やZrO2）５を形成し、ゲート絶縁膜を形成し、続いて全面にポリシリコン層６，即ち後のポリシリコンゲートを形成する。
【００１４】
図８に示すように、n型ウェル区域３はリソグラフによってフォトレジスト（Photo Resist，P.R.）PR1で被覆し、n型不純物（As+やP+）をp型ウェル区２上のポリシリコン層６にイオンインプランテーションし、N+ドープの電気抵抗が小さいポリシリコン層６aを形成する。
フォトレジストPR1除去後、図９に示す過程において、p型ウェル区域２上をリソグラフによりフォトレジストPR2で被覆し、不純物（B+やBF2++をp型ウェル区２上のポリシリコン層にイオンインプランテーションし、p+ドープの電気抵抗が小さいポリシリコン層６bを形成する。
【００１５】
続いて、該PR2を除去した後、図１０に示すように、全面に珪化タングステン（WSix）層７を堆積させ、ゲートの抵抗を下げるが、珪化タングステンを堆積させなくともよく、後続の手順中でソース／ドレインと共に珪化タングステンを形成させてもよい。
図１１に示すように、珪化タングステン上にリソグラフでゲートフォトレジストを形成し、選択的に珪化タングステン層７とポリシリコン層６に対してエッチングを施し、ゲートを形成する珪化タングステン層７a，７b及びポリシリコン層６c，６dを、それぞれゲート９a，９bとする。
次に図１２に示すように、n型ウェル区３上にリソグラフによってフォトレジストPR3を形成し、ゲート９aとフォトレジストによる被覆の下、極少量（1×1013〜1×1014cm-2）のn型ドープ（As+やP+）をp型ウェル区内にイオンインプランテーションし、n-ソース／ドレイン区１０を形成する。
【００１６】
図１３に示すように、該PR3を除去した後、p型ウェル２上にリソグラフによってフォトレジストPR4を形成し、ゲート９bとフォトレジストに被覆されている状態の下、極少量（1×1013〜1×1014cm-2）のp型ドープ（B+）がp型ウェル区３内にイオンインプランテーションされ、p-ソース／ドレイン区１１を形成する。
図１４に示すように、該PR4を除去した後は、チッ化シリコン層を全面に形成し、異方性のドライエッチングでチッ化シリコン側壁８を形成し、このときゲート９a，９b及び該側壁８の覆われる個所以外の高絶縁性薄層５は皆露出している。
図１５に示すように、弗化水素酸と過塩素酸やその他の過ハロゲン族元素酸をエッチング液とし、該ゲート９a，９b並びに側壁８を覆い、酸槽内にてウェットエッチングを行い、ソース／ドレインと隔離槽上の高絶縁性薄層を除去する。 使用するHF：HC1O4の体積混合比は1：50から1：5000とし、最も理想的なのは1：1000から1：2500となっており、低温（0℃〜100℃）下でエッチングを進行させる。この方法は公知の方法において、硫酸が160℃の温度下でエッチングを行うのより簡単であり、設備も耐熱性を考慮しなくてよく、且つエッチング率が速い、ドライエッチングよりもシリコンと酸化シリコン（USG或いは湿酸化物）を傷つけ難く、電流のロスや表面の凹凸が極力避けられる。
【００１７】
CMOS（complementary metal oxide semiconductor）コンポーネントのゲート製造過程はここで一旦終了し、以降の製造過程は公知の方法同様に行われる。例えばn+やp+をイオンインプランテーションでLDDソース／ドレインを形成し、TiSi2やCoSi2等のけい化物（Salicide）をソース／ドレイン上に形成し、ゲートがまだ珪化タングステンを形成していない場合、この手順で形成されるけい化物がポリシリコン６a及び６b上に形成し、後続の製造工程である金属化工程を終了する（完成後のCMOSロジックコンポーネントは図５参照）。
【００１８】
実施例三では、図１６に示すものは、高絶縁性絶縁層（HfO2やZrO2）コンデンサのDRAMが、スタック下層電極層（ロアーエレクトロード）を形成し、高絶縁性薄層（HfO2やZrO2）を堆積した後の断面図であり、p型ウェル２上の隔離槽４，LDDソース／ドレイン１２（或いはLDDでなくn+ソース／ドレイン）ゲート９，層間絶縁膜（ILD）１５，タングステン或いはポリシリコンコンタクトホール１７，BPSGで形成された金属間絶縁膜（IMD）１６とチッ化シリコンエッチング停止層１９，下層電極層（ロアーエレクトロード）２１などの製造工程を完成した後、PVDで高絶縁性薄層２２を堆積してコンデンサの絶縁層（図１６参照）とするが、これに限らず下層電極層（ロアーエレクトロード）の形状はスタック状やその他の大面積のものとしてもよい。
【００１９】
図１７に示すように、弗化水素酸や過塩素酸、或いはその他の過ハロゲン族元素酸をエッチング液とし、フォトレジストPR5で保護される下層電極層（ロアーエレクトロード）と下層電極層（ロアーエレクトロード）上の高絶縁性薄層に対してエッチング機内でウェットエッチングを行い、下層電極層（ロアーエレクトロード）以外の高絶縁性薄層を除去する。使用するHF：HC1O4の体積混合比は1：50から1：5000とし、低温（0℃〜100℃）下のエッチングを進行させる。この方法によると、公知の技術による硫酸が160℃の高温の下でエッチングを行うのよりも容易であり、設備に必要であった耐高温，耐酸の器材に係るコストや手間も省けた上、尚エッチング率を上げることにも成功し、ドライエッチングによるBPSGの金属層間絶縁膜（IMD）１６を傷つけることなく、電流のロスや表面の凹凸を極力避ける目的が達成された。
図１８に示すように、後続の製造工程中ではポリシリコンのトップエレクトロード２３ともう一つの層IMD２４等は、貫通孔２５で最上層電極層（トップエレクトロード）をボンディングパッド２６にまで接続し、電気熔接による接地等の工程が終了する（図１７参照）。
【００２０】
実施例４においては、既に下層電極層（ロアーエレクトロード）の完成した基板上全面に高絶縁性薄層を堆積させてコンデンサの絶縁層とした後、リソグラフによって形成したフォトレジストで下層電極層（ロアーエレクトロード）とその上の高絶縁性薄層を保護し、弗化水素酸と過ハロゲン族元素酸の混合液をエッチング液とし、低温下でエッチングを進行し、下層電極層（ロアーエレクトロード）以外の高絶縁性薄層を除去し、それからトップエレクトロードを堆積し、並びに後続の金属化工程を完成させることでも、同様の高絶縁性薄層のエッチング効果が得られる。
【００２１】
【発明の効果】
本発明によると、従来の工程における設備において必要であった耐熱，耐酸性の問題が解決されたことでコストが低減したと共に製造工程が容易になったこと、並びにアクティブエリアに凹凸が形成されるのが免れられたことで、コストと品質面両方において優れたエッチング効果を提供するのに成功した。
【図面の簡単な説明】
【図１】公知の技術におけるCMOS（complementary metal oxide semiconductor）の製造工程初段階でゲートのチッ化シリコン側壁を形成した後、ゲート絶縁層にエッチングする前の断面図である。
【図２】公知の技術におけるCMOS（complementary metal oxide semiconductor）の製造工程初段階でドープの多いソース／ドレインを形成した後、高絶縁性薄層にエッチングした断面図である。
【図３】 HF，HC1O4で異なる体積比によって得られたHfO2とUSGのエッチング選択比における曲線図である。
【図４】 HF，HC1O4で異なる体積の混合比による、高絶縁性のHfO2， USG，ポリシリコンに対するエッチング率における曲線図である。
【図５】 CMOS（complementary metal oxide semiconductor）ロジックコンポーネント製造完成後の断面図である。
【図６】 CMOS（complementary metal oxide semiconductor）基板の断面図である。
【図７】高絶縁性（HfO2）とポリシリコンを堆積した後の断面図である。
【図８】 n+をポリシリコンにドーピングした後の製造工程である。
【図９】 p+をポリシリコンにドーピングした後の製造工程である。
【図１０】珪化タングステンを堆積する工程である。
【図１１】珪化タングステンとポリシリコンをエッチングしてゲートを形成する工程である。
【図１２】イオンインプランテーションでn-ドープ型のソース／ドレインゲートを形成する工程である。
【図１３】イオンインプランテーションでp-ドープ型のソース／ドレインゲートを形成する工程である。
【図１４】チッかシリコン堆積後、異方性エッチングによって側壁を形成する工程である。
【図１５】 HF，HC1O4の混合液でソース／ドレインゲート上の高絶縁性（HfO2）にエッチングを施す工程である。
【図１６】 DRAMがスタック式の下層電極層（ロアーエレクトロード）が形成された後、高絶縁性（HfO2）が堆積された断面図である。
【図１７】 DRAMが高絶縁性をエッチングされた後の断面図である。
【図１８】 DRAM完成後の断面図である。
【符号の説明】
１ p型シリコンウェハー基板
２ p型ウェル
３ n型ウェル
４ LOCOS或いはSTI隔離層
５ 高絶縁性（HfO２）層
５a 高絶縁性（HfO２）ゲート絶縁層
６ ポリシリコンゲート
６a りんドープポリシリコン
６b，６c，６d ポリシリコン層
７ Wsix或いはTiSi２
７a，７b 珪化タングステン層
８ チッ化シリコン（Si３N４）側壁
９，９a，９b ゲート
１０ n-少量ドープ
１１ p-少量ドープ
１２ n-ソース／ドレイン
１３ p-ソース／ドレイン
１４ エッチング後の陥没個所
１５ 層間絶縁膜（ILD）
１６ 金属層間絶縁膜（IMD）
１７ コンタクトホール
１８ 金属線
１９ チッ化シリコン
２０ 貫通孔
２００ ロジックコンポーネント
２１ 下層電極層（ロアーエレクトロード）（lower Electrode）
２２ コンデンサ高絶縁性（HfO２或いはZrO２）絶縁膜
２４ IMD
２５ 貫通孔
２６ ボンディングパッド
PR1，PR2，PR３ フォトレジスト
【発明の属する技術分野】
本発明は、酸化ハフニウム（ HfO 2 ）又は酸化ジルコニウム（ ZrO 2 ）からなる高絶縁性薄層の熱硫酸によるエッチングよりも１００℃〜０℃の温度域で行なう度で行なうことのできるウェットエッチング法に係り、特にこれらの高絶縁性薄層のウェットエッチングを改良したものに関わる。
【０００２】
【従来の技術】
CMOS（complementary metal oxide semiconductor）ロジックコンポーネントやDRAM（dynamic RAM）のような半導体装置においては、集積度の増加や容量増大、駆動電圧の減少などの為、設計基準を大幅に下げ、ゲート二酸化シリコン膜の厚さを極限にまで薄くし、現在では既に6nm（60Å）以下の厚さにすることに成功している。よってこの製造工程における制御は難しく、DRAMのコンデンサは二酸化シリコンや酸化物‐チッ化物‐酸化物、即ちONOでは最早メモリの電荷量の要求を満たすことができなくなっていることより、昨今では高絶縁性薄膜をゲート絶縁層とし、二酸化シリコンやONOに取って代わるDRAMのコンデンサの絶縁層とするようになっている。
現在の設計基準は0.18μmの域にまで及んでおり、ゲート絶縁層の選択に至っては多種の材質が利用されており、特に要求されることは汚染されていないアクティブエリアであり、エッチングが容易で、誘電率が高く、電流のロスが少ないものとなっている。中でも最も注目されているものとして、酸化ハフニウム（HfO２）や酸化ジルコニウム（ZrO２）等があり、誘電率（dielectric constant）kが15〜25の理想的な値で安定しており、シリコンアクティブエリア内に拡散せず、電流のロスが少ない長所を具有するが、エッチングが容易ではないことが欠点となっている。
【０００３】
よって、熱硫酸によるエッチングやドライエッチングによる欠点を考慮し、更に発展したその他のエッチング法を開発する必要がある。しかしながら、RAMコンデンサの絶縁層は、初期に使用されていたONOは現在のレベルでは既に適さず、後のBST等によっても皆拡散の問題を抱えている。一方、酸化ハフニウム（HfO２）を用いた場合においては、拡散の問題が少ないが、しかしエッチングにおいては熱硫酸エッチングにある耐熱設備の問題があり、ドライエッチングではドープ無しのシリカグラス（即ちUSG，un‐doped silica glass）や硼リンシリカグラス（BPSG）等のエッチング選択率不足の問題が出てくる。
【０００４】
そこで図１のエッチングゲート絶縁層前の断面図に示すように、従来使用されている酸化ハフニウムのゲート絶縁層でCMOS（complementary metal oxide semiconductor）製造の際には、先ずシリコンウェハー１上にLOCOS（Local Oxide of Silicon）やSTI（Shallow Trench Isolation）で隔離区４を形成し、更にリソグラフによりイオンインプランテーションでp型ウェル２とn型ウェル３を形成し、酸化ハフニウム（HfO２）膜５、ドープシリコン７及び珪化タングステンその他のけい化物膜８を堆積させ、酸化ハフニウムをエッチング停止層としてリソグラフによりエッチングしてゲート９を形成する。さらにリソグラフによるイオンインプランテーションで少量ドープしてソース／ドレイン区８を形成し、更に全面にチッ化シリコン膜を堆積させ、更に異方性のドライエッチングでチッ化シリコン側壁６を形成し、図２に示すようにリソグラフによるイオンインプランテーションで、ドープ度の高いn+ソース／ドレイン区１０及びP+ソース／ドレイン区１１のLDD構造を形成し、このとき酸化ハフニウムは未だ除去されておらず、イオンインプランテーション時のクッション層として使用され、シリコン表面を傷つけないようにしている。
【０００５】
【発明が解決しようとする課題】
しかし上述のような公知の方法において、最後に公知のドライエッチングでソース／ドレイン区の酸化ハフニウムを除去するが、酸化ハフニウムがUSG（un−doped silica glass）とシリコンのエッチング選択比が大きくないため、完全に酸化ハフニウムを除去するためにはオーバーエッチングしてしまうことがあり、よってソース／ドレイン区の表面のシリコンと隔離区のUSGは陥没１４した個所が形成されてしまう。更に後続の工程を完成したら、コンポーネントの電流ロス増加が避けられず、同様にDRAM絶縁層エッチングの際、下層電極（ロアーエレクトロード、lower Electrode）と層間の絶縁膜（IMD）を傷つける可能性も大きい。また熱硫酸によるウェットエッチングによる場合にはエッチング選択率には優れるものの、エッチング率が不足し、且つ耐熱耐酸槽を使用しなければならない。そこで上述のような公知構造の方法における高絶縁性薄層のゲート高絶縁性エッチングに関わる様々な問題を解決するべく、高絶縁性薄層に熱硫酸によるエッチングよりも低い１００℃〜０℃の温度域でエッチングすることが可能であり、二酸化シリコン，USG，ポリシリコン，及びシリコンウェハーに対し、比較的高い選択比を具有するエッチング法を提供し、USGやポリシリコンゲート、並びにソース／ドレインがエッチングによって陥没した部位が形成されないようにし、電流のロスと表面の高低差を少なくし、同時に製造過程における時間を短縮して製造効率を上げるべく、１００℃〜０℃の温度域で行なう且つウェットエッチングによる本発明の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法、並びに高絶縁性ゲート絶縁層を具える半導体装置製造法を提供する。
【０００６】
【課題を解決するための手段】
先ず、弗化水素酸と過塩素酸（HC1O4）やその他の過ハロゲン族元素酸（HBrO4，HIO４）の混合液で酸化シリコン上或いはポリシリコン上の高絶縁性薄層をエッチングする。混合比は1：50から1：5000の範囲になるようにし、そのうち最も理想的な比率は1：1000〜1：2500の範囲とし、低温下でウェットエッチングを行い、高絶縁性薄層に対するエッチング率は10Å／min以上となるが、しかし酸化シリコン（SiO2），USG（un−doped silica glass），ポリシリコン等に対するエッチング率は皆10Å／min以下であり、この方法によって非常に優れた選択性を提供する。
【０００７】
またCMOS（complementary metal oxide semiconductor）ロジックコンポーネントを製造するべく、ゲートにドープの少ないソース／ドレインとゲート極側壁とを形成後、高絶縁性ゲート極絶縁層に対してソース／ドレイン上の部分で弗化水素酸と過塩素酸或いはその他の過ハロゲン族元素酸の混合液でエッチングにより除去し、ソース／ドレイン上のシリコンとSTI内のUSGやポリシリコンゲート，並びに金属ゲートや耐火金属シリコン化物ゲートを傷つけないようにする。
【０００８】
更に、高絶縁性コンデンサを製造するDRAMにおいては、DRAMを完了したトランジスタ構造と下層電極層（ロアーエレクトロード）において、並びに下層電極層（ロアーエレクトロード）上に高絶縁性薄層を堆積させて、コンデンサの絶縁層とし、フォトレジスト（Photo Resist，P.R.）で下層電極層（ロアーエレクトロード）と、その上の高絶縁性膜を保護し、更に弗化水素酸と過塩素酸やその他の過ハロゲン族元素酸の混合液でウェットエッチングを施して下層電極層（ロアーエレクトロード）以外の高絶縁性薄層を除去し、優れたエッチング効果を提供し、下部の硼リンシリカグラス（BPSG）やリンシリカグラス（PSG）を傷つけず、且つ高絶縁性薄層に対するエッチング率が10Å／min以上であるのに対し、BPSGやPSGに対するエッチング率は10Å／min以下である特徴を提供する。
【０００９】
高絶縁性コンデンサを製造するべく、下層電極層（ロアーエレクトロード）の基板上前面に高絶縁性薄層を堆積させてコンデンサの絶縁層とし、リソグラフを利用した製造工程で形成されたフォトレジスト（Photo Resist，P.R.）で下層電極層（ロアーエレクトロード）及びその上の高絶縁性薄層を保護し、弗化水素酸と過ハロゲン族元素酸の混合液をエッチング液とし、低温下でエッチングを進行して下層電極層（ロアーエレクトロード）以外の高絶縁性薄層を除去し、その下のシリコン基板や隔離酸化シリコンを傷つけないようにする。
【００１０】
【発明実施の形態】
高誘電率である酸化ハフニウム（HfO2）層のエッチングは、異なるエッチング液によって行われる。先ずPVD（physical Vapor Deposition）法では、USGとポリシリコンが皆CVD（Chemical Vapor Deposition）で堆積されており、CVD法ではn&k analyzerでエッチング前後の厚さを測定する。尚これらの堆積，測定においては皆一級レベルの無塵室内で完成され、一人の者が測定を担当する。
160℃の濃硫酸（H2SO4）で高絶縁性薄層に対してエッチングを行い、そのエッチング率は1.25〜5.25Å／minであり、該USGとのエッチング選択比は1：1であり、「可」の範囲ではあるが、しかし高温の酸に耐える槽を見つけるのは容易でなく、槽の維持も難しいものとなっている。しかしながら、純リン酸（H3PO4），純ペルオキソ塩素酸（HC1O4），純塩酸（HC1），純臭化水素酸（NBr），純よう化水素酸（HI），純しゅう酸（COOH）2等のエッチングは皆エッチング率が低過ぎ、適当ではない。
それでは薄い弗化水素酸（HF：H2O＝1：2000）でエッチングした場合、高絶縁性に対するエッチング率は1Å／minと非常に遅く、USGに対するエッチング率は7Å／minとやや高いものの選択比は1：7であり、不適当である。それはShallow Trench Isolation（STI）中のUSGが多すぎるためである。しかし弗化水素酸とペルオキソ塩素酸の混合液により低温の下でエッチングする場合は体積混合比（volume ratio）が1：50から1：5000のエッチング率で、どれも10Å／min以上となっており、しかしペルオキソ塩素酸の濃度の増加に伴ってUSGとのエッチング率が低下してしまい、1：2000時ではHfO2とUSGのエッチング選択比が1：0.65となる（図３，図４参照）。
【００１１】
図３に示す弗化水素酸の混合溶液は、異なる混合比で得られるHfO2とUSGのエッチング選択比の曲線図であり、図中より見て取れるように、選択比はHfO2：USG＝1：66＝0.015となっており、徐々に1：0.65＝1.54にまで上昇しており、混合比が増加すると選択比も上がることがわかる。
図４に示すように異なる体積混合比で1：5より1：2000にまで徐々に上げた場合、高絶縁性（HfO2）のエッチング率は皆10Å／min以上に維持されている。USGに対するエッチング率が10Å／min以下に徐々に下がり、ポリシリコンに対するエッチング率は皆10Å／min以下となる。よって高絶縁性薄層（HfO2）にエッチングする場合は、常温で且つ充分な速度であり、適当なエッチング率であると言え、STU隔離層上のUSGとゲートのUSG及びゲートのポリシリコン，金属，耐火金属シリコン化物やコンデンサ下層電極層（ロアーエレクトロード）上のポリシリコン，BPSG，PSG層間の絶縁膜（IMD）を傷つけることがなく、低温下でエッチングが行われるため、酸に耐える複雑な構造の槽を準備する手間とコストが省け、大量生産に適するようになる。
低温（0〜100℃）下で弗化水素酸とペルオキソ塩素酸の体積混合比は1：50から1：500の範囲であり、酸化ハフニウム（HfO2）層に対するエッチング率，及び湿酸化膜やUSG，BPSG及びポリシリコン等に対する選択比が充分であり、1：1000から1：2500の範囲であることが最も理想的である。
エッチングの方法は単片式のエッチング機（Single wafer tools），バッチタイプのエッチング機，多腔式エッチング機（Clusters tools）や単腔式エッチング機（Stand alone tools）内で行われ、皆低温で高絶縁性薄層にエッチングする目的が達成されるがこれに限らず、弗化水素酸とペルオキソ塩素酸がウェハーに接触することができるものであればよい。
また、その他の過ハロゲン族元素酸を過塩素酸に代えてもその効果はほぼ同様であり、よって本発明の混合溶液はHF：HC1O4に限られず、HF：ハロゲン族元素酸（HbrO4，HIO4）としてもよい。
【００１２】
実施例二において、先ずその製造の順序は図５から図１５に示すものであり、本発明のCMOS（complementary metal oxide semiconductor）ロジックコンポーネント２００製造方法では特に高絶縁性ゲートの形成手順と方法を強調している（CMOSロジックコンポーネント２００の構造は図５参照）。以下の説明中ではシリコン半導体基板の導電型をp型としているが、n型基板を使用してもよく、またSOI（Silicon on insulator）基板を使用してもよい。またSTI（Shallow Trench Isolation）隔離層を例としているが、ここでもまたこれに限られず、その他の例えばLocal oxidation of Silicon即ち局部酸化（LOCOS）などの方法を採用してもよい。ポリシリコンゲート上に珪化タングステンを使用してもよく、ここでもまたこれに限られない。またTiSi2，CoSi2等のけい化物をWSixに取って代えてもよい。ゲートもポリシリコンゲートに限らず、その他の金属ゲート，耐火金属けい化物ゲートとしてもよく、高絶縁性ゲート絶縁膜のCMOS（complementary metal oxide semiconductor）整合工程を含むものでさえあれば上述に限られない。
【００１３】
図６に示すように、p型シリコンウェハー基板１上に選択的にSTI（Shallow Trench Isolation）隔離区４を設けてアクティブエリアを形成し、次にリトグラフによるイオンインプランテーションで、p型ウェル２とn型ウェル３を形成し、該p型ウェル区域はNMOS区域を、またn型ウェル区域はPMOS区域を形成する。
次に図７に示すように、上述の基板上にPVD法によって高絶縁性薄層（Hf O2やZrO2）５を形成し、ゲート絶縁膜を形成し、続いて全面にポリシリコン層６，即ち後のポリシリコンゲートを形成する。
【００１４】
図８に示すように、n型ウェル区域３はリソグラフによってフォトレジスト（Photo Resist，P.R.）PR1で被覆し、n型不純物（As+やP+）をp型ウェル区２上のポリシリコン層６にイオンインプランテーションし、N+ドープの電気抵抗が小さいポリシリコン層６aを形成する。
フォトレジストPR1除去後、図９に示す過程において、p型ウェル区域２上をリソグラフによりフォトレジストPR2で被覆し、不純物（B+やBF2++をp型ウェル区２上のポリシリコン層にイオンインプランテーションし、p+ドープの電気抵抗が小さいポリシリコン層６bを形成する。
【００１５】
続いて、該PR2を除去した後、図１０に示すように、全面に珪化タングステン（WSix）層７を堆積させ、ゲートの抵抗を下げるが、珪化タングステンを堆積させなくともよく、後続の手順中でソース／ドレインと共に珪化タングステンを形成させてもよい。
図１１に示すように、珪化タングステン上にリソグラフでゲートフォトレジストを形成し、選択的に珪化タングステン層７とポリシリコン層６に対してエッチングを施し、ゲートを形成する珪化タングステン層７a，７b及びポリシリコン層６c，６dを、それぞれゲート９a，９bとする。
次に図１２に示すように、n型ウェル区３上にリソグラフによってフォトレジストPR3を形成し、ゲート９aとフォトレジストによる被覆の下、極少量（1×1013〜1×1014cm-2）のn型ドープ（As+やP+）をp型ウェル区内にイオンインプランテーションし、n-ソース／ドレイン区１０を形成する。
【００１６】
図１３に示すように、該PR3を除去した後、p型ウェル２上にリソグラフによってフォトレジストPR4を形成し、ゲート９bとフォトレジストに被覆されている状態の下、極少量（1×1013〜1×1014cm-2）のp型ドープ（B+）がp型ウェル区３内にイオンインプランテーションされ、p-ソース／ドレイン区１１を形成する。
図１４に示すように、該PR4を除去した後は、チッ化シリコン層を全面に形成し、異方性のドライエッチングでチッ化シリコン側壁８を形成し、このときゲート９a，９b及び該側壁８の覆われる個所以外の高絶縁性薄層５は皆露出している。
図１５に示すように、弗化水素酸と過塩素酸やその他の過ハロゲン族元素酸をエッチング液とし、該ゲート９a，９b並びに側壁８を覆い、酸槽内にてウェットエッチングを行い、ソース／ドレインと隔離槽上の高絶縁性薄層を除去する。 使用するHF：HC1O4の体積混合比は1：50から1：5000とし、最も理想的なのは1：1000から1：2500となっており、低温（0℃〜100℃）下でエッチングを進行させる。この方法は公知の方法において、硫酸が160℃の温度下でエッチングを行うのより簡単であり、設備も耐熱性を考慮しなくてよく、且つエッチング率が速い、ドライエッチングよりもシリコンと酸化シリコン（USG或いは湿酸化物）を傷つけ難く、電流のロスや表面の凹凸が極力避けられる。
【００１７】
CMOS（complementary metal oxide semiconductor）コンポーネントのゲート製造過程はここで一旦終了し、以降の製造過程は公知の方法同様に行われる。例えばn+やp+をイオンインプランテーションでLDDソース／ドレインを形成し、TiSi2やCoSi2等のけい化物（Salicide）をソース／ドレイン上に形成し、ゲートがまだ珪化タングステンを形成していない場合、この手順で形成されるけい化物がポリシリコン６a及び６b上に形成し、後続の製造工程である金属化工程を終了する（完成後のCMOSロジックコンポーネントは図５参照）。
【００１８】
実施例三では、図１６に示すものは、高絶縁性絶縁層（HfO2やZrO2）コンデンサのDRAMが、スタック下層電極層（ロアーエレクトロード）を形成し、高絶縁性薄層（HfO2やZrO2）を堆積した後の断面図であり、p型ウェル２上の隔離槽４，LDDソース／ドレイン１２（或いはLDDでなくn+ソース／ドレイン）ゲート９，層間絶縁膜（ILD）１５，タングステン或いはポリシリコンコンタクトホール１７，BPSGで形成された金属間絶縁膜（IMD）１６とチッ化シリコンエッチング停止層１９，下層電極層（ロアーエレクトロード）２１などの製造工程を完成した後、PVDで高絶縁性薄層２２を堆積してコンデンサの絶縁層（図１６参照）とするが、これに限らず下層電極層（ロアーエレクトロード）の形状はスタック状やその他の大面積のものとしてもよい。
【００１９】
図１７に示すように、弗化水素酸や過塩素酸、或いはその他の過ハロゲン族元素酸をエッチング液とし、フォトレジストPR5で保護される下層電極層（ロアーエレクトロード）と下層電極層（ロアーエレクトロード）上の高絶縁性薄層に対してエッチング機内でウェットエッチングを行い、下層電極層（ロアーエレクトロード）以外の高絶縁性薄層を除去する。使用するHF：HC1O4の体積混合比は1：50から1：5000とし、低温（0℃〜100℃）下のエッチングを進行させる。この方法によると、公知の技術による硫酸が160℃の高温の下でエッチングを行うのよりも容易であり、設備に必要であった耐高温，耐酸の器材に係るコストや手間も省けた上、尚エッチング率を上げることにも成功し、ドライエッチングによるBPSGの金属層間絶縁膜（IMD）１６を傷つけることなく、電流のロスや表面の凹凸を極力避ける目的が達成された。
図１８に示すように、後続の製造工程中ではポリシリコンのトップエレクトロード２３ともう一つの層IMD２４等は、貫通孔２５で最上層電極層（トップエレクトロード）をボンディングパッド２６にまで接続し、電気熔接による接地等の工程が終了する（図１７参照）。
【００２０】
実施例４においては、既に下層電極層（ロアーエレクトロード）の完成した基板上全面に高絶縁性薄層を堆積させてコンデンサの絶縁層とした後、リソグラフによって形成したフォトレジストで下層電極層（ロアーエレクトロード）とその上の高絶縁性薄層を保護し、弗化水素酸と過ハロゲン族元素酸の混合液をエッチング液とし、低温下でエッチングを進行し、下層電極層（ロアーエレクトロード）以外の高絶縁性薄層を除去し、それからトップエレクトロードを堆積し、並びに後続の金属化工程を完成させることでも、同様の高絶縁性薄層のエッチング効果が得られる。
【００２１】
【発明の効果】
本発明によると、従来の工程における設備において必要であった耐熱，耐酸性の問題が解決されたことでコストが低減したと共に製造工程が容易になったこと、並びにアクティブエリアに凹凸が形成されるのが免れられたことで、コストと品質面両方において優れたエッチング効果を提供するのに成功した。
【図面の簡単な説明】
【図１】公知の技術におけるCMOS（complementary metal oxide semiconductor）の製造工程初段階でゲートのチッ化シリコン側壁を形成した後、ゲート絶縁層にエッチングする前の断面図である。
【図２】公知の技術におけるCMOS（complementary metal oxide semiconductor）の製造工程初段階でドープの多いソース／ドレインを形成した後、高絶縁性薄層にエッチングした断面図である。
【図３】 HF，HC1O4で異なる体積比によって得られたHfO2とUSGのエッチング選択比における曲線図である。
【図４】 HF，HC1O4で異なる体積の混合比による、高絶縁性のHfO2， USG，ポリシリコンに対するエッチング率における曲線図である。
【図５】 CMOS（complementary metal oxide semiconductor）ロジックコンポーネント製造完成後の断面図である。
【図６】 CMOS（complementary metal oxide semiconductor）基板の断面図である。
【図７】高絶縁性（HfO2）とポリシリコンを堆積した後の断面図である。
【図８】 n+をポリシリコンにドーピングした後の製造工程である。
【図９】 p+をポリシリコンにドーピングした後の製造工程である。
【図１０】珪化タングステンを堆積する工程である。
【図１１】珪化タングステンとポリシリコンをエッチングしてゲートを形成する工程である。
【図１２】イオンインプランテーションでn-ドープ型のソース／ドレインゲートを形成する工程である。
【図１３】イオンインプランテーションでp-ドープ型のソース／ドレインゲートを形成する工程である。
【図１４】チッかシリコン堆積後、異方性エッチングによって側壁を形成する工程である。
【図１５】 HF，HC1O4の混合液でソース／ドレインゲート上の高絶縁性（HfO2）にエッチングを施す工程である。
【図１６】 DRAMがスタック式の下層電極層（ロアーエレクトロード）が形成された後、高絶縁性（HfO2）が堆積された断面図である。
【図１７】 DRAMが高絶縁性をエッチングされた後の断面図である。
【図１８】 DRAM完成後の断面図である。
【符号の説明】
１ p型シリコンウェハー基板
２ p型ウェル
３ n型ウェル
４ LOCOS或いはSTI隔離層
５ 高絶縁性（HfO２）層
５a 高絶縁性（HfO２）ゲート絶縁層
６ ポリシリコンゲート
６a りんドープポリシリコン
６b，６c，６d ポリシリコン層
７ Wsix或いはTiSi２
７a，７b 珪化タングステン層
８ チッ化シリコン（Si３N４）側壁
９，９a，９b ゲート
１０ n-少量ドープ
１１ p-少量ドープ
１２ n-ソース／ドレイン
１３ p-ソース／ドレイン
１４ エッチング後の陥没個所
１５ 層間絶縁膜（ILD）
１６ 金属層間絶縁膜（IMD）
１７ コンタクトホール
１８ 金属線
１９ チッ化シリコン
２０ 貫通孔
２００ ロジックコンポーネント
２１ 下層電極層（ロアーエレクトロード）（lower Electrode）
２２ コンデンサ高絶縁性（HfO２或いはZrO２）絶縁膜
２４ IMD
２５ 貫通孔
２６ ボンディングパッド
PR1，PR2，PR３ フォトレジスト
Claims (20)
- 酸化ハフニウム（HfO2）又は酸化ジルコニウム（ZrO2）からなる高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法において、少なくとも先ず二酸化シリコン層又はポリシリコン層上に堆積した該高絶縁性薄層を具有するウェハーを用意し、次に弗化水素酸と過ハロゲン族元素酸の混合液でウェハー表面にて該高絶縁性薄層のエッチングを行い、更にイオン化された水によってウェハーを洗浄した後乾燥させる、工程を含むことを特徴とする高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該高絶縁性薄層は酸化ハフニウム（HfO2）からなるものであることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該高絶縁性薄層は酸化ジルコニウム（ZrO2）からなるものであることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該過ハロゲン族元素酸はペルオキソ塩素酸（HC1O4）であることを特徴とする請求項１，２，３記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該過ハロゲン族元素酸はペルオキソ臭酸（HbrO4）であることを特徴とする請求項１，２，３記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該過ハロゲン族元素酸はペルオキソヨード酸（HIO4）であることを特徴とする請求項１，２，３記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該弗化水素酸と該過ハロゲン族元素酸の体積混合比は1：50から1：5000の範囲であることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該弗化水素酸と過ハロゲン族元素酸の体積混合比は1：1000から1：2500の範囲であることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該ウェットエッチングは0℃〜100℃の１００℃〜０℃の温度域で行なう下で行われることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該ウェットエッチングは単片式のエッチング機（Single wafer tools）内で行われることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該ウェットエッチングはバッチタイプ（Batch Type）のエッチング機内で行われることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該ウェットエッチングは多腔式のエッチング機（Clusters tools）内で行われることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該ウェットエッチングは単腔式のエッチング機（Stand alone tools）内で行われることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該弗化水素酸と該過ハロゲン族元素酸の混合溶液によるシリコンウェハーのエッチング率は10Å／min以下であることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該弗化水素酸と該過ハロゲン族元素酸の混合溶液が酸化ジルコニウムの高絶縁性薄層に対するエッチング率は10Å／min以上であることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該弗化水素酸と該過ハロゲン族元素酸の混合溶液の酸化シリコンに対するエッチング率は10Å／min以下であることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該弗化水素酸と該過ハロゲン族元素酸の混合溶液の、ほうリンシリカグラス（BPSG）に対するエッチング率は10Å／min以下であることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該弗化水素酸と該過ハロゲン族元素酸の混合溶液のリンシリカグラス（PSG）に対するエッチング率は10Å／min以下であることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該弗化水素酸と該過ハロゲン族元素酸の混合溶液のポリシリコンに対するエッチング率は10Å／min以下であることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
- 該弗化水素酸と該過ハロゲン族元素酸の混合溶液の酸化ハフニウム（HfO2）に対するエッチング率は10Å／min以上であることを特徴とする請求項１記載の高絶縁性薄層の１００℃〜０℃の温度域で行なうウェットエッチング法。
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