JP2001127271A - 半導体製造装置の製造方法 - Google Patents
半導体製造装置の製造方法Info
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- H10B12/05—Making the transistor
Abstract
(57)【要約】
【課題】 エッチングダメージの発生を抑制した半導体
製造装置の製造方法を得る。 【解決手段】 半導体基板１０１上に素子分離領域とな
るフィールド酸化膜１０２と、多結晶シリコン層から成
るワード線１０３とを形成し、このワード線１０３を用
いてＮ- 拡散層（ＬＤＤ領域）１０４と、ホトリソグラ
フィ技術およびウェットエッチングにより酸化膜１０５
−ａと、エッチバックによりサイドウォール１０７−ａ
とを形成し、さらに周辺回路領域にサイドウォール１０
７−ａを用いて各種Ｔｒ．部拡散層１０８を形成する。
メモリセル領域内に形成されたＮ-拡散層１０４に対し
てゲートサイドウォール１０７−ａの形成を目的とした
エッチバックによるエッチングダメージを防ぎ、かつ、
後に形成されるビット線等のホトリソグラフィ工程にお
いて、メモリセル領域から周辺回路領域境界部に生じた
段差に起因する極端なフォーカスマージンの減少を容易
に低減する。
製造装置の製造方法を得る。 【解決手段】 半導体基板１０１上に素子分離領域とな
るフィールド酸化膜１０２と、多結晶シリコン層から成
るワード線１０３とを形成し、このワード線１０３を用
いてＮ- 拡散層（ＬＤＤ領域）１０４と、ホトリソグラ
フィ技術およびウェットエッチングにより酸化膜１０５
−ａと、エッチバックによりサイドウォール１０７−ａ
とを形成し、さらに周辺回路領域にサイドウォール１０
７−ａを用いて各種Ｔｒ．部拡散層１０８を形成する。
メモリセル領域内に形成されたＮ-拡散層１０４に対し
てゲートサイドウォール１０７−ａの形成を目的とした
エッチバックによるエッチングダメージを防ぎ、かつ、
後に形成されるビット線等のホトリソグラフィ工程にお
いて、メモリセル領域から周辺回路領域境界部に生じた
段差に起因する極端なフォーカスマージンの減少を容易
に低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、エッチングダメー
ジを抑制し、かつ、後のホトリソグラフィ工程における
フォーカスマージンの極端な減少を低減する半導体製造
装置の製造方法に関する。
ジを抑制し、かつ、後のホトリソグラフィ工程における
フォーカスマージンの極端な減少を低減する半導体製造
装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体製造装置の製造方法は、例
えば、ＤＲＡＭ等の半導体メモリの製造手順として適用
される。一般的にＤＲＡＭ等の半導体メモリにおいて、
半導体装置の製造過程に生じるメモリセル領域での半導
体基板に与えられるエッチングダメージは、Ｈｏｌｄ特
性を劣化させる大きな要因の１つとなることが知られて
いる。この要因を排除し、高歩留まりを安定に保ちなが
ら半導体装置を製造する上で、上記のエッチングダメー
ジに対する様々な対策が提案されている。図５から図７
を基に、その一例としてＤＲＡＭにおける従来例１の製
造方法を以下に示す。
えば、ＤＲＡＭ等の半導体メモリの製造手順として適用
される。一般的にＤＲＡＭ等の半導体メモリにおいて、
半導体装置の製造過程に生じるメモリセル領域での半導
体基板に与えられるエッチングダメージは、Ｈｏｌｄ特
性を劣化させる大きな要因の１つとなることが知られて
いる。この要因を排除し、高歩留まりを安定に保ちなが
ら半導体装置を製造する上で、上記のエッチングダメー
ジに対する様々な対策が提案されている。図５から図７
を基に、その一例としてＤＲＡＭにおける従来例１の製
造方法を以下に示す。
【０００３】図５において、Ｐ型シリコン等から成る半
導体基板１の非能動領域上には、素子分離用のフィール
ド酸化膜２が形成され、能動領域上には不図示のゲート
酸化膜が形成される。また、これらゲート酸化膜上に
は、第１の多結晶シリコン層から成るワード線３が形成
され、ゲート酸化膜上のワード線３の両側における半導
体基板１表面上には、Ｎ- 拡散層（ＬＤＤ／Lightly Do
ped Drain 領域）４が形成される。
導体基板１の非能動領域上には、素子分離用のフィール
ド酸化膜２が形成され、能動領域上には不図示のゲート
酸化膜が形成される。また、これらゲート酸化膜上に
は、第１の多結晶シリコン層から成るワード線３が形成
され、ゲート酸化膜上のワード線３の両側における半導
体基板１表面上には、Ｎ- 拡散層（ＬＤＤ／Lightly Do
ped Drain 領域）４が形成される。
【０００４】次に図６に示すように、半導体基板１上の
全面に上記ワード線３の側壁に形成されるサイドウォー
ル５−ｂ、および、メモリセル領域内に形成されたＮ-
拡散層４に関して、サイドウォール５−ｂの形成時に伴
うエッチングダメージを防ぐ保護膜５−ａとなる、厚さ
１５００〜２０００Å程度の第１の酸化膜５（例えば、
ＨＴＯ膜、ＴＥＯＳ ＮＳＧ膜等）が堆積される。続い
て、従来のホトリソグラフィ技術を用いてメモリセル領
域のみが、ホトレジスト膜６に覆われるようにパターン
が形成される。
全面に上記ワード線３の側壁に形成されるサイドウォー
ル５−ｂ、および、メモリセル領域内に形成されたＮ-
拡散層４に関して、サイドウォール５−ｂの形成時に伴
うエッチングダメージを防ぐ保護膜５−ａとなる、厚さ
１５００〜２０００Å程度の第１の酸化膜５（例えば、
ＨＴＯ膜、ＴＥＯＳ ＮＳＧ膜等）が堆積される。続い
て、従来のホトリソグラフィ技術を用いてメモリセル領
域のみが、ホトレジスト膜６に覆われるようにパターン
が形成される。
【０００５】更に図７に示すように、ドライエッチング
（異方性エッチング）にて半導体基板１全面にエッチバ
ックが施され、周辺回路領域のみにサイドウォール５−
ｂが形成される。但し、メモリセル領域においては、ホ
トレジスト膜６にて覆われているため、サイドウォール
は形成されない。
（異方性エッチング）にて半導体基板１全面にエッチバ
ックが施され、周辺回路領域のみにサイドウォール５−
ｂが形成される。但し、メモリセル領域においては、ホ
トレジスト膜６にて覆われているため、サイドウォール
は形成されない。
【０００６】最後に、従来のホトリソグラフィ技術とイ
オン注入技術（例えば、砒素やＢＦ２等）を用いてＮ-
ｃｈおよびＰ- ｃｈ拡散層７が順次形成され、半導体装
置の各種Ｔｒ．部が形成される。
オン注入技術（例えば、砒素やＢＦ２等）を用いてＮ-
ｃｈおよびＰ- ｃｈ拡散層７が順次形成され、半導体装
置の各種Ｔｒ．部が形成される。
【０００７】本願発明と技術分野の類似する従来例２と
して、特開平０３−０６２５７３号公報の「ＭＩＳ型半
導体装置の製法」がある。本従来例２の主な製造方法
は、ゲート形成後にカバレッジ調整膜として、側えばＳ
ＯＧ等を全面に堆積し、Ｎ- 拡散層を形成する。続い
て、サイドウォールとなる酸化膜を全面に順次堆積す
る。このカバレッジ膜により、メモリセル領域（配線
間：密）と周辺領域（配線間：疎）に形成される、ゲー
ト上のサイドウォールとなる酸化膜厚ａと配線間（スペ
ース部）上の酸化膜厚ｂの厚さが等しくなり、エッチバ
ック時にメモリセル部のＳｉ基板に与えられるエッチン
グダメージを低減する。最後に目己整合的に従来のホト
リソグラフィ技術、イオン注入技術により、Ｎｃｈおよ
びＰｃｈ Ｔｒ．部を形成する。
して、特開平０３−０６２５７３号公報の「ＭＩＳ型半
導体装置の製法」がある。本従来例２の主な製造方法
は、ゲート形成後にカバレッジ調整膜として、側えばＳ
ＯＧ等を全面に堆積し、Ｎ- 拡散層を形成する。続い
て、サイドウォールとなる酸化膜を全面に順次堆積す
る。このカバレッジ膜により、メモリセル領域（配線
間：密）と周辺領域（配線間：疎）に形成される、ゲー
ト上のサイドウォールとなる酸化膜厚ａと配線間（スペ
ース部）上の酸化膜厚ｂの厚さが等しくなり、エッチバ
ック時にメモリセル部のＳｉ基板に与えられるエッチン
グダメージを低減する。最後に目己整合的に従来のホト
リソグラフィ技術、イオン注入技術により、Ｎｃｈおよ
びＰｃｈ Ｔｒ．部を形成する。
【０００８】上記従来例２の特徴は、ゲートサイドウォ
ールを形成する酸化膜成長時のカバレッジを均一にする
ことにより、サイドウォール形成時に施すエッチバック
の基板に対するダメージを低減することと考えられる。
ールを形成する酸化膜成長時のカバレッジを均一にする
ことにより、サイドウォール形成時に施すエッチバック
の基板に対するダメージを低減することと考えられる。
【０００９】従来例３の特開昭６２−０６９５６０号公
報の「半導体装置の製造方法」の主な製造方法は、ゲー
ト形成後に熱酸化によりゲートを酸化膜にて被覆し、Ｐ
等のイオン注入によりＮ- 拡散層を形成する。続いてウ
ェハ全面に窒化膜を堆積した後に、サイドウォールとな
る酸化膜を順次堆積する。Ｓｉ基板に対するサイドウォ
ール形成時のエッチングダメージを、前記の窒化膜にて
妨ぐこととしている。本従来例３では、ゲートサイドウ
ォ−ル形成時のエッチバックによるＳｉ基板へのエッチ
ングダメージを、窒化膜を用いることにより妨ぐことを
特徴としていると考えられる。これに類似する他の従来
例に、特開平８−３３０３３１号公報等がある。
報の「半導体装置の製造方法」の主な製造方法は、ゲー
ト形成後に熱酸化によりゲートを酸化膜にて被覆し、Ｐ
等のイオン注入によりＮ- 拡散層を形成する。続いてウ
ェハ全面に窒化膜を堆積した後に、サイドウォールとな
る酸化膜を順次堆積する。Ｓｉ基板に対するサイドウォ
ール形成時のエッチングダメージを、前記の窒化膜にて
妨ぐこととしている。本従来例３では、ゲートサイドウ
ォ−ル形成時のエッチバックによるＳｉ基板へのエッチ
ングダメージを、窒化膜を用いることにより妨ぐことを
特徴としていると考えられる。これに類似する他の従来
例に、特開平８−３３０３３１号公報等がある。
【００１０】従来例４の特開平３−１４５１３６号公報
の「ＭＯＳ型半導体装置およびそのサイドウオール形成
方法」の特徴は、異なる物質の積層構造によりサイドウ
ォールを形成し、互いのエッチングレート差を利用して
Ｓｉ基板に対するエッチングダメージを妨ぐものと考え
られる。
の「ＭＯＳ型半導体装置およびそのサイドウオール形成
方法」の特徴は、異なる物質の積層構造によりサイドウ
ォールを形成し、互いのエッチングレート差を利用して
Ｓｉ基板に対するエッチングダメージを妨ぐものと考え
られる。
【００１１】従来例５の特許第２６７０２６５号公報の
「ＣＭＯＳ半導体装置の製造方法」の特徴は、ＣＭＯＳ
構造を有する半導体において、サイドウォール形成時に
施すエッチバックによりＰｃｈ拡散層領域のＳｉ基板が
オーバーエッチングされる。このことにより、Ｐｃｈ拡
散層抵抗が増加し電流駆動能力が低下するのを妨ぐこと
を目的とした発明と考えられる。
「ＣＭＯＳ半導体装置の製造方法」の特徴は、ＣＭＯＳ
構造を有する半導体において、サイドウォール形成時に
施すエッチバックによりＰｃｈ拡散層領域のＳｉ基板が
オーバーエッチングされる。このことにより、Ｐｃｈ拡
散層抵抗が増加し電流駆動能力が低下するのを妨ぐこと
を目的とした発明と考えられる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
従来技術においては、図７に示すように、エッチバック
時におけるメモリセル領域内のＮ- 拡散層４に対するエ
ッチングダメージを防ぐことを目的とした第１の酸化膜
５から成る、保護酸化膜５−ａ（メモリセル領域）およ
び、サイドウォール５−ｂ（周辺回路領域）を、第１の
酸化膜５により同時に形成している。このため、メモリ
セル領域から周辺回路領域境界部にサイドウォール５−
ｂの膜厚と同じ高さを有する段差Ｂが生じてしまう。こ
れにより後に形成されるビット線等のホトリソグラフィ
工程において、段差Ｂに起因した極端なフォーカスマー
ジンの減少を招き、結果的にＣＭＰ（Chemical-Mechani
cal-Polishing)等による平坦化プロセスの適用に伴う工
程数の増加を余儀なくされるという問題点が発生する。
従来技術においては、図７に示すように、エッチバック
時におけるメモリセル領域内のＮ- 拡散層４に対するエ
ッチングダメージを防ぐことを目的とした第１の酸化膜
５から成る、保護酸化膜５−ａ（メモリセル領域）およ
び、サイドウォール５−ｂ（周辺回路領域）を、第１の
酸化膜５により同時に形成している。このため、メモリ
セル領域から周辺回路領域境界部にサイドウォール５−
ｂの膜厚と同じ高さを有する段差Ｂが生じてしまう。こ
れにより後に形成されるビット線等のホトリソグラフィ
工程において、段差Ｂに起因した極端なフォーカスマー
ジンの減少を招き、結果的にＣＭＰ（Chemical-Mechani
cal-Polishing)等による平坦化プロセスの適用に伴う工
程数の増加を余儀なくされるという問題点が発生する。
【００１３】従来例２によると、Ｓｉ基板上のカバレッ
ジ調整膜を含んだサイドウォールとなる酸化膜はエッチ
バックにより完全に除去される物としている。しかし、
本従来例２による製法を用いても、完全にメモリセル部
基板へのエッチングダメージは、以下の理由により妨げ
ないものと考えられる。
ジ調整膜を含んだサイドウォールとなる酸化膜はエッチ
バックにより完全に除去される物としている。しかし、
本従来例２による製法を用いても、完全にメモリセル部
基板へのエッチングダメージは、以下の理由により妨げ
ないものと考えられる。
【００１４】ゲートパターンが疎密となる部分の酸化膜
のカバレッジを均一にしても、全面エッチバックにより
サイドウォールを形成する。このため、ウェハ面内の何
れかにＳｉ基板に対するエッチングダメージが大きい部
分が生じてしまう。それは、必ずウェハ面内でエッチン
グレートの差が生じるからである。この傾向は、ウェハ
径が大きくなるほど顕著化する。
のカバレッジを均一にしても、全面エッチバックにより
サイドウォールを形成する。このため、ウェハ面内の何
れかにＳｉ基板に対するエッチングダメージが大きい部
分が生じてしまう。それは、必ずウェハ面内でエッチン
グレートの差が生じるからである。この傾向は、ウェハ
径が大きくなるほど顕著化する。
【００１５】これに対する本願発明では、予め意図的に
５００Å程度の薄い酸化膜をメモリセル部（配線間が疎
な領域）のみに形成しておくため、ゲートサイドウォー
ル形成を目的としたエッチバック時に周辺回路部にてＥ
ＰＤ（エンドポイント）検出することが可能となる。こ
の結果、メモリセル部へのエッチングダメージを完全に
妨ぐことが可能となる。勿論、面内のエッチングレート
のバラツキに対しては、ウェハ面内で一番厳しい部分
（エッチングレートが一番早い部分）でも、基板へのダ
メージがない程度に、セル部のみに形成される薄い酸化
膜の厚さを調節することで対処できる。
５００Å程度の薄い酸化膜をメモリセル部（配線間が疎
な領域）のみに形成しておくため、ゲートサイドウォー
ル形成を目的としたエッチバック時に周辺回路部にてＥ
ＰＤ（エンドポイント）検出することが可能となる。こ
の結果、メモリセル部へのエッチングダメージを完全に
妨ぐことが可能となる。勿論、面内のエッチングレート
のバラツキに対しては、ウェハ面内で一番厳しい部分
（エッチングレートが一番早い部分）でも、基板へのダ
メージがない程度に、セル部のみに形成される薄い酸化
膜の厚さを調節することで対処できる。
【００１６】従来例３の特開昭６２−０６９５６０号公
報の製造方法を用いた場合に考えられる副作用として、
以下の点が挙げられる。第１に、窒化膜をゲ−ト電極の
周辺に形成しているために、Ｓｉ基板界面に存在してい
るトラップ準位を水素原子で減少させることを目的とし
た水素アロイの効果を低減させてしまう。第２に、窒化
膜によるストレス起因のリークが増えてしまう。
報の製造方法を用いた場合に考えられる副作用として、
以下の点が挙げられる。第１に、窒化膜をゲ−ト電極の
周辺に形成しているために、Ｓｉ基板界面に存在してい
るトラップ準位を水素原子で減少させることを目的とし
た水素アロイの効果を低減させてしまう。第２に、窒化
膜によるストレス起因のリークが増えてしまう。
【００１７】これに対して本願発明は、酸化膜を用いて
Ｓｉ基板に対するエッチングダメージを妨ぐことを可能
にしており、上記従来例３を用いた場合に生じる不具合
を発生させることなく、容易に同等以上の効果を得るこ
とが出来る。
Ｓｉ基板に対するエッチングダメージを妨ぐことを可能
にしており、上記従来例３を用いた場合に生じる不具合
を発生させることなく、容易に同等以上の効果を得るこ
とが出来る。
【００１８】従来例４の特開平３−１４５１３６号公報
の「ＭＯＳ型半導体装置およびそのサイドウオール形成
方法」は、本願発明とサイドウォールの構成が根本的に
異なる。ちなみに、本願発明は、酸化膜に限定し、サイ
ドウォールと同一の物質を用いている。
の「ＭＯＳ型半導体装置およびそのサイドウオール形成
方法」は、本願発明とサイドウォールの構成が根本的に
異なる。ちなみに、本願発明は、酸化膜に限定し、サイ
ドウォールと同一の物質を用いている。
【００１９】従来例５の特許第２６７０２６５号公報の
「ＣＭＯＳ半導体装置の製造方法」では、エッチングダ
メージを妨ぐために酸化膜等の絶縁膜で覆われる領域
は、周辺Ｔｒ．部（Ｐｃｈ領域）であり、本願発明とは
解決する目的が異なるものと考えられる。
「ＣＭＯＳ半導体装置の製造方法」では、エッチングダ
メージを妨ぐために酸化膜等の絶縁膜で覆われる領域
は、周辺Ｔｒ．部（Ｐｃｈ領域）であり、本願発明とは
解決する目的が異なるものと考えられる。
【００２０】本発明は、エッチバック時におけるメモリ
セル領域内のＮ- 拡散層に対するエッチングダメージの
発生を抑制した半導体製造装置の製造方法を提供するこ
とを目的とする。
セル領域内のＮ- 拡散層に対するエッチングダメージの
発生を抑制した半導体製造装置の製造方法を提供するこ
とを目的とする。
【００２１】より詳細には、本発明の主な目的の一つ
は、メモリセル領域内に形成されたＮ- 拡散層に対して
ゲートサイドウォールの形成を目的としたエッチバック
によるエッチングダメージを防ぎ、かつ、後に形成され
るビット線等のホトリソグラフィ工程において、メモリ
セル領域から周辺回路領域境界部に生じた段差に起因す
る、極端なフォーカスマージンの減少を容易に低減する
ことを可能とする半導体製造装置を提供することにあ
る。
は、メモリセル領域内に形成されたＮ- 拡散層に対して
ゲートサイドウォールの形成を目的としたエッチバック
によるエッチングダメージを防ぎ、かつ、後に形成され
るビット線等のホトリソグラフィ工程において、メモリ
セル領域から周辺回路領域境界部に生じた段差に起因す
る、極端なフォーカスマージンの減少を容易に低減する
ことを可能とする半導体製造装置を提供することにあ
る。
【００２２】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の半導体製造装置の製造方法は、半導体基板
上に素子分離領域となるフィールド酸化膜を形成する工
程と、多結晶シリコン層から成るワード線を形成する工
程と、ワード線を用いてＮ- 拡散層（ＬＤＤ領域）を形
成する工程と、従来のホトリソグラフィ技術およびウェ
ットエッチングにより酸化膜を形成する工程と、エッチ
バックによりサイドウォールを形成する工程と、周辺回
路領域にサイドウォールを用いて各種Ｔｒ．部拡散層を
形成する工程とを有することを特徴としている。
め、本発明の半導体製造装置の製造方法は、半導体基板
上に素子分離領域となるフィールド酸化膜を形成する工
程と、多結晶シリコン層から成るワード線を形成する工
程と、ワード線を用いてＮ- 拡散層（ＬＤＤ領域）を形
成する工程と、従来のホトリソグラフィ技術およびウェ
ットエッチングにより酸化膜を形成する工程と、エッチ
バックによりサイドウォールを形成する工程と、周辺回
路領域にサイドウォールを用いて各種Ｔｒ．部拡散層を
形成する工程とを有することを特徴としている。
【００２３】また、上記の酸化膜は、メモリセル領域の
みに約４００〜５００Å程度形成され、酸化膜から成る
保護酸化膜、および、サイドウォールを別々に形成する
こととするとよい。
みに約４００〜５００Å程度形成され、酸化膜から成る
保護酸化膜、および、サイドウォールを別々に形成する
こととするとよい。
【００２４】さらに、上記の半導体製造装置の製造方法
は、ＣＭＰ技術等による平坦化プロセスを適用すること
なく極端なフォーカスマージンの減少を低減するとよ
い。
は、ＣＭＰ技術等による平坦化プロセスを適用すること
なく極端なフォーカスマージンの減少を低減するとよ
い。
【００２５】なお、Ｎ- 拡散層（ＬＤＤ領域）の形成
は、ワード線を用いて自己整合的に実行されることとす
るとよい。
は、ワード線を用いて自己整合的に実行されることとす
るとよい。
【００２６】
【発明の実施の形態】次に、添付図面を参照して本発明
による半導体製造装置の製造方法の実施の形態を詳細に
説明する。図１から図４を参照すると、本発明の半導体
製造装置の製造方法の一実施形態が示されており、ＤＲ
ＡＭにおける本発明の実施例に関する製造工程を示した
素子断面図である。
による半導体製造装置の製造方法の実施の形態を詳細に
説明する。図１から図４を参照すると、本発明の半導体
製造装置の製造方法の一実施形態が示されており、ＤＲ
ＡＭにおける本発明の実施例に関する製造工程を示した
素子断面図である。
【００２７】図１は、本発明の半導体製造装置の製造方
法の一実施形態を説明するための半導体装置の断面図で
ある。本実施形態の半導体製造装置の製造方法に適用さ
れる半導体装置は、図１に示す半導体装置は、ワード線
１０３、メモリセル領域内のＮ- 拡散層１０４、後述す
る第１の酸化膜１０５から成る保護酸化膜１０５−ａ、
および、サイドウォール１０７−ａ、４００〜５００Å
以下に形成されたメモリセル領域から周辺回路領域境界
部に生じる段差Ａ、を有している。また、メモリセル領
域内のゲートサイドウォールを、酸化膜１０５および１
０７の積層構造とする。
法の一実施形態を説明するための半導体装置の断面図で
ある。本実施形態の半導体製造装置の製造方法に適用さ
れる半導体装置は、図１に示す半導体装置は、ワード線
１０３、メモリセル領域内のＮ- 拡散層１０４、後述す
る第１の酸化膜１０５から成る保護酸化膜１０５−ａ、
および、サイドウォール１０７−ａ、４００〜５００Å
以下に形成されたメモリセル領域から周辺回路領域境界
部に生じる段差Ａ、を有している。また、メモリセル領
域内のゲートサイドウォールを、酸化膜１０５および１
０７の積層構造とする。
【００２８】上記の構成において、メモリセル領域内に
形成されたＮ- 拡散層１０４に対してゲートサイドウォ
ール１０７−ａの形成を目的としたエッチバックによる
エッチングダメージを防いでいる。また、後に形成され
るビット線等のホトリソグラフィ工程において、メモリ
セル領域から周辺回路領域境界部に生じた段差に起因す
る極端なフォーカスマージンの減少を図っている。これ
らの内容を以下に詳述する。
形成されたＮ- 拡散層１０４に対してゲートサイドウォ
ール１０７−ａの形成を目的としたエッチバックによる
エッチングダメージを防いでいる。また、後に形成され
るビット線等のホトリソグラフィ工程において、メモリ
セル領域から周辺回路領域境界部に生じた段差に起因す
る極端なフォーカスマージンの減少を図っている。これ
らの内容を以下に詳述する。
【００２９】図２に示すように、Ｐ型シリコンから成る
半導体基板１０１上にＬＯＣＯＳ（Local Oxidation of
Silicon）法により選択的に厚さ４０００Å程度のフィ
ールド酸化膜１０２を形成して能動領域を区画し、能動
領域上に熱酸化法により厚さ１２０Å程度の不図示のゲ
ート酸化膜を形成する。
半導体基板１０１上にＬＯＣＯＳ（Local Oxidation of
Silicon）法により選択的に厚さ４０００Å程度のフィ
ールド酸化膜１０２を形成して能動領域を区画し、能動
領域上に熱酸化法により厚さ１２０Å程度の不図示のゲ
ート酸化膜を形成する。
【００３０】続いて、上記ゲート酸化膜上に厚さ２００
０Å程度の第１の多結晶シリコン層を形成し、従来のホ
トリソグラフィ技術とエッチング技術を用いてワード線
１０３を形成する。エッチング時において、第１の多結
晶シリコンから成るワード線１０３とゲート酸化膜との
エッチング選択比が十分に高いため、後に形成されるＮ
- 拡散層１０４上のゲート酸化膜は約１０〜３０Å程度
確保される。従って、ワード線１０３形成に伴う半導体
基板１０１へのエッチングダメージは発生しない。更
に、フィールド酸化膜１０２、および、ワード線１０３
をマスクとして不純物（例えば、リン等）を注入するこ
とにより、半導体基板１０１の表面部にＮ- 拡散層（Ｌ
ＤＤ領域）１０４を形成する。このＮ- 拡散層（ＬＤＤ
領域）１０４の形成は、ワード線１０３を用いて自己整
合的に実行される。
０Å程度の第１の多結晶シリコン層を形成し、従来のホ
トリソグラフィ技術とエッチング技術を用いてワード線
１０３を形成する。エッチング時において、第１の多結
晶シリコンから成るワード線１０３とゲート酸化膜との
エッチング選択比が十分に高いため、後に形成されるＮ
- 拡散層１０４上のゲート酸化膜は約１０〜３０Å程度
確保される。従って、ワード線１０３形成に伴う半導体
基板１０１へのエッチングダメージは発生しない。更
に、フィールド酸化膜１０２、および、ワード線１０３
をマスクとして不純物（例えば、リン等）を注入するこ
とにより、半導体基板１０１の表面部にＮ- 拡散層（Ｌ
ＤＤ領域）１０４を形成する。このＮ- 拡散層（ＬＤＤ
領域）１０４の形成は、ワード線１０３を用いて自己整
合的に実行される。
【００３１】次に図３に示すように、メモリセル領域内
に形成されたＮ- 拡散層１０４に関して、サイドウォー
ル１０７−ａ形成時に施すエッチバックによるエッチン
グダメージを防ぐことを目的としている、比較的薄め
（４００〜５００Å程度）の第１の酸化膜１０５（例え
ば、ＳｉＯ２膜等）を、半導体基板１０１上の全面を覆
うように堆積する。更に、全面にホトレジスト膜１０６
を塗布した後に、従来のホトリソグラフィ技術を用いて
パターニングし、メモリセル領域のみをホトレジスト膜
１０６にて覆う。
に形成されたＮ- 拡散層１０４に関して、サイドウォー
ル１０７−ａ形成時に施すエッチバックによるエッチン
グダメージを防ぐことを目的としている、比較的薄め
（４００〜５００Å程度）の第１の酸化膜１０５（例え
ば、ＳｉＯ２膜等）を、半導体基板１０１上の全面を覆
うように堆積する。更に、全面にホトレジスト膜１０６
を塗布した後に、従来のホトリソグラフィ技術を用いて
パターニングし、メモリセル領域のみをホトレジスト膜
１０６にて覆う。
【００３２】続いて図４に示すように、ウェットエッチ
ング（等方性エッチング：例えば、バッファード沸酸
等）にて、メモリセル領域以外の第１の酸化膜１０５を
除去した後に、ワード線１０３の側壁に形成されるサイ
ドウォール１０７−ａとなる、厚さ１５００〜２０００
Å程度の第２の酸化膜１０７（例えば、ＨＴＯ膜、ＴＥ
ＯＳ ＮＳＧ膜等）を、全面に堆積する。
ング（等方性エッチング：例えば、バッファード沸酸
等）にて、メモリセル領域以外の第１の酸化膜１０５を
除去した後に、ワード線１０３の側壁に形成されるサイ
ドウォール１０７−ａとなる、厚さ１５００〜２０００
Å程度の第２の酸化膜１０７（例えば、ＨＴＯ膜、ＴＥ
ＯＳ ＮＳＧ膜等）を、全面に堆積する。
【００３３】従来の手法では、上記の［発明が解決しよ
うとする課題］に示すように、メモリセル領域から周辺
回路領域境界部にサイドウォール５−ｂの膜厚と同じ高
さを有する段差Ｂが生じ、これにより後に形成されるビ
ット線等のホトリソグラフィ工程において、段差Ｂに起
因した極端なフォーカスマージンの減少を招いていた。
うとする課題］に示すように、メモリセル領域から周辺
回路領域境界部にサイドウォール５−ｂの膜厚と同じ高
さを有する段差Ｂが生じ、これにより後に形成されるビ
ット線等のホトリソグラフィ工程において、段差Ｂに起
因した極端なフォーカスマージンの減少を招いていた。
【００３４】しかしながら本発明によれば、図１に示す
ように、エッチバック時におけるメモリセル領域内のＮ
- 拡散層１０４に対するエッチングダメージを防ぐこと
を目的とした、第１の酸化膜１０５から成る保護酸化膜
１０５−ａ、および、サイドウォール１０７−ａを別々
に形成する。このことにより、メモリセル領域から周辺
回路領域境界部に生じる段差Ａを、４００〜５００Å以
下に形成することが可能となる。また、メモリセル領域
内のゲートサイドウォールを酸化膜１０５および１０７
の積層構造とすることにより、メモリセル領域内に形成
されたＮ- 拡散層１０４に対してゲートサイドウォール
１０７−ａの形成を目的としたエッチバックによるエッ
チングダメージを防ぎ、かつ、後に形成されるビット線
等のホトリソグラフィ工程において、メモリセル領域か
ら周辺回路領域境界部に生じた段差に起因する極端なフ
ォーカスマージンの減少を、容易に低減する効果を得る
ことが可能となる。
ように、エッチバック時におけるメモリセル領域内のＮ
- 拡散層１０４に対するエッチングダメージを防ぐこと
を目的とした、第１の酸化膜１０５から成る保護酸化膜
１０５−ａ、および、サイドウォール１０７−ａを別々
に形成する。このことにより、メモリセル領域から周辺
回路領域境界部に生じる段差Ａを、４００〜５００Å以
下に形成することが可能となる。また、メモリセル領域
内のゲートサイドウォールを酸化膜１０５および１０７
の積層構造とすることにより、メモリセル領域内に形成
されたＮ- 拡散層１０４に対してゲートサイドウォール
１０７−ａの形成を目的としたエッチバックによるエッ
チングダメージを防ぎ、かつ、後に形成されるビット線
等のホトリソグラフィ工程において、メモリセル領域か
ら周辺回路領域境界部に生じた段差に起因する極端なフ
ォーカスマージンの減少を、容易に低減する効果を得る
ことが可能となる。
【００３５】最後に、従来のホトリソグラフィ技術とイ
オン注入技術（例えば、砒素やＢＦ２等）を用いてＮ-
ｃｈおよびＰ- ｃｈ拡散層１０８を順次形成し、半導体
装置の各種Ｔｒ．部を形成する。
オン注入技術（例えば、砒素やＢＦ２等）を用いてＮ-
ｃｈおよびＰ- ｃｈ拡散層１０８を順次形成し、半導体
装置の各種Ｔｒ．部を形成する。
【００３６】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。例えば、上記の実施例においては、ＤＲ
ＡＭにおける製造方法を示したが、他の半導体製造装置
に適用することは容易に可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。例えば、上記の実施例においては、ＤＲ
ＡＭにおける製造方法を示したが、他の半導体製造装置
に適用することは容易に可能である。
【００３７】
【発明の効果】以上の説明より明らかなように、本発明
の半導体製造装置の製造方法は、半導体基板上に素子分
離領域となるフィールド酸化膜を、多結晶シリコン層か
ら成るワード線を、ワード線を用いてＮ- 拡散層（ＬＤ
Ｄ領域）を、ホトリソグラフィ技術およびウェットエッ
チングによりメモリセル領域のみに酸化膜を形成し、エ
ッチバックによりサイドウォールを、周辺回路領域にサ
イドウォールを用いて各種Ｔｒ．部拡散層を形成する。
の半導体製造装置の製造方法は、半導体基板上に素子分
離領域となるフィールド酸化膜を、多結晶シリコン層か
ら成るワード線を、ワード線を用いてＮ- 拡散層（ＬＤ
Ｄ領域）を、ホトリソグラフィ技術およびウェットエッ
チングによりメモリセル領域のみに酸化膜を形成し、エ
ッチバックによりサイドウォールを、周辺回路領域にサ
イドウォールを用いて各種Ｔｒ．部拡散層を形成する。
【００３８】上記の構成によれば、メモリセル領域内に
形成されたＮ- 拡散層に対してゲートサイドウォールの
形成を目的としたエッチバックによるエッチングダメー
ジを防ぎ、かつ、後に形成されるビット線等のホトリソ
グラフィ工程において、メモリセル領域から周辺回路領
域境界部に生じた段差に起因する極端なフォーカスマー
ジンの減少を容易に低減する。
形成されたＮ- 拡散層に対してゲートサイドウォールの
形成を目的としたエッチバックによるエッチングダメー
ジを防ぎ、かつ、後に形成されるビット線等のホトリソ
グラフィ工程において、メモリセル領域から周辺回路領
域境界部に生じた段差に起因する極端なフォーカスマー
ジンの減少を容易に低減する。
【００３９】その理由は、エッチバック時におけるメモ
リセル領域内のＮ- 拡散層に対するエッチングダメージ
を防ぐ保護酸化膜およびサイドウォールを別々に形成
し、かつ、メモリセル領域から周辺回路領域境界部に生
じる段差Ａを約４００〜５００Å以下に低減するためで
ある。
リセル領域内のＮ- 拡散層に対するエッチングダメージ
を防ぐ保護酸化膜およびサイドウォールを別々に形成
し、かつ、メモリセル領域から周辺回路領域境界部に生
じる段差Ａを約４００〜５００Å以下に低減するためで
ある。
【図１】本発明の半導体製造装置の製造方法の実施形態
を示す断面図である。
を示す断面図である。
【図２】発明の一実施例の説明に使用する断面図であ
る。
る。
【図３】発明の一実施例の説明に使用する断面図であ
る。
る。
【図４】発明の一実施例の説明に使用する断面図であ
る。
る。
【図５】従来の技術の説明に使用する断面図である。
【図６】従来の技術の説明に使用する断面図である。
【図７】従来の技術の説明に使用する断面図である。
１、１０１ シリコン基板（半導体基板） １０７ 第２の酸化膜 ２、１０２ フィールド酸化膜 ７、１０８ Ｎ- ｃｈおよびＰ- ｃｈ Ｔｒ．拡散層 ３、１０３ ワード線 ４、１０４ Ｎ- 拡散層（ＬＤＤ領域） ５、１０５ 第１の酸化膜 ５−ａ、１０５−ａ 保護酸化膜 ５−ｂ、１０７−ａ サイドウォール ６、１０６ ホトレジスト膜
Claims (6)
- 【請求項１】 半導体基板上に素子分離領域となるフィ
ールド酸化膜を形成する工程と、 多結晶シリコン層から成るワード線を形成する工程と、 前記ワード線を用いてＮ- 拡散層（ＬＤＤ領域）を形成
する工程と、 ホトリソグラフィ技術およびウェットエッチングにより
酸化膜を形成する工程と、 エッチバックによりサイドウォールを形成する工程と、 周辺回路領域に前記サイドウォールを用いて各種Ｔｒ．
部拡散層を形成する工程と、 を有することを特徴とする半導体製造装置の製造方法。 - 【請求項２】 前記酸化膜は、メモリセル領域のみに形
成することを特徴とする請求項１記載の半導体製造装置
の製造方法。 - 【請求項３】 前記酸化膜は、約４００〜５００Å程度
形成することを特徴とする請求項１または２に記載の半
導体製造装置の製造方法。 - 【請求項４】 前記酸化膜から成る保護酸化膜、およ
び、前記サイドウォールを別々に形成することを特徴と
する請求項１から３の何れかに記載の半導体製造装置の
製造方法。 - 【請求項５】 前記半導体製造装置の製造方法は、ＣＭ
Ｐ技術等による平坦化プロセスを適用することなく極端
なフォーカスマージンの減少を低減することを特徴とす
る請求項１から４の何れかに記載の半導体製造装置の製
造方法。 - 【請求項６】 前記Ｎ- 拡散層（ＬＤＤ領域）の形成
は、前記ワード線を用いて自己整合的に実行されること
を特徴とする請求項１から５の何れかに記載の半導体製
造装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31019999A JP2001127271A (ja) | 1999-10-29 | 1999-10-29 | 半導体製造装置の製造方法 |
| US09/698,807 US6391702B1 (en) | 1999-10-29 | 2000-10-27 | Method of manufacture for semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31019999A JP2001127271A (ja) | 1999-10-29 | 1999-10-29 | 半導体製造装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127271A true JP2001127271A (ja) | 2001-05-11 |
Family
ID=18002381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31019999A Pending JP2001127271A (ja) | 1999-10-29 | 1999-10-29 | 半導体製造装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6391702B1 (ja) |
| JP (1) | JP2001127271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253401A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法及び絶縁膜の成膜速度の調整方法 |
| KR101231251B1 (ko) | 2005-11-23 | 2013-02-08 | 매그나칩 반도체 유한회사 | 모스 트랜지스터 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280459A (ja) * | 2001-03-21 | 2002-09-27 | Kawasaki Microelectronics Kk | 集積回路の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269560A (ja) | 1985-09-24 | 1987-03-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH0362573A (ja) | 1989-07-29 | 1991-03-18 | Sony Corp | Ｍｉｓ型半導体装置の製法 |
| JPH03145136A (ja) | 1989-10-31 | 1991-06-20 | N M B Semiconductor:Kk | Ｍｏｓ型半導体装置およびそのサイドウオール形成方法 |
| JPH08330331A (ja) | 1995-06-02 | 1996-12-13 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5976939A (en) * | 1995-07-03 | 1999-11-02 | Intel Corporation | Low damage doping technique for self-aligned source and drain regions |
| US5624863A (en) * | 1995-07-17 | 1997-04-29 | Micron Technology, Inc. | Semiconductor processing method of forming complementary N-type doped and P-type doped active regions within a semiconductor substrate |
| TW316330B (en) * | 1996-12-28 | 1997-09-21 | Tian-Sheng Jaw | Manufacturing method of complement metal oxide semiconductor (CMOS) transistor shallow junction |
-
1999
- 1999-10-29 JP JP31019999A patent/JP2001127271A/ja active Pending
-
2000
- 2000-10-27 US US09/698,807 patent/US6391702B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253401A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法及び絶縁膜の成膜速度の調整方法 |
| KR101231251B1 (ko) | 2005-11-23 | 2013-02-08 | 매그나칩 반도체 유한회사 | 모스 트랜지스터 제조방법 |
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| Publication number | Publication date |
|---|---|
| US6391702B1 (en) | 2002-05-21 |
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