JPH03145136A - Ｍｏｓ型半導体装置およびそのサイドウオール形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＬＤＤ構造のＭＯＳ型トランジスタを有する半
導体装置およびそのサイドウオール形成方法に関する。

（従来の技術） 半導体装置の微細化に伴い、様々な問題が顕在化してい
る。その１つとしてＭＯＳトランジスタのホットキャリ
アによる特性劣化があげられる。これはトランジスタの
ゲート寸法が小さ（なっているにもかかわらず、電源電
圧を下げないためにドレイン近傍で電界が強くなり、ホ
ットキャリアを発生するために生じるものである。

この問題を解決するためには、ドレイン近傍での電界強
度を低減する必要があり、この方法の１つとしてＬｉｑ
ｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　（Ｌ　Ｄ　Ｄ　）
構造が注目されている。

このＬＤＤ構造のＭＯ３型半導体装置は、高速化、高積
化、高信頼性を実現するためのもので、従来は第２図に
示す構造となっている。

図において、１はシリコン基板、２はフィールド酸化膜
、３はゲート絶縁膜、４はゲート電極、５は低濃度不純
物層（Ｎ−領域）、６は高濃度不純物層（Ｎ”領域）、
７はサイドウオール層である。さらに、ソース領域８、
ドレイン領域９およびゲート電極４からの電極の引き出
しがアルミニウム等によりなされるが、ここでは省略す
る。

このようなＬＤＤ構造は、ソース・ドレイン領域８．９
を低濃度不純物層５と高濃度不純物層６とで構成し、こ
の低濃度不純物層５によりゲート電極４とソース・ドレ
イン領域８，９との間の電界を緩和して高耐圧化を図る
ようになっている。

また、上述のＭＯ３型半導体装置におけるサイドウオー
ル形成はＭＯ５Ｉ−ランジスタ、ゲート電極成形後、表
面全体にＣＶＤ法によりシリコン酸化膜（Ｓｉｆｔ）等
の絶縁保護膜を形成し、さらにドライエツチング等の異
方性エツチング法によりゲート側壁にサイドウオール層
を残す製造方法でなされてきた。

（発明が解決しようとする課題） しかしながら、この製造方法では、ＣＶＤ法で付着させ
たシリコン酸化膜の不均一性およびドライエツチングの
不均一性が生じるという問題点があった。

この不均一性は、サイドウオール用酸化膜がホットウォ
ール形の減圧ＣＶＤ装置で形成するため、反応チューブ
内の温度分布の不均一、反応チューブ内を流れる反応ガ
スの流速、混合比、圧力、対流等の不均一、反応ガスの
品質によるばらつき、膜を形成するウェハ基板の表面状
態の不均一等により膜厚が一定しないことにある。

また、エツチング装置においてち同様にエツチングチャ
ンバー内の濃度分布、反応ガスの流速、混合比、圧力、
対流等の不均一、電極−ウェハ間の電界の影響等により
エツチングの均一性がばらつき、膜厚が一定しないとい
う欠陥があった。

この結果、サイドウオール層の形成工程では、サイドウ
オール層を２０００人程度９けて、これを異方性エツチ
ング法により　２００人程９まで削ることによりサイド
ウオール層が形成されるが、上述のように膜厚、エツチ
ング量がばらつくため目標膜厚を維持するように制御す
ることが困難であった。

それ故、特に膜厚が薄くなってしまうとゲート電極上の
絶縁膜がなくなりゲート電極が露出する。そして異方性
エツチング実施時にプラズマで表面が叩かれ、ゲート部
が活性化されると、その後に行うソース・ドレイン形成
のための熱処理工程では、異常酸化を生じ、ゲート電極
の反り、はがれ、応力集中等によるトランジスタ特性の
電気的異常が発生する。

また、ソース・ドレイン領域のゲート外側部分の残膜が
なくなると、直接ソース・ドレイン領域がエツチング時
にプラズマに叩かれ損傷する。さらにこれと同時にゲー
ト電極の側壁底部のゲート酸化膜ちオーバーエツチング
によりアンダーカットされダメージを受ける。

このような事情に鑑みて、本発明はサイドウオール層を
膜材料の異なる２層構成として、ゲート電極を含むシリ
コン基板表面のエツチングダメージを防止するとともに
、均一な保護膜な形成するようにしたＭＯＳ型半導体装
置およびそのサイドウオール形成方法を提供することを
目的としている。

（課題を解決するための手段） 本発明の半導体装置はＬＤＤ構造のＭＯＳ型半導体装置
において、ゲート電極の側壁に保護膜材料の異なる第１
．第２のサイドウオール層を形成した構成を有する。

また、そのサイドウオール形成方法はゲート電極を含む
基板表面にＣＶＤ法により保護膜としてシリコン酸化膜
またはシリコン窒化膜を堆積し、その後さらにＣＶＤ法
により前記保護膜より速いエツチング速度を有する他の
保護膜となるポリシリコン又はシリコン酸化膜を堆積し
て異方性エツチングにより２層のサイドウオールを形成
する各工程を含んでいる。

（作　用） 本発明においては、下層の第１サイドウオール層が異方
性エツチングのストッパ材としての役割をはたす。

これは第１サイドウオール層を異方性エツチングに対し
てエツチングされにくい材質で形成し、上層の第２サイ
ドウオール層を形成する他の保護膜材料をエツチングさ
れやすいものに選択するので、エツチングが下層の膜ま
で進行し、エツチングされにくい層が露出すると、その
後はエツチングの進行速度が大幅に低下する。

したがって、残したい膜厚だけをエツチング速度の遅い
膜で形成し、次にサイドウオールとして残したい膜をそ
の上に形成すると、その後に異方性エツチングを実施し
ても所望のサイドウオール形成をダメージなしで得るこ
とが出来る。

（実施例） 本発明を図面に基づいて説明する。

先ず第２図に示すように、Ｐ型シリコン基板１を選択酸
化して厚いシリコン酸化膜からなるフィールド酸化１［
２（ＳｉＱ□）および薄い膿のゲート絶縁膜３　（５ｉ
Ｏ１１）を形成する。

その後、ゲート絶縁膜３上にポリシリコンを堆積し、　
リン拡散を行なってゲート電極４を形成する。このゲー
ト電極４は表面を酸化して酸化膜を形成し、しかる後ゲ
ート電極４をマスクしてソース・ドレイン部分に不純物
を低濃度に注入して低濃度不純物層（Ｎ−）　５を形成
する。

このようにして製作されたシリコン基板上のゲート電極
４にサイドウオールを形成する手順を以下に説明する。

第１図　（ａ）〜（Ｃ）は本発明の製造工程を示す一実
施例である。

第１図ｆａ）において、サイドウオールを形成するため
、ＣＶＤ法によりゲート′ｒ４極４を含むシリコン基板
１の表面全体にシリコン窒化膜１０を堆積させる。

このシリコン窒化膜ｌＯは、第１サイドウオール層を形
成する保護膜材料として使用されるものである。しかし
、この保１ｉｌｌ材料としては他の異なる材質のちのを
使用することができ、たとえば、第２の実施例において
は、第１サイドウオール層をシリコン窒化膜ｌＯの代り
にシリコン酸化膜１０′により形成することにする。

このようにして、保護膜を形成したゲート電極４を含む
シリコン基板ｌ上の表面に、今度は第２サイドウオール
層を形成する保護膜材料としてシリコン酸化膜１２をＣ
ＶＤ法により所定の膜厚に堆積させる（第１図ｆｂｌ参
照）。

この後、異方性エツチング工程により、基板上の保護膜
をエツチングしてゲート電極の側壁に２層のサイドウオ
ールを形成する（第１図（Ｃ））。

第２サイドウオール層１３の保護膜は第１サイドウオー
ル層１１の保護膜よりもエツチング速度が速い材質で形
成されるので、第１サイドウオール層１１は異方性エツ
チングに対して進行がゆっくりとなりエツチングのスト
ッパ材としての役目をはたす。

この結果、ゲート電極４に形成された第１゜第２サイド
ウオール層全体の膜厚は所定の目標膜厚に形成すること
ができる。

なお、上記第２の実施例では、第２サイドウオール層を
形成する保護膜材料はポリシリコン１２’であって、異
方性エツチング終了後、表面を酸化することによりポリ
シリコンは酸化膜（５ｉＯｉ）となってサイドウオール
が形成される。

次に不純物を高濃度に導入して高濃度不純物層（Ｎゝ）
を形成し、上述の低濃度不純物層（Ｎ゛）とソース・ド
レイン領域を形成する。

したがって、この構成によれば、ゲート電極の側壁に残
したい膜厚のサイドウオールを形成し、かつゲート酸化
膜上にエツチング時に残した膜ちその後の熱処理工程に
おけるゲート電極の保１ｉ１１１の機能ち果たすので異
常酸化を防止することができる。

また、この製造方法に使用される第１サイド゛ウオール
層を形成する保護膜材料は、次の特性を有することが望
ましい。

■　膜形成時の均一性が良いこと、 ■　異方性エツチングに対してエツチング速度が遅いこ
と、 ■　段差のある形状の側壁にも、均一に膜形成が行える
こと、 ■　膜が緻密で、酸化性の雰囲気がその膜を通り難く、
膜の下の層の酸化に対する保護膜となること、 本実施例においては、ｎチャネル型ＭＯＳトランジスタ
の場合について説明したが、ｎ型不純物に変えてボロン
（Ｂ）もしくはＢＦ、等のＰ型の不純物にすれば同様の
効果を有するＰチャネル型ＭＯＳトランジスタが得られ
る。

またサイドウオール層の保護膜材料としては上記のもの
のほか、リンガラス（ＰＳＧ）Ｉｌｉ、・ボロンリンガ
ラス（ＢＰＳＧ）ｌ１１等を用いて６よい。

（発明の効果） 本発明のサイドウオール形成によれば、第１サイドウオ
ール層がエツチングのストッパ材としての役割りをはた
すことにより、シリコン基板およびゲート表面のエツチ
ングダメージを防止するので、ソース・ドレインの不純
物イオン注入での再現性を良くし、またこの後の熱処理
時の表面保ｉ１膜としても利用でき、ＬＤＤ構造のＭＯ
Ｓ型半導体の信頼性を向上させることができる。

【図面の簡単な説明】

第１図　（ａｌ〜（Ｃ）は、本発明のサイドウオール形
成工程を説明するＭＯ３型半導体装置の部分縦断面図、 第２図は従来のＬＤＤ構成のＭＯ３型半導体装置を示す
部分縦断面図である。 １・・・シリコン基板　　　３・・・ゲート絶縁膜４・
・・ゲート電極　　　　１０・・・シリコン窒化膜１０
’・・・シリコン酸化膜 １１・・・第１サイドウオール層 Ｉ２・・・シリコン酸化膜　　１２’ １３・・・第２サイドウオール層 ・・・ポリシリコン 特 許

Claims (1)

1. 【特許請求の範囲】 １）一導電型半導体基板の絶縁膜上に形成したゲート電
   極と、低濃度および高濃度の各不純物層とでＬＤＤ構造
   に構成されるＭＯＳ型半導体装置において、 前記ゲート電極の側壁に保護膜材料の異な る第１、第２のサイドウォール層を形成したことを特徴
   とする半導体装置。 ２）第１のサイドウォール層がシリコン窒化膜で形成さ
   れ、第２のサイドウォール層がシリコン酸化膜で形成さ
   れていることを特徴とする請求項１記載の半導体装置。 ３）第１のサイドウォール層がシリコン酸化膜で形成さ
   れ、第２のサイドウォール層が異方性エッチング後に酸
   化されるポリシリコン膜で形成されていることを特徴と
   する請求項１記載の半導体装置。 ４）一導電型半導体基板の絶縁膜上にゲート電極を形成
   する工程と、 前記ゲート電極を含む基板上の表面に ＣＶＤ法により第１サイドウォール層を形成する保護膜
   材料を堆積する工程と、 前記保護膜上にさらに連続して、ＣＶＤ法 により前記保護膜よりもエッチング速度の速い第２サイ
   ドウォール層を形成する保護膜材料を堆積する工程と、 こうして出来た前記基板上の保護膜を異方 性エッチング法によりエッチングして前記 ゲート電極の側壁に２層サイドウォールを形成する工程
   とを含んでいる、ＬＤＤ構造の ＭＯＳ型半導体装置におけるサイドウォール形成方法。 ５）第２サイドウォール層の保護膜がポリシリコンで構
   成されるとき、さらに異方性エッチングにより第２のサ
   イドウォールを形成した後にゲート電極の表面上を酸化
   する工程を含んでいる請求項４記載の方法。