JP2002110930A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ装置のコア回路/周辺回路領域
のトランジスタの特性を保ちつつ、セル領域のトランジ
スタのスレショルド電圧の上昇及びリフラッシュ特性の
劣化防止を具現しうる技術を提供する。 【解決手段】 第１ゲート（Ｇ１，Ｇ２，Ｇ３）、第１
ゲート絶縁膜１１２、第１ソース領域及び第１ドレーン
領域（１１６，１１８，１２０，１２２）よりなる第１
トランジスタ、第１トランジスタを覆う平坦化された層
間絶縁膜及びセル領域に形成され、第２ソース領域、第
２ドレーン領域、層間絶縁膜に対応する高さを有する第
２ゲート（Ｇ４，Ｇ５，Ｇ６）及び第２ゲート絶縁膜１
５２よりなる第２トランジスタを具備し、第１トランジ
スタは通常の製造工程を用いて形成した一方、第２トラ
ンジスタは層間絶縁膜をリバースゲートパターンの基礎
とし、ダマシン法を用いて形成する。
のトランジスタの特性を保ちつつ、セル領域のトランジ
スタのスレショルド電圧の上昇及びリフラッシュ特性の
劣化防止を具現しうる技術を提供する。 【解決手段】 第１ゲート（Ｇ１，Ｇ２，Ｇ３）、第１
ゲート絶縁膜１１２、第１ソース領域及び第１ドレーン
領域（１１６，１１８，１２０，１２２）よりなる第１
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間絶縁膜及びセル領域に形成され、第２ソース領域、第
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２ゲート（Ｇ４，Ｇ５，Ｇ６）及び第２ゲート絶縁膜１
５２よりなる第２トランジスタを具備し、第１トランジ
スタは通常の製造工程を用いて形成した一方、第２トラ
ンジスタは層間絶縁膜をリバースゲートパターンの基礎
とし、ダマシン法を用いて形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びその製造方法に係り、相異なる幾何学的な構造を有す
る多数の単位素子、例えばトランジスタの特性を劣化さ
せない半導体メモリ装置及びその製造方法に関する。
びその製造方法に係り、相異なる幾何学的な構造を有す
る多数の単位素子、例えばトランジスタの特性を劣化さ
せない半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化につれて単
位素子も小さくなった。特にセルトランジスタが小さく
なることによってスレショルド電圧が減少して漏れ電流
が増加するなどの短チャンネル現象が発生してDRAMの動
的リフラッシュ特性が劣化する問題を誘発する。こうい
う問題を解決するためにスレショルド電圧を高める方法
としてNチャンネルトランジスタ(またはPチャンネルト
ランジスタ)においてゲート電極の形成前に基板にP型
(またはN型)不純物イオンを注入して基板の不純物濃度
を増加させる。
位素子も小さくなった。特にセルトランジスタが小さく
なることによってスレショルド電圧が減少して漏れ電流
が増加するなどの短チャンネル現象が発生してDRAMの動
的リフラッシュ特性が劣化する問題を誘発する。こうい
う問題を解決するためにスレショルド電圧を高める方法
としてNチャンネルトランジスタ(またはPチャンネルト
ランジスタ)においてゲート電極の形成前に基板にP型
(またはN型)不純物イオンを注入して基板の不純物濃度
を増加させる。
【０００３】また、Nチャンネルトランジスタ(またはP
チャンネルトランジスタ)の場合にはN型(またはP型)の
ソース及びドレーン領域を形成するためにはチャンネル
領域の濃度に比べてソース及びドレーン領域の不純物濃
度が大きくなければならない。ところが、トランジスタ
が小さくなるほど短チャンネル効果によるスレショルド
電圧の変動を抑制するためのイオン注入不純物濃度は増
加しなければならない。したがって、トランジスタのソ
ース及びドレーン領域の不純物濃度とチャンネル領域の
不純物濃度差は集積度の増加によって減少することにな
る。したがって、ソース及びドレーン領域とチャンネル
領域との接合面での抵抗(接合抵抗及び面抵抗)が増加し
てトランジスタの動作速度が減少する問題が発生する。
チャンネルトランジスタ)の場合にはN型(またはP型)の
ソース及びドレーン領域を形成するためにはチャンネル
領域の濃度に比べてソース及びドレーン領域の不純物濃
度が大きくなければならない。ところが、トランジスタ
が小さくなるほど短チャンネル効果によるスレショルド
電圧の変動を抑制するためのイオン注入不純物濃度は増
加しなければならない。したがって、トランジスタのソ
ース及びドレーン領域の不純物濃度とチャンネル領域の
不純物濃度差は集積度の増加によって減少することにな
る。したがって、ソース及びドレーン領域とチャンネル
領域との接合面での抵抗(接合抵抗及び面抵抗)が増加し
てトランジスタの動作速度が減少する問題が発生する。
【０００４】しかも、集積度の増加によって基板(また
は基板に形成されたウェル)のスレショルド電圧調節用
の不純物イオン濃度が増加するのでソース及びドレーン
領域から基板(またはウェル)に流れうる漏れ電流が増加
する問題がある。
は基板に形成されたウェル)のスレショルド電圧調節用
の不純物イオン濃度が増加するのでソース及びドレーン
領域から基板(またはウェル)に流れうる漏れ電流が増加
する問題がある。
【０００５】このような問題を解決するためにリバース
ゲートパターンを用いてトランジスタが形成される基板
の全面でないトランジスタのチャンネル領域の下部にの
み部分的に不純物領域を形成するイオン注入技術が米国
特許５,９０５,５３０号明細書及び日本応用物理学会誌
(Japanes Journal Applied Physics;１９９８,１０５
９)に開示された。
ゲートパターンを用いてトランジスタが形成される基板
の全面でないトランジスタのチャンネル領域の下部にの
み部分的に不純物領域を形成するイオン注入技術が米国
特許５,９０５,５３０号明細書及び日本応用物理学会誌
(Japanes Journal Applied Physics;１９９８,１０５
９)に開示された。
【０００６】前記方法を用いて半導体メモリ装置のセル
領域のトランジスタとコア回路/周辺回路領域のトラン
ジスタとを同時に形成することが工程の単純化面で最適
である。ところで、セル領域のトランジスタは全てメモ
リ装置を形成する構成要素なのであらゆるゲートの長さ
が同一である一方、コア回路/周辺回路領域のトランジ
スタにおいては一部のトランジスタは差動増幅器を構成
し、一部のトランジスタはドライバーを構成する等各ト
ランジスタの使用用途によって異なる長さを有するよう
に設計される。この際、ゲートの形成のために蒸着され
る導電性物質の厚さがセル領域とコア回路/周辺回路領
域で同一であるとしても、リバースゲートの形成時、絶
縁膜内に備えられたトレンチ幅によって、または蒸着さ
れる導電性物質の厚さによって、トレンチ内部の充填/
未充填を決定するので、以後のエッチバック工程でゲー
トの高さも各領域で異なって示される。コア回路/周辺
回路領域のゲートを設計通り製造するためにセル領域に
おけるエッチバック工程と別に独立したコア回路/周辺
回路領域でのエッチバック工程を実施しうる。ところ
が、コア回路/周辺回路領域のトランジスタのゲート長
さが多様なので、一部のゲートを設計通り製造するため
にエッチバック時間などを調節しても他のゲートが所望
通り製造できなくなる。コア回路/周辺回路領域のゲー
トのそれぞれの長さに対応するエッチバック工程を実施
してセル領域及びコア回路/周辺回路領域のゲートを設
計通りに形成しうるが、この場合工程が複雑になる問題
がある。
領域のトランジスタとコア回路/周辺回路領域のトラン
ジスタとを同時に形成することが工程の単純化面で最適
である。ところで、セル領域のトランジスタは全てメモ
リ装置を形成する構成要素なのであらゆるゲートの長さ
が同一である一方、コア回路/周辺回路領域のトランジ
スタにおいては一部のトランジスタは差動増幅器を構成
し、一部のトランジスタはドライバーを構成する等各ト
ランジスタの使用用途によって異なる長さを有するよう
に設計される。この際、ゲートの形成のために蒸着され
る導電性物質の厚さがセル領域とコア回路/周辺回路領
域で同一であるとしても、リバースゲートの形成時、絶
縁膜内に備えられたトレンチ幅によって、または蒸着さ
れる導電性物質の厚さによって、トレンチ内部の充填/
未充填を決定するので、以後のエッチバック工程でゲー
トの高さも各領域で異なって示される。コア回路/周辺
回路領域のゲートを設計通り製造するためにセル領域に
おけるエッチバック工程と別に独立したコア回路/周辺
回路領域でのエッチバック工程を実施しうる。ところ
が、コア回路/周辺回路領域のトランジスタのゲート長
さが多様なので、一部のゲートを設計通り製造するため
にエッチバック時間などを調節しても他のゲートが所望
通り製造できなくなる。コア回路/周辺回路領域のゲー
トのそれぞれの長さに対応するエッチバック工程を実施
してセル領域及びコア回路/周辺回路領域のゲートを設
計通りに形成しうるが、この場合工程が複雑になる問題
がある。
【０００７】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的課題は、幾何学的な構造の異な
る個別素子を有する半導体メモリ装置において、一部の
領域に形成される素子、例えばトランジスタの特性を劣
化させず、幾何学的な構造の相異なる他の一部領域の素
子の特性、例えば他のトランジスタの特性も保てる半導
体メモリ装置及びその製造方法を提供することである。
解決しようとする技術的課題は、幾何学的な構造の異な
る個別素子を有する半導体メモリ装置において、一部の
領域に形成される素子、例えばトランジスタの特性を劣
化させず、幾何学的な構造の相異なる他の一部領域の素
子の特性、例えば他のトランジスタの特性も保てる半導
体メモリ装置及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明が解決しようとす
る技術的課題を達成するための一態様によれば、均一な
規格を有する素子、例えばトランジスタ(第２トランジ
スタ)よりなるセル領域及び多様な規格を有するトラン
ジスタ(第１トランジスタ)よりなるコア回路/周辺回路
領域よりなる半導体メモリ装置は、コア回路/周辺回路
領域の半導体基板に形成され、第１ゲート、第１ゲート
絶縁膜、第１ソース領域及び第１ドレーン領域よりなる
第１トランジスタと、前記第１トランジスタを覆う平坦
化された層間絶縁膜と、前記セル領域に形成され、第２
ソース領域、第２ドレーン領域、前記層間絶縁膜に対応
する高さを有する第２ゲート及び第２ゲート絶縁膜より
なる第２トランジスタとを含む。
る技術的課題を達成するための一態様によれば、均一な
規格を有する素子、例えばトランジスタ(第２トランジ
スタ)よりなるセル領域及び多様な規格を有するトラン
ジスタ(第１トランジスタ)よりなるコア回路/周辺回路
領域よりなる半導体メモリ装置は、コア回路/周辺回路
領域の半導体基板に形成され、第１ゲート、第１ゲート
絶縁膜、第１ソース領域及び第１ドレーン領域よりなる
第１トランジスタと、前記第１トランジスタを覆う平坦
化された層間絶縁膜と、前記セル領域に形成され、第２
ソース領域、第２ドレーン領域、前記層間絶縁膜に対応
する高さを有する第２ゲート及び第２ゲート絶縁膜より
なる第２トランジスタとを含む。
【０００９】ここで、前記第２ゲートの高さは層間絶縁
膜の高さと実質的に同一に形成し、層間絶縁膜の高さを
増加させれば第２ゲートの高さも増加する。
膜の高さと実質的に同一に形成し、層間絶縁膜の高さを
増加させれば第２ゲートの高さも増加する。
【００１０】望ましく、前記第１トランジスタは第１ゲ
ートの側壁に形成された第１スペーサをさらに含み、前
記第２トランジスタの前記第２ゲートは凸レンズ状であ
り、前記第２トランジスタは前記第２ゲートの側壁に形
成された第２スペーサをさらに含む。さらに望ましく
は、第２スペーサは所定のエッチング剤下で前記層間絶
縁膜に対して高エッチング選択比を有する物質で構成さ
れる第１絶縁膜よりなり、層間絶縁膜はシリコン窒化
膜、シリコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、
オゾン-TEOS膜、USG膜またはこれらの組合わせ膜よりな
り、前記第１絶縁膜はシリコン窒化膜、アルミニウム酸
化膜またはタンタル酸化膜よりなる。
ートの側壁に形成された第１スペーサをさらに含み、前
記第２トランジスタの前記第２ゲートは凸レンズ状であ
り、前記第２トランジスタは前記第２ゲートの側壁に形
成された第２スペーサをさらに含む。さらに望ましく
は、第２スペーサは所定のエッチング剤下で前記層間絶
縁膜に対して高エッチング選択比を有する物質で構成さ
れる第１絶縁膜よりなり、層間絶縁膜はシリコン窒化
膜、シリコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、
オゾン-TEOS膜、USG膜またはこれらの組合わせ膜よりな
り、前記第１絶縁膜はシリコン窒化膜、アルミニウム酸
化膜またはタンタル酸化膜よりなる。
【００１１】一方、前記第２ゲートはポリシリコン層及
び高融点金属層よりなり、所定のエッチング剤下で高融
点金属層上に形成された前記層間絶縁膜に対して高エッ
チング選択比の物質よりなる第２絶縁膜をさらに含む。
他の例として、第２ゲートはポリシリコン層及び高融点
金属層よりなり、所定のエッチング剤下で前記高融点金
属層上に形成された前記層間絶縁膜に対して高エッチン
グ選択比の物質よりなる第２絶縁膜をさらに含む。
び高融点金属層よりなり、所定のエッチング剤下で高融
点金属層上に形成された前記層間絶縁膜に対して高エッ
チング選択比の物質よりなる第２絶縁膜をさらに含む。
他の例として、第２ゲートはポリシリコン層及び高融点
金属層よりなり、所定のエッチング剤下で前記高融点金
属層上に形成された前記層間絶縁膜に対して高エッチン
グ選択比の物質よりなる第２絶縁膜をさらに含む。
【００１２】ここで、高融点金属シリサイド層はCoS
ix、TiSix、TaSix、MoSix、WSixまたはPtSixであり、第
２絶縁膜はシリコン窒化膜、アルミニウム酸化膜または
タンタル酸化膜である。
ix、TiSix、TaSix、MoSix、WSixまたはPtSixであり、第
２絶縁膜はシリコン窒化膜、アルミニウム酸化膜または
タンタル酸化膜である。
【００１３】フォトリソグラフィ工程のミスアラインマ
ージンを確保するために、前記第１トランジスタは前記
第１ゲートの上端部に形成された第３絶縁膜をさらに含
み、前記第２絶縁膜が前記第３絶縁膜より厚く形成し、
前記第３絶縁膜の厚さは１５００ないし２５００Åであ
る。
ージンを確保するために、前記第１トランジスタは前記
第１ゲートの上端部に形成された第３絶縁膜をさらに含
み、前記第２絶縁膜が前記第３絶縁膜より厚く形成し、
前記第３絶縁膜の厚さは１５００ないし２５００Åであ
る。
【００１４】半導体基板及び第１トランジスタを保護す
るために、半導体メモリ装置は前記第１トランジスタの
形成された前記コア回路/周辺回路領域の前記半導体基
板の全面に形成され、所定のエッチング剤下で前記層間
絶縁膜に対して高いエッチング選択比を有する第４絶縁
膜をさらに含み、前記第４絶縁膜と前記コア回路/周辺
回路領域の前記半導体基板との間に形成された緩衝膜を
さらに含むことができる。ここで、前記第４絶縁膜はシ
リコン窒化膜、アルミニウム酸化膜またはタンタル酸化
膜が使用されうる。
るために、半導体メモリ装置は前記第１トランジスタの
形成された前記コア回路/周辺回路領域の前記半導体基
板の全面に形成され、所定のエッチング剤下で前記層間
絶縁膜に対して高いエッチング選択比を有する第４絶縁
膜をさらに含み、前記第４絶縁膜と前記コア回路/周辺
回路領域の前記半導体基板との間に形成された緩衝膜を
さらに含むことができる。ここで、前記第４絶縁膜はシ
リコン窒化膜、アルミニウム酸化膜またはタンタル酸化
膜が使用されうる。
【００１５】第２ゲートの漏れ電流を抑制するために、
半導体メモリ装置の前記第２ゲート絶縁膜の厚さは前記
第１ゲート絶縁膜と同一か厚く、望ましくは前記第１ゲ
ート絶縁膜は３０ないし６０Å、前記第２ゲート絶縁膜
は４０ないし７０Åである。
半導体メモリ装置の前記第２ゲート絶縁膜の厚さは前記
第１ゲート絶縁膜と同一か厚く、望ましくは前記第１ゲ
ート絶縁膜は３０ないし６０Å、前記第２ゲート絶縁膜
は４０ないし７０Åである。
【００１６】また、セル領域のトランジスタの特性を向
上させるために、前記第２トランジスタは第２ゲート下
部の前記半導体基板に形成され、前記半導体基板の導電
形と同形の不純物イオンが注入されたイオン注入領域を
さらに含んだり、前記第２スペーサの間に該当する前記
半導体基板に形成され、前記半導体基板と同形の不純物
イオンが注入されたイオン注入領域をさらに含むことが
できる。
上させるために、前記第２トランジスタは第２ゲート下
部の前記半導体基板に形成され、前記半導体基板の導電
形と同形の不純物イオンが注入されたイオン注入領域を
さらに含んだり、前記第２スペーサの間に該当する前記
半導体基板に形成され、前記半導体基板と同形の不純物
イオンが注入されたイオン注入領域をさらに含むことが
できる。
【００１７】本発明の目的を達成するための他の態様に
よれば、均一な規格を有するトランジスタ(第２トラン
ジスタ)のような素子で構成されたセル領域及び多様な
規格を有するトランジスタ(第１トランジスタ)のような
素子で構成されたコア回路/周辺回路領域よりなる半導
体メモリ装置を製造するために、まずコア回路/周辺回
路領域の半導体基板に第１トランジスタを形成する。セ
ル領域に位置する層間絶縁膜をリバースゲートパターン
の基礎とし、ダマシン法を用いることによってセル領域
に第２トランジスタを形成する。
よれば、均一な規格を有するトランジスタ(第２トラン
ジスタ)のような素子で構成されたセル領域及び多様な
規格を有するトランジスタ(第１トランジスタ)のような
素子で構成されたコア回路/周辺回路領域よりなる半導
体メモリ装置を製造するために、まずコア回路/周辺回
路領域の半導体基板に第１トランジスタを形成する。セ
ル領域に位置する層間絶縁膜をリバースゲートパターン
の基礎とし、ダマシン法を用いることによってセル領域
に第２トランジスタを形成する。
【００１８】望ましく、第２トランジスタを形成するた
めにはセル領域の上部に位置する層間絶縁膜をパターニ
ングしてリバースゲートパターンとリバースゲートパタ
ーンとの間に位置する第１トレンチを形成する。第１ト
レンチに不純物イオンを注入してスレショルド電圧調節
用の不純物領域を形成する。第１トレンチに導電性物質
を充填して前記スレショルド電圧調節用の不純物領域上
にゲートを形成する。リバースゲートパターンをエッチ
ングして第２トレンチを形成する。ゲートをマスクとし
て用いて不純物イオンを注入してソース及びドレーン領
域を形成する。
めにはセル領域の上部に位置する層間絶縁膜をパターニ
ングしてリバースゲートパターンとリバースゲートパタ
ーンとの間に位置する第１トレンチを形成する。第１ト
レンチに不純物イオンを注入してスレショルド電圧調節
用の不純物領域を形成する。第１トレンチに導電性物質
を充填して前記スレショルド電圧調節用の不純物領域上
にゲートを形成する。リバースゲートパターンをエッチ
ングして第２トレンチを形成する。ゲートをマスクとし
て用いて不純物イオンを注入してソース及びドレーン領
域を形成する。
【００１９】さらに望ましくは、第１トレンチの形成段
階とスレショルド電圧調節用の不純物領域の形成段階と
の間に層間絶縁膜に対して高エッチング選択比の物質よ
りなるスペーサをリバースゲートパターンの外側壁に形
成する。
階とスレショルド電圧調節用の不純物領域の形成段階と
の間に層間絶縁膜に対して高エッチング選択比の物質よ
りなるスペーサをリバースゲートパターンの外側壁に形
成する。
【００２０】ここで、層間絶縁膜はシリコン酸化膜、シ
リコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン
-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜
であり、スペーサは層間絶縁膜と異なる物質、例えばシ
リコン窒化膜、アルミニウム酸化膜またはタンタル酸化
膜よりなることができる。
リコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン
-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜
であり、スペーサは層間絶縁膜と異なる物質、例えばシ
リコン窒化膜、アルミニウム酸化膜またはタンタル酸化
膜よりなることができる。
【００２１】半導体基板及び第１トランジスタを保護す
るために、第１トランジスタの形成段階と層間絶縁膜の
形成段階との間に、セル領域の半導体基板の上面に層間
絶縁膜に対して高エッチング選択比の物質よりなるエッ
チング阻止層を形成しうる。ここで、エッチング阻止層
は層間絶縁膜と異なる物質、例えばシリコン窒化膜、ア
ルミニウム酸化膜またはタンタル酸化膜よりなることが
できる。望ましくは、第１トランジスタの形成段階とエ
ッチング阻止層の形成段階との間にセル領域の半導体基
板の上面にシリコン酸化膜またはシリコン酸化窒化膜よ
りなる緩衝膜を形成しうる。
るために、第１トランジスタの形成段階と層間絶縁膜の
形成段階との間に、セル領域の半導体基板の上面に層間
絶縁膜に対して高エッチング選択比の物質よりなるエッ
チング阻止層を形成しうる。ここで、エッチング阻止層
は層間絶縁膜と異なる物質、例えばシリコン窒化膜、ア
ルミニウム酸化膜またはタンタル酸化膜よりなることが
できる。望ましくは、第１トランジスタの形成段階とエ
ッチング阻止層の形成段階との間にセル領域の半導体基
板の上面にシリコン酸化膜またはシリコン酸化窒化膜よ
りなる緩衝膜を形成しうる。
【００２２】セル領域のトランジスタのゲート形成段階
を具体的に説明すれば、第１トレンチの第１高さまで充
填されるポリシリコン層を形成し、第１トレンチの第１
高さから第２高さまで充填される高融点金属層を形成
し、ゲートを完成する。以後、第２高さから第１トレン
チの上端部まで充填され、層間絶縁膜に対して高エッチ
ング選択比の物質よりなる絶縁膜を形成する。他の方法
を用いたゲートの形成方法は、第１トレンチの第１高さ
まで充填されるポリシリコン層を形成する段階及びトレ
ンチの第１高さから第２高さまで充填される第１高融点
金属層を形成する段階を含む。次いで、第１高融点金属
層をシリサイド化して高融点金属層の一部を高融点金属
シリサイド層に変換してゲートを完成する。以降、第１
トレンチの第２高さから第１トレンチの上端部まで充填
され、層間絶縁膜に対して高エッチング選択比の物質よ
りなる絶縁膜を形成する。さらに他の方法を用いたゲー
ト電極の形成方法は、第１トレンチの第１高さまで充填
されるポリシリコン層を形成する段階、第１トレンチの
第１高さから第２高さまで充填される第１高融点金属層
を形成する段階及び第１高融点金属層をシリサイド化し
て高融点金属層を全て高融点金属シリサイド層に変換す
る段階よりなる。ゲートの完成後、第１トレンチの第２
高さから前記第１トレンチの上端部まで充填され、層間
絶縁膜に対して高エッチング選択比の物質よりなる絶縁
膜を形成する。
を具体的に説明すれば、第１トレンチの第１高さまで充
填されるポリシリコン層を形成し、第１トレンチの第１
高さから第２高さまで充填される高融点金属層を形成
し、ゲートを完成する。以後、第２高さから第１トレン
チの上端部まで充填され、層間絶縁膜に対して高エッチ
ング選択比の物質よりなる絶縁膜を形成する。他の方法
を用いたゲートの形成方法は、第１トレンチの第１高さ
まで充填されるポリシリコン層を形成する段階及びトレ
ンチの第１高さから第２高さまで充填される第１高融点
金属層を形成する段階を含む。次いで、第１高融点金属
層をシリサイド化して高融点金属層の一部を高融点金属
シリサイド層に変換してゲートを完成する。以降、第１
トレンチの第２高さから第１トレンチの上端部まで充填
され、層間絶縁膜に対して高エッチング選択比の物質よ
りなる絶縁膜を形成する。さらに他の方法を用いたゲー
ト電極の形成方法は、第１トレンチの第１高さまで充填
されるポリシリコン層を形成する段階、第１トレンチの
第１高さから第２高さまで充填される第１高融点金属層
を形成する段階及び第１高融点金属層をシリサイド化し
て高融点金属層を全て高融点金属シリサイド層に変換す
る段階よりなる。ゲートの完成後、第１トレンチの第２
高さから前記第１トレンチの上端部まで充填され、層間
絶縁膜に対して高エッチング選択比の物質よりなる絶縁
膜を形成する。
【００２３】ここで、高融点金属層はCo、W、Ta、Mo及
びTiよりなる群から選択された何れか１つよりなる膜で
あり、高融点金属シリサイド層はCoSix、TiSix、TaS
ix、MoSix、WSixまたはPtSixであり、絶縁膜は層間絶縁
膜と異なる物質、例えばシリコン窒化膜、アルミニウム
酸化膜またはタンタル酸化膜よりなる。
びTiよりなる群から選択された何れか１つよりなる膜で
あり、高融点金属シリサイド層はCoSix、TiSix、TaS
ix、MoSix、WSixまたはPtSixであり、絶縁膜は層間絶縁
膜と異なる物質、例えばシリコン窒化膜、アルミニウム
酸化膜またはタンタル酸化膜よりなる。
【００２４】
【発明の実施の形態】以下、添付した図面に基づいて本
発明を詳しく説明する。図１において、セル領域Cとコ
ア回路/周辺回路領域P/Cが形成される半導体基板１００
に素子分離領域１０２を形成する。素子分離領域はセル
領域C内でも個別素子を絶縁させるために多数形成さ
れ、コア回路/周辺回路領域P/Cでも多数形成されうる
が、便宜上、セル領域Cとコア回路/周辺回路領域P/Cを
分離するための素子分離領域１０２のみを示した。素子
分離領域１０２を形成する方法を具体的に説明すれば、
半導体基板１００にトレンチ(図示せず)を形成した後、
トレンチの側壁に酸化膜を形成してトレンチの内部を酸
化膜として充填する。以降、化学機械的研磨を行って半
導体基板１００を平坦化することによってSTI(Silicon
Trench Isolation)素子分離領域１０２を形成する。素
子分離領域１０２はLOCOS(Local Oxidation ofSilicon)
によっても形成でき、高集積半導体装置にはSTI方法に
より形成されることが望ましい。
発明を詳しく説明する。図１において、セル領域Cとコ
ア回路/周辺回路領域P/Cが形成される半導体基板１００
に素子分離領域１０２を形成する。素子分離領域はセル
領域C内でも個別素子を絶縁させるために多数形成さ
れ、コア回路/周辺回路領域P/Cでも多数形成されうる
が、便宜上、セル領域Cとコア回路/周辺回路領域P/Cを
分離するための素子分離領域１０２のみを示した。素子
分離領域１０２を形成する方法を具体的に説明すれば、
半導体基板１００にトレンチ(図示せず)を形成した後、
トレンチの側壁に酸化膜を形成してトレンチの内部を酸
化膜として充填する。以降、化学機械的研磨を行って半
導体基板１００を平坦化することによってSTI(Silicon
Trench Isolation)素子分離領域１０２を形成する。素
子分離領域１０２はLOCOS(Local Oxidation ofSilicon)
によっても形成でき、高集積半導体装置にはSTI方法に
より形成されることが望ましい。
【００２５】次いで、セル領域C及びコア回路/周辺回路
領域P/C内にNウェル及び/またはPウェルを形成するため
のイオン注入工程を実施する(図示せず)。引き続き、セ
ル領域Cをブロックキングするマスク１０４を形成す
る。セル領域Cを除いたコア回路/周辺回路領域P/Cの半
導体基板の全面に対して通常のトランジスタスレショル
ド電圧調節用のイオン注入工程を実施する(図示せず)。
領域P/C内にNウェル及び/またはPウェルを形成するため
のイオン注入工程を実施する(図示せず)。引き続き、セ
ル領域Cをブロックキングするマスク１０４を形成す
る。セル領域Cを除いたコア回路/周辺回路領域P/Cの半
導体基板の全面に対して通常のトランジスタスレショル
ド電圧調節用のイオン注入工程を実施する(図示せず)。
【００２６】次いで、示されたように、コア回路/周辺
回路領域P/Cにトランジスタを形成する。まずゲート絶
縁膜として酸化膜１０６を３０ないし６０Åの厚さに形
成する。ゲートを形成するために５００ないし１５００
Åのポリシリコン層、５００ないし１５００Åの金属シ
リサイド層及び１０００ないし３０００Åの絶縁膜をゲ
ート酸化膜１０６上に順次に形成した後、パターニング
し、ポリシリコン層パターン１０８、金属シリサイド層
パターン１１０及び絶縁膜パターン１１２よりなるゲー
トG１、G２、G３を形成する。金属シリサイド層はCoS
ix、TiSix、TaSix、MoSix、WSixまたはPtSixで構成さ
れ、絶縁膜としてはシリコン窒化膜またはシリコン窒化
酸化膜が用いられる。一方、金属シリサイド層の代りに
高融点金属層を使用してもよい。高融点金属層はCo、
W、Ta、Mo及びTiで構成された群から選択された何れか
１つで構成される。ゲートの形成後、低濃度のソース及
びドレーン領域を形成するためのイオン注入工程を実施
して不純物領域を形成する。
回路領域P/Cにトランジスタを形成する。まずゲート絶
縁膜として酸化膜１０６を３０ないし６０Åの厚さに形
成する。ゲートを形成するために５００ないし１５００
Åのポリシリコン層、５００ないし１５００Åの金属シ
リサイド層及び１０００ないし３０００Åの絶縁膜をゲ
ート酸化膜１０６上に順次に形成した後、パターニング
し、ポリシリコン層パターン１０８、金属シリサイド層
パターン１１０及び絶縁膜パターン１１２よりなるゲー
トG１、G２、G３を形成する。金属シリサイド層はCoS
ix、TiSix、TaSix、MoSix、WSixまたはPtSixで構成さ
れ、絶縁膜としてはシリコン窒化膜またはシリコン窒化
酸化膜が用いられる。一方、金属シリサイド層の代りに
高融点金属層を使用してもよい。高融点金属層はCo、
W、Ta、Mo及びTiで構成された群から選択された何れか
１つで構成される。ゲートの形成後、低濃度のソース及
びドレーン領域を形成するためのイオン注入工程を実施
して不純物領域を形成する。
【００２７】次いで、ゲートG１、G２、G３の形成され
たコア回路/周辺回路領域P/Cの全面にシリコン酸化膜ま
たはシリコン窒化膜を形成してエッチバック工程を実施
してゲート電極G１、G２、G３の外側壁に３００ないし
１０００Åの厚さのスペーサ１１４を形成する。次い
で、高濃度のソース及びドレーン領域を形成するための
イオン注入工程を実施して示されたようなLDD(Lightly
Doped Drain and source)構造のソース及びドレーン領
域１１６、１１８、１２０、１２２を形成する。一方、
ソース及びドレーン領域はDDD(Double Doped Drain and
Source)構造を取れる。
たコア回路/周辺回路領域P/Cの全面にシリコン酸化膜ま
たはシリコン窒化膜を形成してエッチバック工程を実施
してゲート電極G１、G２、G３の外側壁に３００ないし
１０００Åの厚さのスペーサ１１４を形成する。次い
で、高濃度のソース及びドレーン領域を形成するための
イオン注入工程を実施して示されたようなLDD(Lightly
Doped Drain and source)構造のソース及びドレーン領
域１１６、１１８、１２０、１２２を形成する。一方、
ソース及びドレーン領域はDDD(Double Doped Drain and
Source)構造を取れる。
【００２８】次いで、セル領域Cの上部に形成されたマ
スク１０４を除去する（図示せず）。図２において、セ
ル領域C及びコア回路/周辺回路領域P/Cの全面に５０な
いし１００Åの緩衝膜１２４、５０ないし１５０Åのエ
ッチング阻止層１２６及び２２００ないし６５００Åの
層間絶縁膜を順次に形成する。緩衝膜１２４はシリコン
酸化膜またはシリコン酸化窒化膜よりなって半導体基板
１００とエッチング阻止層１２６との接着力を向上させ
る役割をする。一方、エッチング阻止層１２６が層間絶
縁膜に対して高エッチング選択比を有する物質よりなる
と、コア回路/周辺回路領域P/Cのソース及びドレーン領
域１１６、１１８、１２０または１２２を露出させるト
レンチを自己整列方式で形成しうる。前述した機能を行
うためにエッチング阻止層１２６はシリコン窒化膜、ア
ルミニウム酸化膜またはタンタル酸化膜よりなり、層間
絶縁膜はエッチング阻止層１２６と異なる物質で構成さ
れるが、シリコン酸化膜、シリコン窒化膜、PSG膜、BSG
膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG
膜またはこれらの組合わせ膜よりなることができる。次
いで、層間絶縁膜に対して化学機械的研磨を実施して平
坦化された層間絶縁膜１２８を形成する。
スク１０４を除去する（図示せず）。図２において、セ
ル領域C及びコア回路/周辺回路領域P/Cの全面に５０な
いし１００Åの緩衝膜１２４、５０ないし１５０Åのエ
ッチング阻止層１２６及び２２００ないし６５００Åの
層間絶縁膜を順次に形成する。緩衝膜１２４はシリコン
酸化膜またはシリコン酸化窒化膜よりなって半導体基板
１００とエッチング阻止層１２６との接着力を向上させ
る役割をする。一方、エッチング阻止層１２６が層間絶
縁膜に対して高エッチング選択比を有する物質よりなる
と、コア回路/周辺回路領域P/Cのソース及びドレーン領
域１１６、１１８、１２０または１２２を露出させるト
レンチを自己整列方式で形成しうる。前述した機能を行
うためにエッチング阻止層１２６はシリコン窒化膜、ア
ルミニウム酸化膜またはタンタル酸化膜よりなり、層間
絶縁膜はエッチング阻止層１２６と異なる物質で構成さ
れるが、シリコン酸化膜、シリコン窒化膜、PSG膜、BSG
膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、USG
膜またはこれらの組合わせ膜よりなることができる。次
いで、層間絶縁膜に対して化学機械的研磨を実施して平
坦化された層間絶縁膜１２８を形成する。
【００２９】図３ないし図８において、ダマシン法を用
いてセル領域Cにゲートを具備したトランジスタを形成
する。まず、図３において、層間絶縁膜１２８のうちセ
ル領域Cの所定部分をその下部のエッチング阻止層１２
６が露出されるまでエッチングしてリバースゲートパタ
ーン１３０とその間に配置される第１トレンチ１３２を
形成する。エッチング阻止層１２６はセル領域Cでは第
１トレンチ１３２の形成時、半導体基板１００の損傷を
防止する役割をする一方、コア回路/周辺回路領域P/Cで
は層間絶縁膜１２８の形成時に生成された不純物がゲー
トG１、G２、G３に浸透することを遮断する役割をす
る。第１トレンチ１３２は以後にセル領域のトランジス
タのゲートが形成される部分である。セル領域Cのトラ
ンジスタゲートの高さはリバースゲートパターン１３０
の高さ、すなわち層間絶縁膜１２８の高さにより決定さ
れる。
いてセル領域Cにゲートを具備したトランジスタを形成
する。まず、図３において、層間絶縁膜１２８のうちセ
ル領域Cの所定部分をその下部のエッチング阻止層１２
６が露出されるまでエッチングしてリバースゲートパタ
ーン１３０とその間に配置される第１トレンチ１３２を
形成する。エッチング阻止層１２６はセル領域Cでは第
１トレンチ１３２の形成時、半導体基板１００の損傷を
防止する役割をする一方、コア回路/周辺回路領域P/Cで
は層間絶縁膜１２８の形成時に生成された不純物がゲー
トG１、G２、G３に浸透することを遮断する役割をす
る。第１トレンチ１３２は以後にセル領域のトランジス
タのゲートが形成される部分である。セル領域Cのトラ
ンジスタゲートの高さはリバースゲートパターン１３０
の高さ、すなわち層間絶縁膜１２８の高さにより決定さ
れる。
【００３０】図４において、セル領域C及びコア回路/周
辺回路領域P/Cの全面に絶縁膜を塗布した後、エッチバ
ック工程を実施してリバースゲートパターン１３０の外
側壁(または第１トレンチ１３２の内側壁)に２００ない
し７００Åのスペーサ１３４を形成する。この際、エッ
チバック工程時に過度エッチングが加えられると第１ト
レンチ１３２内部のシリコン窒化膜も除去される。次い
で、セル領域Cのトランジスタのスレショルド電圧を調
節するためのイオン注入工程を実施してスペーサ１３４
の間の半導体基板１００に不純物領域１３６を形成す
る。一方、スペーサ１３４を形成せず、リバースゲート
パターン１３０と第１トレンチ１３２を形成した直後、
スレショルド電圧調節のための部分的イオン注入工程を
実施してもよい。
辺回路領域P/Cの全面に絶縁膜を塗布した後、エッチバ
ック工程を実施してリバースゲートパターン１３０の外
側壁(または第１トレンチ１３２の内側壁)に２００ない
し７００Åのスペーサ１３４を形成する。この際、エッ
チバック工程時に過度エッチングが加えられると第１ト
レンチ１３２内部のシリコン窒化膜も除去される。次い
で、セル領域Cのトランジスタのスレショルド電圧を調
節するためのイオン注入工程を実施してスペーサ１３４
の間の半導体基板１００に不純物領域１３６を形成す
る。一方、スペーサ１３４を形成せず、リバースゲート
パターン１３０と第１トレンチ１３２を形成した直後、
スレショルド電圧調節のための部分的イオン注入工程を
実施してもよい。
【００３１】スペーサ１３４のない状態でスレショルド
電圧調節用の部分的イオン注入工程を実施した場合に比
べてスペーサ１３４の形成後に部分的イオン注入工程を
実施すればセル領域Cのトランジスタリフラッシュ特性
をさらに向上させうる。
電圧調節用の部分的イオン注入工程を実施した場合に比
べてスペーサ１３４の形成後に部分的イオン注入工程を
実施すればセル領域Cのトランジスタリフラッシュ特性
をさらに向上させうる。
【００３２】また、スペーサ１３４を層間絶縁膜に対し
て高エッチング選択比を有する絶縁物質で構成すれば、
セル領域Cのトランジスタ形成後のビットラインコンタ
クトパッドまたはストレージ電極コンタクトパッドが形
成されるトレンチを自己整列方式で形成しうる。層間絶
縁膜に対して高エッチング選択比の物質膜は前述したエ
ッチング阻止層１２６を構成する物質膜と同一なものあ
って、シリコン窒化膜、アルミニウム酸化膜またはタン
タル酸化膜を挙げられる。
て高エッチング選択比を有する絶縁物質で構成すれば、
セル領域Cのトランジスタ形成後のビットラインコンタ
クトパッドまたはストレージ電極コンタクトパッドが形
成されるトレンチを自己整列方式で形成しうる。層間絶
縁膜に対して高エッチング選択比の物質膜は前述したエ
ッチング阻止層１２６を構成する物質膜と同一なものあ
って、シリコン窒化膜、アルミニウム酸化膜またはタン
タル酸化膜を挙げられる。
【００３３】図５において、第１トレンチ１３２の内部
に形成されていた緩衝膜１２４を除去した後、セル領域
Cのゲート酸化膜１４０を成長させる。セル領域のゲー
ト酸化膜１４０はコア回路/周辺回路領域P/Cに形成され
たトランジスタのゲート酸化膜１０６と別に形成される
ので、セル領域のトランジスタの特性に適した厚さに成
長させうる。通常、セル領域Cのトランジスタのゲート
に印加される電圧がコア回路/周辺回路領域P/Cのトラン
ジスタのゲートに印加される電圧の２倍程度で相対的に
高いので、セル領域Cのトランジスタのゲート酸化膜は
コア回路/周辺回路領域P/Cのゲート酸化膜１０６より厚
く形成することが望ましい。一般に、コア回路/周辺回
路領域P/Cのトランジスタのゲート酸化膜１０６の厚さ
は３０Åないし６０Åなので、セル領域Cのトランジス
タのゲート酸化膜１４０は４０Åないし７０Åの厚さに
形成しうる。
に形成されていた緩衝膜１２４を除去した後、セル領域
Cのゲート酸化膜１４０を成長させる。セル領域のゲー
ト酸化膜１４０はコア回路/周辺回路領域P/Cに形成され
たトランジスタのゲート酸化膜１０６と別に形成される
ので、セル領域のトランジスタの特性に適した厚さに成
長させうる。通常、セル領域Cのトランジスタのゲート
に印加される電圧がコア回路/周辺回路領域P/Cのトラン
ジスタのゲートに印加される電圧の２倍程度で相対的に
高いので、セル領域Cのトランジスタのゲート酸化膜は
コア回路/周辺回路領域P/Cのゲート酸化膜１０６より厚
く形成することが望ましい。一般に、コア回路/周辺回
路領域P/Cのトランジスタのゲート酸化膜１０６の厚さ
は３０Åないし６０Åなので、セル領域Cのトランジス
タのゲート酸化膜１４０は４０Åないし７０Åの厚さに
形成しうる。
【００３４】次いで、セル領域Cとコア回路及び周辺回
路領域P/Cの全面にN+ドーピングされたポリシリコン層
１３８を形成して第１トレンチ１３２を充填する。
路領域P/Cの全面にN+ドーピングされたポリシリコン層
１３８を形成して第１トレンチ１３２を充填する。
【００３５】図６に示されたように、N+ドーピングされ
たポリシリコン層１３８に対して化学機械的研磨及びエ
ッチバックを実施して第１トレンチ１３２の底部から５
００ないし３０００Åの厚さを有するポリシリコン層パ
ターン１４２を形成する。
たポリシリコン層１３８に対して化学機械的研磨及びエ
ッチバックを実施して第１トレンチ１３２の底部から５
００ないし３０００Åの厚さを有するポリシリコン層パ
ターン１４２を形成する。
【００３６】一方、N+ドーピングされたポリシリコン層
１３８が第１トレンチ１３２を部分的に充填するように
形成される場合にはエッチバック工程のみを使用しう
る。
１３８が第１トレンチ１３２を部分的に充填するように
形成される場合にはエッチバック工程のみを使用しう
る。
【００３７】高融点金属をスパッタリングまたは化学気
相蒸着方法を用いてポリシリコン層パターン１４２上に
形成する。次いで、熱処理を実施して３００ないし８０
０Åの厚さの高融点金属シリサイドパターン１４４を形
成する。熱処理条件によって高融点金属層の全部または
一部が金属シリサイドパターンに変換され、本実施例で
は高融点金属層の全部が金属シリサイドパターンに変換
されたことを示している。次いで、硫酸及びH2O2のよう
な化学薬品を用いてシリサイド反応後、残留する高融点
金属を選択的に除去する。一方、金属シリサイド層の代
りにセル領域Cの結果物の全面に化学気相蒸着方法を用
いて５００ないし２０００Åの高融点金属層(図示せず)
を形成することもできる。
相蒸着方法を用いてポリシリコン層パターン１４２上に
形成する。次いで、熱処理を実施して３００ないし８０
０Åの厚さの高融点金属シリサイドパターン１４４を形
成する。熱処理条件によって高融点金属層の全部または
一部が金属シリサイドパターンに変換され、本実施例で
は高融点金属層の全部が金属シリサイドパターンに変換
されたことを示している。次いで、硫酸及びH2O2のよう
な化学薬品を用いてシリサイド反応後、残留する高融点
金属を選択的に除去する。一方、金属シリサイド層の代
りにセル領域Cの結果物の全面に化学気相蒸着方法を用
いて５００ないし２０００Åの高融点金属層(図示せず)
を形成することもできる。
【００３８】高融点金属層の金属はCo、W、Ta、Mo及びT
iで構成された群から選択された何れか１つで構成さ
れ、高融点金属シリサイドパターン１４４はCoSix、TiS
ix、TaSix、MoSix、WSixまたはPtSixよりなりうる。高
融点金属層はエッチバックされて３００ないし７００Å
の高融点金属層パターンを形成する。高融点金属層が第
１トレンチを完全に充填するように形成される場合には
化学機械的研磨と共にエッチバックを適用しうる。
iで構成された群から選択された何れか１つで構成さ
れ、高融点金属シリサイドパターン１４４はCoSix、TiS
ix、TaSix、MoSix、WSixまたはPtSixよりなりうる。高
融点金属層はエッチバックされて３００ないし７００Å
の高融点金属層パターンを形成する。高融点金属層が第
１トレンチを完全に充填するように形成される場合には
化学機械的研磨と共にエッチバックを適用しうる。
【００３９】次いで、図７において金属シリサイドパタ
ーン１４４または高融点金属膜パターンが形成された結
果物の全面に層間絶縁膜１２８に対して高選択比の絶縁
膜１５０を化学気相蒸着方法などを用いて形成する。絶
縁膜１５０は層間絶縁膜１２８とは異なる物質、例えば
シリコン窒化膜、アルミニウム酸化膜またはタンタル酸
化膜よりなることができる。
ーン１４４または高融点金属膜パターンが形成された結
果物の全面に層間絶縁膜１２８に対して高選択比の絶縁
膜１５０を化学気相蒸着方法などを用いて形成する。絶
縁膜１５０は層間絶縁膜１２８とは異なる物質、例えば
シリコン窒化膜、アルミニウム酸化膜またはタンタル酸
化膜よりなることができる。
【００４０】図８において、絶縁膜１５０をエッチバッ
クまたは化学機械的に研磨して１５００ないし２５００
Åの厚さを有する絶縁膜パターン１５２を形成する。し
たがって、ドーピングされたポリシリコン層パターン１
４２、高融点シリサイド層パターン１４４、絶縁膜パタ
ーン１５２よりなる凸レンズ状のセル領域のゲートG
４、G５、G６を完成する。一方、高融点シリサイド層パ
ターンの代わりに高融点金属層(図示せず)が含まれたゲ
ートを形成することもできる。セル領域ゲートの側壁に
は前述したスペーサ１３４が形成されている。
クまたは化学機械的に研磨して１５００ないし２５００
Åの厚さを有する絶縁膜パターン１５２を形成する。し
たがって、ドーピングされたポリシリコン層パターン１
４２、高融点シリサイド層パターン１４４、絶縁膜パタ
ーン１５２よりなる凸レンズ状のセル領域のゲートG
４、G５、G６を完成する。一方、高融点シリサイド層パ
ターンの代わりに高融点金属層(図示せず)が含まれたゲ
ートを形成することもできる。セル領域ゲートの側壁に
は前述したスペーサ１３４が形成されている。
【００４１】一方、従来にはセル領域Cのゲートを形成
した後、その上に層間絶縁膜を覆う。したがって、高集
積化によるゲートの縦横比の増加によりゲートとゲート
との間をボイド無しに層間絶縁膜として充填しにくくな
った。しかし、本発明ではセル領域CのゲートG４、G
５、G６を層間絶縁膜を１２８を先にパターニングして
リバースゲートパターンを形成した後、リバースゲート
パターンの間をゲートを構成する物質として充填して形
成する。すなわち、ゲートの高さを高めるためにはコア
回路/周辺回路領域P/Cのトランジスタを形成した後、半
導体基板１００の全面に形成される層間絶縁膜１２８を
厚く形成すればよい。したがって、ゲートとゲートとの
間を層間絶縁膜として充填する必要性が根本的に生じな
い。
した後、その上に層間絶縁膜を覆う。したがって、高集
積化によるゲートの縦横比の増加によりゲートとゲート
との間をボイド無しに層間絶縁膜として充填しにくくな
った。しかし、本発明ではセル領域CのゲートG４、G
５、G６を層間絶縁膜を１２８を先にパターニングして
リバースゲートパターンを形成した後、リバースゲート
パターンの間をゲートを構成する物質として充填して形
成する。すなわち、ゲートの高さを高めるためにはコア
回路/周辺回路領域P/Cのトランジスタを形成した後、半
導体基板１００の全面に形成される層間絶縁膜１２８を
厚く形成すればよい。したがって、ゲートとゲートとの
間を層間絶縁膜として充填する必要性が根本的に生じな
い。
【００４２】次いで、フォトリソグラフィを用いてリバ
ースゲートパターン(図７の１３０)を半導体基板１００
上に形成されたエッチング阻止層１２６が露出されるま
でエッチングする。ところが、ゲートG４、G５、G６の
絶縁膜パターン１５２及びスペーサ１３４がリバースゲ
ートパターン(図７の１３０)を構成する物質に対して高
エッチング選択比を有する物質で構成されるので、自己
整列方式で第２トレンチ１５４を形成しうる。
ースゲートパターン(図７の１３０)を半導体基板１００
上に形成されたエッチング阻止層１２６が露出されるま
でエッチングする。ところが、ゲートG４、G５、G６の
絶縁膜パターン１５２及びスペーサ１３４がリバースゲ
ートパターン(図７の１３０)を構成する物質に対して高
エッチング選択比を有する物質で構成されるので、自己
整列方式で第２トレンチ１５４を形成しうる。
【００４３】図９において、第２トレンチ１５４の底部
に残存するエッチング阻止層１２６とその下部の緩衝膜
１２４とを除去して基板を洗浄する。次いで、第２トレ
ンチ１５４の形成後、ゲートG４、G５、G６及びスペー
サ１３４をマスクとしてイオン注入工程を実施してトラ
ンジスタのソース及びドレーン領域１３５、１３７を形
成する。ソース及びドレーン領域１３５、１３７はゲー
トG４、G５、G６の側壁に形成されたスペーサ１３４に
よりスレショルド電圧調節用の不純物領域１３６と離隔
されるように形成される。スペーサ１３４を形成してい
ない場合には、スレショルド電圧調節用の不純物領域１
３６とソース及びドレーン領域１３５、１３７とが接合
面を形成することになる。
に残存するエッチング阻止層１２６とその下部の緩衝膜
１２４とを除去して基板を洗浄する。次いで、第２トレ
ンチ１５４の形成後、ゲートG４、G５、G６及びスペー
サ１３４をマスクとしてイオン注入工程を実施してトラ
ンジスタのソース及びドレーン領域１３５、１３７を形
成する。ソース及びドレーン領域１３５、１３７はゲー
トG４、G５、G６の側壁に形成されたスペーサ１３４に
よりスレショルド電圧調節用の不純物領域１３６と離隔
されるように形成される。スペーサ１３４を形成してい
ない場合には、スレショルド電圧調節用の不純物領域１
３６とソース及びドレーン領域１３５、１３７とが接合
面を形成することになる。
【００４４】以後、第２トレンチを充填するように半導
体基板１００の全面に亙ってポリシリコン層１５６を形
成する。
体基板１００の全面に亙ってポリシリコン層１５６を形
成する。
【００４５】図１０において、ポリシリコン層(図９の
１５６)をゲートG４、G５、G６の絶縁膜パターン１５２
が露出されるまで化学機械的研磨してコンタクトパッド
１５８を形成する。コンタクトパッド１５８の一部はビ
ットライン(図示せず)に直接連結され、他の一部はビッ
トライン(図示せず)の上部に形成されたキャパシタのス
トレージ電極(図示せず)に連結される。
１５６)をゲートG４、G５、G６の絶縁膜パターン１５２
が露出されるまで化学機械的研磨してコンタクトパッド
１５８を形成する。コンタクトパッド１５８の一部はビ
ットライン(図示せず)に直接連結され、他の一部はビッ
トライン(図示せず)の上部に形成されたキャパシタのス
トレージ電極(図示せず)に連結される。
【００４６】以後の過程は層間絶縁膜の形成、ビットラ
イン連結用プラグの形成、ビットラインの形成、層間絶
縁膜の形成、キャパシタストレージ電極連結用プラグの
形成及びキャパシタの形成などの工程を含むものであっ
て、従来の半導体メモリ装置の製造工程に使用された工
程を用いる。
イン連結用プラグの形成、ビットラインの形成、層間絶
縁膜の形成、キャパシタストレージ電極連結用プラグの
形成及びキャパシタの形成などの工程を含むものであっ
て、従来の半導体メモリ装置の製造工程に使用された工
程を用いる。
【００４７】本発明はCOB(Capacitor Over Bitline)構
造を有する半導体メモリ装置についてのみ説明したが、
CUB(Capacitor Under Bitline)構造の半導体メモリ装置
にも適用しうる。すなわち、セル領域C及びコア回路/周
辺回路領域P/Cの半導体基板のビットラインを形成した
後、先にコア回路/周辺回路領域P/Cの半導体基板に一般
的な方法でトランジスタを形成する。以降、結果物を含
む半導体基板の全面、すなわちセル領域C及びコア回路/
周辺回路領域P/Cの基板の全面に層間絶縁膜を形成す
る。次いで、セル領域Cの層間絶縁膜をパターニングし
てリバースゲートパターンを形成する。リバースゲート
パターン間のトレンチを導電性物質として充填してゲー
トを形成し、リバースゲートパターンを除去した後、ソ
ース及びドレーン領域を形成してセル領域のトランジス
タを完成する。
造を有する半導体メモリ装置についてのみ説明したが、
CUB(Capacitor Under Bitline)構造の半導体メモリ装置
にも適用しうる。すなわち、セル領域C及びコア回路/周
辺回路領域P/Cの半導体基板のビットラインを形成した
後、先にコア回路/周辺回路領域P/Cの半導体基板に一般
的な方法でトランジスタを形成する。以降、結果物を含
む半導体基板の全面、すなわちセル領域C及びコア回路/
周辺回路領域P/Cの基板の全面に層間絶縁膜を形成す
る。次いで、セル領域Cの層間絶縁膜をパターニングし
てリバースゲートパターンを形成する。リバースゲート
パターン間のトレンチを導電性物質として充填してゲー
トを形成し、リバースゲートパターンを除去した後、ソ
ース及びドレーン領域を形成してセル領域のトランジス
タを完成する。
【００４８】もちろん、CUB構造の半導体メモリ装置で
も半導体メモリ装置のスレショルド電圧の増加とリフラ
ッシュの特性を確保するための部分的なイオン注入工程
及びビットラインと基板及びキャパシタと基板との連結
のためのコンタクトホール自己整列エッチング工程を適
用しうる。
も半導体メモリ装置のスレショルド電圧の増加とリフラ
ッシュの特性を確保するための部分的なイオン注入工程
及びビットラインと基板及びキャパシタと基板との連結
のためのコンタクトホール自己整列エッチング工程を適
用しうる。
【００４９】
【発明の効果】前述したように本発明の利点を整理すれ
ば次の通りである。第１、多様な規格を有するコア回路
/周辺回路領域のトランジスタのような素子を従来に使
用した一般の方法を用いて先に形成し、多様な規格を有
するコア回路/周辺回路領域のトランジスタ素子が含ま
れた基板の全面に層間絶縁膜を形成した後、均一な規格
を有するが、特性維持のための微細制御工程が要求され
るトランジスタ素子を既に形成された層間絶縁膜をリバ
ースゲートパターンの基礎とし、ダマシン法を用いて形
成する。したがって、あらゆる領域に形成されるトラン
ジスタ素子を、設計時の特性を最大限保ちつつ製造しう
る。
ば次の通りである。第１、多様な規格を有するコア回路
/周辺回路領域のトランジスタのような素子を従来に使
用した一般の方法を用いて先に形成し、多様な規格を有
するコア回路/周辺回路領域のトランジスタ素子が含ま
れた基板の全面に層間絶縁膜を形成した後、均一な規格
を有するが、特性維持のための微細制御工程が要求され
るトランジスタ素子を既に形成された層間絶縁膜をリバ
ースゲートパターンの基礎とし、ダマシン法を用いて形
成する。したがって、あらゆる領域に形成されるトラン
ジスタ素子を、設計時の特性を最大限保ちつつ製造しう
る。
【００５０】第２、セル領域のトランジスタ素子の高さ
は既に存在する層間絶縁膜の高さに対応して決定される
ので、従来の技術で要求されたトランジスタの形成後、
トランジスタのゲートの間を絶縁物として充填する技術
が不要となる。
は既に存在する層間絶縁膜の高さに対応して決定される
ので、従来の技術で要求されたトランジスタの形成後、
トランジスタのゲートの間を絶縁物として充填する技術
が不要となる。
【００５１】第３、層間絶縁膜を厚くし、自己整列コン
タクト工程のために均一な規格のトランジスタのゲート
の上部に位置する絶縁膜(図１０の１５２)を厚く形成し
うる。したがって、以後のトレンチ形成時のアライン工
程マージンを増加させうる。
タクト工程のために均一な規格のトランジスタのゲート
の上部に位置する絶縁膜(図１０の１５２)を厚く形成し
うる。したがって、以後のトレンチ形成時のアライン工
程マージンを増加させうる。
【００５２】第４、セル領域のトランジスタの凸レンズ
状のゲート側壁にスペーサを形成してソース及びドレー
ン領域と離隔されたスレショルド電圧調節用の不純物領
域をチャンネル領域に形成することによって、セル領域
のトランジスタのスレショルド電圧を増加させると同時
にリフラッシュ特性を向上させうる。
状のゲート側壁にスペーサを形成してソース及びドレー
ン領域と離隔されたスレショルド電圧調節用の不純物領
域をチャンネル領域に形成することによって、セル領域
のトランジスタのスレショルド電圧を増加させると同時
にリフラッシュ特性を向上させうる。
【００５３】第５、セル領域のトランジスタのゲート酸
化膜をコア回路/周辺回路領域P/Cのゲート酸化膜の形成
と独立して成長させうるので、コア回路/周辺回路領域P
/Cのゲート酸化膜より厚く形成しうる。したがって、セ
ルトランジスタのゲート酸化膜の薄膜化に伴う漏れ電流
を減らしうる。
化膜をコア回路/周辺回路領域P/Cのゲート酸化膜の形成
と独立して成長させうるので、コア回路/周辺回路領域P
/Cのゲート酸化膜より厚く形成しうる。したがって、セ
ルトランジスタのゲート酸化膜の薄膜化に伴う漏れ電流
を減らしうる。
【図１】 本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図２】 本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図３】 本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図４】 本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図５】 本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図６】 本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図７】 本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図８】 本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図９】 本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図１０】本発明に係る半導体メモリ装置の製造方法を
示す工程断面図である。
示す工程断面図である。
１００ 半導体基板 １０２ 素子分離領域 １０４ マスク １０６ 酸化膜 １０８ ポリシリコン層パターン １１０ 金属シリサイド層パターン １１２ 絶縁膜パターン １１４ スペーサ １１６、１１８、１２０、１２２ ソース及びドレーン
領域 １２４ 緩衝膜 １２６ エッチング阻止層 １２８ 層間絶縁膜 １３０ リバースゲートパターン １３２ 第１トレンチ １３４ スペーサ １３５、１３７ ソース及びドレーン領域 １３６ スレショルド電圧調節用の不純物領域 １３８ ポリシリコン層 １４０ ゲート酸化膜 １４２ ポリシリコン層パターン １４４ 高融点シリサイド層パターン １５０ 絶縁膜 １５２ 絶縁膜パターン １５４ 第２トレンチ １５６ ポリシリコン層 １５８ コンタクトパッド
領域 １２４ 緩衝膜 １２６ エッチング阻止層 １２８ 層間絶縁膜 １３０ リバースゲートパターン １３２ 第１トレンチ １３４ スペーサ １３５、１３７ ソース及びドレーン領域 １３６ スレショルド電圧調節用の不純物領域 １３８ ポリシリコン層 １４０ ゲート酸化膜 １４２ ポリシリコン層パターン １４４ 高融点シリサイド層パターン １５０ 絶縁膜 １５２ 絶縁膜パターン １５４ 第２トレンチ １５６ ポリシリコン層 １５８ コンタクトパッド
Claims (49)
- 【請求項１】 セル領域及びコア回路/周辺回路領域よ
りなる半導体メモリ装置の前記コア回路/周辺回路領域
の半導体基板に形成され、第１ゲート、第１ゲート絶縁
膜、第１ソース領域及び第１ドレーン領域よりなる第１
トランジスタと、 前記第１トランジスタを覆う平坦化された層間絶縁膜
と、 前記セル領域に形成され、第２ソース領域、第２ドレー
ン領域、前記層間絶縁膜に対応する高さを有する第２ゲ
ート及び第２ゲート絶縁膜よりなる第２トランジスタと
を含む半導体メモリ装置。 - 【請求項２】 前記第２ゲートが前記層間絶縁膜と同一
なレベルに形成されている請求項１に記載の半導体メモ
リ装置。 - 【請求項３】 前記第１トランジスタは前記第１ゲート
の側壁に形成された第１スペーサをさらに含み、前記第
２トランジスタの前記第２ゲートは凸レンズ状であり、
前記第２トランジスタは前記第２ゲートの側壁に形成さ
れた第２スペーサをさらに含む請求項１に記載の半導体
メモリ装置。 - 【請求項４】 前記第１トランジスタは前記第１ゲート
の側壁に形成された第１スペーサをさらに含み、前記第
２トランジスタの前記第２ゲートは凸レンズ状であり、
前記第２トランジスタは前記第２ゲートの側壁に形成さ
れた第２スペーサをさらに含む請求項２に記載の半導体
メモリ装置。 - 【請求項５】 前記第２スペーサは所定のエッチング剤
下で前記層間絶縁膜に対して高エッチング選択比を有す
る物質で構成される第１絶縁膜である請求項３に記載の
半導体メモリ装置。 - 【請求項６】 前記第２スペーサは所定のエッチング剤
下で前記層間絶縁膜に対して高エッチング選択比を有す
る物質で構成される第１絶縁膜である請求項４に記載の
半導体メモリ装置。 - 【請求項７】 前記層間絶縁膜はシリコン窒化膜、シリ
コン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-T
EOS膜、USG膜またはこれらの組合わせ膜よりなり、前記
第１絶縁膜はシリコン窒化膜、アルミニウム酸化膜また
はタンタル酸化膜である請求項５に記載の半導体メモリ
装置。 - 【請求項８】 前記第２ゲートはポリシリコン層及び高
融点金属層よりなり、所定のエッチング剤下で前記高融
点金属層上に形成された前記層間絶縁膜に対して高エッ
チング選択比の物質よりなる第２絶縁膜をさらに含む請
求項１に記載の半導体メモリ装置。 - 【請求項９】 前記第２ゲートはポリシリコン層及び高
融点金属層よりなり、所定のエッチング剤下で前記高融
点金属層上に形成された前記層間絶縁膜に対して高エッ
チング選択比の物質よりなる第２絶縁膜をさらに含む請
求項２に記載の半導体メモリ装置。 - 【請求項１０】 前記第２ゲートはポリシリコン層及び
高融点金属シリサイド層を含む請求項１に記載の半導体
メモリ装置。 - 【請求項１１】 前記第２ゲートはポリシリコン層及び
高融点金属層を含む請求項１に記載の半導体メモリ装
置。 - 【請求項１２】 前記第２ゲートはポリシリコン層及び
高融点金属シリサイド層よりなり、所定のエッチング剤
下で前記高融点金属シリサイド層上に形成された前記層
間絶縁膜に対して高エッチング選択比の物質よりなる第
２絶縁膜をさらに含む請求項１に記載の半導体メモリ装
置。 - 【請求項１３】 前記第２ゲートはポリシリコン層及び
高融点金属シリサイド層よりなり、所定のエッチング剤
下で前記高融点金属シリサイド層上に形成された前記層
間絶縁膜に対して高エッチング選択比の物質よりなる第
２絶縁膜をさらに含む請求項２に記載の半導体メモリ装
置。 - 【請求項１４】 前記高融点金属シリサイド層はCoS
ix、TiSix、TaSix、MoSix、WSixまたはPtSixである請求
項１２に記載の半導体メモリ装置。 - 【請求項１５】 前記高融点金属シリサイド層はCoS
ix、TiSix、TaSix、MoSix、WSixまたはPtSixであり、前
記第２絶縁膜はシリコン窒化膜、アルミニウム酸化膜ま
たはタンタル酸化膜である請求項１２に記載の半導体メ
モリ装置。 - 【請求項１６】 前記層間絶縁膜はシリコン窒化膜、シ
リコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン
-TEOS膜、USG膜またはこれらの組合わせ膜よりなり、前
記第２絶縁膜はシリコン窒化膜、アルミニウム酸化膜ま
たはタンタル酸化膜よりなる請求項１２に記載の半導体
メモリ装置。 - 【請求項１７】 前記第１トランジスタは前記第１ゲー
トの上端部に形成された第３絶縁膜をさらに含み、前記
第２絶縁膜が前記第３絶縁膜より厚い請求項１２に記載
の半導体メモリ装置。 - 【請求項１８】 前記第３絶縁膜の厚さは１５００ない
し２５００Åである請求項１７に記載の半導体メモリ装
置。 - 【請求項１９】 前記第１トランジスタの形成された前
記コア回路/周辺回路領域の前記半導体基板の全面に形
成され、所定のエッチング剤下で前記層間絶縁膜に対し
て高いエッチング選択比を有する第４絶縁膜をさらに含
む請求項１に記載の半導体メモリ装置。 - 【請求項２０】 前記第１トランジスタの形成された前
記コア回路/周辺回路領域の前記半導体基板の全面に形
成され、前記層間絶縁膜に対して高エッチング選択比を
有する第４絶縁膜をさらに含む請求項３に記載の半導体
メモリ装置。 - 【請求項２１】 前記第４絶縁膜と前記コア回路/周辺
回路領域の前記半導体基板との間に形成された緩衝膜を
さらに含む請求項１９に記載の半導体メモリ装置。 - 【請求項２２】 前記層間絶縁膜はシリコン窒化膜、シ
リコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン
-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜
であり、前記第４絶縁膜はシリコン窒化膜、アルミニウ
ム酸化膜またはタンタル酸化膜である請求項２０に記載
の半導体メモリ装置。 - 【請求項２３】 前記層間絶縁膜はシリコン窒化膜、シ
リコン酸化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン
-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜
であり、前記第４絶縁膜はシリコン窒化膜、アルミニウ
ム酸化膜またはタンタル酸化膜であり、前記緩衝膜はシ
リコン酸化膜またはシリコン酸化窒化膜である請求項２
１に記載の半導体メモリ装置。 - 【請求項２４】 前記第２ゲート絶縁膜の厚さは前記第
１ゲート絶縁膜と同一か厚い請求項１に記載の半導体メ
モリ装置。 - 【請求項２５】 前記第１ゲート絶縁膜は３０ないし６
０Åの厚さを有する請求項２４に記載の半導体メモリ装
置。 - 【請求項２６】 前記第２トランジスタは第２ゲート下
部の前記半導体基板に形成され、前記半導体基板の導電
形と同形の不純物イオンが注入されたイオン注入領域を
さらに含む請求項１に記載の半導体メモリ装置。 - 【請求項２７】 前記第２トランジスタは前記第２スペ
ーサの間に該当する前記半導体基板に形成され、前記半
導体基板と同形の不純物イオンが注入されたイオン注入
領域をさらに含む請求項３に記載の半導体メモリ装置。 - 【請求項２８】 セル領域及びコア回路/周辺回路領域
よりなる半導体メモリ装置の前記コア回路/周辺回路領
域の半導体基板に第１トランジスタを形成する段階と、 前記第１トランジスタの形成された前記高集積半導体メ
モリ装置の前記半導体基板の全面に平坦化された層間絶
縁膜を形成する段階と、 前記セル領域に位置する前記層間絶縁膜をリバースゲー
トパターンの基礎とし、ダマシン法を用いることによっ
て前記セル領域に第２トランジスタを形成する段階とを
含む半導体メモリ装置の製造方法。 - 【請求項２９】 前記第２トランジスタの形成段階は、 前記セル領域の上部に位置する前記層間絶縁膜をパター
ニングしてリバースゲートパターンと、前記リバースゲ
ートパターンとの間に位置する第１トレンチを形成する
段階と、 前記第１トレンチに導電性物質を充填してゲートを形成
する段階と、前記リバースゲートパターンをエッチング
して第２トレンチを形成する段階と、 前記ゲートをマスクとして不純物イオンを注入してソー
ス及びドレーン領域を形成する段階とを含む請求項２８
に記載の半導体メモリ装置の製造方法。 - 【請求項３０】 前記第１トレンチ形成段階と前記ゲー
ト形成段階との間に、前記第１トレンチを通じて不純物
イオンを注入して前記半導体基板の所定部分にスレショ
ルド電圧調節用の不純物領域を形成する段階をさらに含
む請求項２９に記載の半導体メモリ装置の製造方法。 - 【請求項３１】 前記第１トレンチ形成段階と前記スレ
ショルド電圧調節用の不純物領域形成段階との間に所定
のエッチング剤下で前記層間絶縁膜に対して高エッチン
グ選択比の物質よりなるスペーサを前記リバースゲート
パターンの外側壁に形成する段階をさらに含む請求項３
０に記載の半導体メモリ装置の製造方法。 - 【請求項３２】 前記層間絶縁膜はシリコン酸化膜、シ
リコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン
-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜
よりなり、前記スペーサは前記層間絶縁膜とは異なる物
質、例えばシリコン窒化膜、アルミニウム酸化膜または
タンタル酸化膜よりなる請求項３１に記載の半導体メモ
リ装置の製造方法。 - 【請求項３３】 前記第１トランジスタの形成段階と前
記層間絶縁膜の形成段階との間に、前記セル領域及び前
記コア回路/周辺回路領域の半導体基板の上面に所定の
エッチング剤下で前記層間絶縁膜に対して高エッチング
選択比の物質よりなるエッチング阻止層を形成する段階
をさらに含む請求項２８に記載の半導体メモリ装置の製
造方法。 - 【請求項３４】 前記第１トランジスタの形成段階と前
記層間絶縁膜の形成段階との間に、前記セル領域及び前
記コア回路/周辺回路領域の半導体基板の上面に所定の
エッチング剤下で前記層間絶縁膜に対して高エッチング
選択比の物質よりなるエッチング阻止層を形成する段階
をさらに含む請求項２９に記載の半導体メモリ装置の製
造方法。 - 【請求項３５】 前記層間絶縁膜はシリコン酸化膜、シ
リコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン
-TEOS膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜
よりなり、前記エッチング阻止層は前記層間絶縁膜とは
異なる物質、例えばシリコン窒化膜、アルミニウム酸化
膜またはタンタル酸化膜よりなる請求項３３に記載の半
導体メモリ装置の製造方法。 - 【請求項３６】 前記第１トランジスタの形成段階と前
記第１層間絶縁膜の形成段階との間に、前記セル領域及
び前記コア回路/周辺回路領域の半導体基板の上面に所
定のエッチング剤下で前記第１層間絶縁膜に対して高エ
ッチング選択比の物質よりなるエッチング阻止層を形成
する段階をさらに含む請求項３１に記載の半導体メモリ
装置の製造方法。 - 【請求項３７】 前記層間絶縁膜はシリコン酸化膜、シ
リコン窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン
-TEOS膜、PE-TEOS膜またはUSG膜またはこれらの組合わ
せ膜よりなり、前記エッチング阻止層は前記層間絶縁膜
と異なる物質、例えばシリコン窒化膜、アルミニウム酸
化膜またはタンタル酸化膜よりなる請求項３６に記載の
半導体メモリ装置の製造方法。 - 【請求項３８】 前記ゲート形成段階は前記第１トレン
チの第１高さまで充填されるポリシリコン層を形成する
段階及び前記トレンチの前記第１高さから第２高さまで
充填される高融点金属層を形成する段階よりなり、前記
高融点金属層上に、前記第２高さから前記第１トレンチ
の上端部まで充填され、前記層間絶縁膜に対して高エッ
チング選択比の物質よりなる絶縁膜を形成する段階をさ
らに含む請求項２９に記載の半導体メモリ装置の製造方
法。 - 【請求項３９】 前記ゲートの形成段階は前記第１トレ
ンチの第１高さまで充填されるポリシリコン層を形成す
る段階と、前記トレンチの前記第１高さから第２高さま
で充填される第１高融点金属層を形成する段階と、前記
第１高融点金属層をシリサイド化して前記第１高融点金
属層の一部を高融点金属シリサイド層に変換する段階と
からなり、前記一部変換された第１高融点金属層上に、
前記第２高さから前記第１トレンチの上端部まで充填さ
れ、所定のエッチング剤下で前記層間絶縁膜に対して高
エッチング選択比の物質よりなる絶縁膜を形成する段階
をさらに含む請求項２９に記載の半導体メモリ装置の製
造方法。 - 【請求項４０】 前記ゲートの形成段階は前記第１トレ
ンチの第１高さまで充填されるポリシリコン層を形成す
る段階と、前記トレンチの前記第１高さから第２高さま
で充填される第１高融点金属層を形成する段階と、前記
第１高融点金属層をシリサイド化して前記第１高融点金
属層の全部を高融点金属シリサイド層に変換する段階と
からなり、前記変化された高融点金属シリサイド層上
に、前記第２高さから前記第１トレンチの上端部まで充
填され、所定のエッチング剤下で前記層間絶縁膜に対し
て高エッチング選択比の物質よりなる絶縁膜を形成する
段階をさらに含む請求項２９に記載の半導体メモリ装置
の製造方法。 - 【請求項４１】 前記高融点金属層はCo、W、Ta、Mo及
びTiよりなる群から選択された何れか１つで構成された
膜であり、前記層間絶縁膜はシリコン酸化膜、シリコン
窒化膜、PSG膜、BSG膜、BPSG膜、TEOS膜、オゾン-TEOS
膜、PE-TEOS膜、USG膜またはこれらの組合わせ膜であ
り、前記絶縁膜は前記層間絶縁膜とは異なる物質、例え
ばシリコン窒化膜、アルミニウム酸化膜またはタンタル
酸化膜よりなる請求項３８に記載の半導体メモリ装置の
製造方法。 - 【請求項４２】 前記第１高融点金属層はCo、W、Ta、M
o及びTiよりなる群から選択された何れか１つで構成さ
れた膜であり、前記高融点金属シリサイド層はCoSix、T
iSix、TaSix、MoSix、WSixまたはPtSixであり、前記層
間絶縁膜はシリコン酸化膜、シリコン窒化膜、PSG膜、B
SG膜、BPSG膜、TEOS膜、オゾン-TEOS膜、PE-TEOS膜、US
G膜またはこれらの組合わせ膜であり、前記絶縁膜は前
記層間絶縁膜とは異なる物質、例えばシリコン窒化膜、
アルミニウム酸化膜またはタンタル酸化膜よりなる請求
項３９に記載の半導体メモリ装置の製造方法。 - 【請求項４３】 前記高融点金属層はCo、W、Ta、Mo及
びTiよりなる群から選択された何れか１つよりなる膜で
あり、前記高融点金属シリサイド層はCoSix、TiSix、Ta
Six、MoSix、WSixまたはPtSixであり、前記層間絶縁膜
はシリコン酸化膜、シリコン窒化膜、BSG膜、BPSG膜、T
EOS膜、オゾン-TEOS膜、PE-TEOS膜、USG膜またはこれら
の組合わせ膜であり、前記絶縁膜は前記層間絶縁膜と異
なる物質、例えばシリコン窒化膜、アルミニウム酸化膜
またはタンタル酸化膜よりなる請求項４０に記載の半導
体メモリ装置の製造方法。 - 【請求項４４】 前記第１トランジスタの形成段階と前
記エッチング阻止層の形成段階との間に前記セル領域及
び前記コア回路/周辺回路領域の半導体基板の上面に緩
衝膜を形成する段階をさらに含む請求項３３に記載の半
導体メモリ装置の製造方法。 - 【請求項４５】 前記緩衝膜はシリコン酸化膜またはシ
リコン酸化窒化膜である請求項４４に記載の半導体メモ
リ装置の製造方法。 - 【請求項４６】 ソース/ドレーンの形成段階後に前記
第２トレンチ内にポリシリコンを充填してコンタクトパ
ッドを形成する段階をさらに含む請求項３０に記載の半
導体メモリ装置の製造方法。 - 【請求項４７】 前記コンタクトパッドの形成段階は前
記第２トレンチが形成された前記セル領域の半導体基板
の全面にポリシリコン層を形成する段階及び前記ポリシ
リコン層を前記ゲートの上面が露出されるまでエッチン
グする段階を含む請求項４６に記載の半導体メモリ装置
の製造方法。 - 【請求項４８】 基板と、 前記基板の第１部分に形成された多様な規格を有する第
１素子と、 前記第１素子が形成された前記基板の第１部分を覆う層
間絶縁膜と、 前記基板の第２部分に形成され、前記層間絶縁膜に対応
する高さを有しかつ均一な規格を有する第２素子を含む
半導体メモリ装置。 - 【請求項４９】 第１領域及び第２領域よりなる半導体
メモリ装置の前記第２領域に多様な規格を有する第１素
子を形成する段階と、 前記第１素子が形成された前記第１領域及び前記第２領
域の上部全面に平坦化された層間絶縁膜を形成する段階
と、 前記第２領域に位置する前記層間絶縁膜をリバースゲー
トパターンの基礎とし、ダマシン法を用いることによっ
て前記第２領域に均一な規格を有する第２素子を形成す
る段階とを含む半導体メモリ装置の製造方法。
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