JPH0888268A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0888268A JPH0888268A JP22215594A JP22215594A JPH0888268A JP H0888268 A JPH0888268 A JP H0888268A JP 22215594 A JP22215594 A JP 22215594A JP 22215594 A JP22215594 A JP 22215594A JP H0888268 A JPH0888268 A JP H0888268A
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Abstract
(57)【要約】
【目的】 占有面積が小さく、高集積化が可能で、かつ
電気的な素子分離特性・デバイス特性に優れ、結晶欠陥
やリーク電流の少ない素子分離法による半導体装置の製
造方法を提供することを目的とする。 【構成】 第１導電型の半導体基板のソ−ス及びドレイ
ン領域形成予定領域に第２導電型の不純物をイオン注入
する工程、イオン注入された半導体基板をアニ−ルし、
第２導電型の不純物を活性化する工程、活性化の後、素
子分離形成予定領域を除去してトレンチを形成する工
程、このトレンチを埋め込み材料で埋め込む工程、及び
ゲ−ト電極形成のためのパタ−ニングを行う工程を具備
することを特徴とする。
電気的な素子分離特性・デバイス特性に優れ、結晶欠陥
やリーク電流の少ない素子分離法による半導体装置の製
造方法を提供することを目的とする。 【構成】 第１導電型の半導体基板のソ−ス及びドレイ
ン領域形成予定領域に第２導電型の不純物をイオン注入
する工程、イオン注入された半導体基板をアニ−ルし、
第２導電型の不純物を活性化する工程、活性化の後、素
子分離形成予定領域を除去してトレンチを形成する工
程、このトレンチを埋め込み材料で埋め込む工程、及び
ゲ−ト電極形成のためのパタ−ニングを行う工程を具備
することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、半導体装置の隣接素子間を絶縁分離する
素子間分離技術に関する。
に係り、特に、半導体装置の隣接素子間を絶縁分離する
素子間分離技術に関する。
【０００２】
【従来の技術】半導体集積回路の微細化および高集積化
に伴い、素子領域の微細化のみならず、素子間分離領域
の面積の微細化も必要となってきている。素子間分離は
一般に、素子分離領域（フィールド領域）に厚い絶縁膜
を形成し、この絶縁膜によって素子間分離を行なう方法
が広く用いられている。
に伴い、素子領域の微細化のみならず、素子間分離領域
の面積の微細化も必要となってきている。素子間分離は
一般に、素子分離領域（フィールド領域）に厚い絶縁膜
を形成し、この絶縁膜によって素子間分離を行なう方法
が広く用いられている。
【０００３】素子間分離法の１つとしてＬＯＣＯＳ法
（選択酸化法）があるが、この方法は、バーズビークに
よる寸法変換差が生じてしまうことと、分離幅の狭いと
ころで酸化膜厚が薄くなってしまうこと（フィールド・
シンニング効果）のため、素子分離領域の微細化に向か
ない。一方、他の方法としてトレンチ分離法がある。こ
の方法では、半導体基板に溝を形成し、この溝に絶縁膜
を埋め込むことによって素子間分離を実現する。従っ
て、トレンチ分離法によると、寸法変換差やフィールド
・シンニング効果を生ずることなく、微細な素子分離を
実現することができ、将来の素子分離法として非常に有
望である。
（選択酸化法）があるが、この方法は、バーズビークに
よる寸法変換差が生じてしまうことと、分離幅の狭いと
ころで酸化膜厚が薄くなってしまうこと（フィールド・
シンニング効果）のため、素子分離領域の微細化に向か
ない。一方、他の方法としてトレンチ分離法がある。こ
の方法では、半導体基板に溝を形成し、この溝に絶縁膜
を埋め込むことによって素子間分離を実現する。従っ
て、トレンチ分離法によると、寸法変換差やフィールド
・シンニング効果を生ずることなく、微細な素子分離を
実現することができ、将来の素子分離法として非常に有
望である。
【０００４】しかし、従来のトレンチ分離法には以下に
示す欠点がある。 （１）半導体基板に結晶欠陥が生じやすく、それが接合
リーク特性などのデバイス特性に悪影響を与えること。
示す欠点がある。 （１）半導体基板に結晶欠陥が生じやすく、それが接合
リーク特性などのデバイス特性に悪影響を与えること。
【０００５】（２）素子領域のエッジ部分にしきい値の
低い寄生トランジスタが形成され、サブスレショルド特
性（Ｉｄ−Ｖｇ特性）がキンクを持ってしまうこと。 （３）素子領域のエッジ部分で基板の鋭角的部分（コー
ナー部）が露出してしまい、その部分でゲート酸化膜の
薄膜化が生じ、ゲート耐圧が劣化すること。
低い寄生トランジスタが形成され、サブスレショルド特
性（Ｉｄ−Ｖｇ特性）がキンクを持ってしまうこと。 （３）素子領域のエッジ部分で基板の鋭角的部分（コー
ナー部）が露出してしまい、その部分でゲート酸化膜の
薄膜化が生じ、ゲート耐圧が劣化すること。
【０００６】以上のうち、特に（１）の結晶欠陥は、Ｌ
ＳＩにとって致命的問題である。結晶欠陥が生じやすい
原因は、（ａ）トレンチ分離構造を採用したことによ
り、基板にＲＩＥダメージが入り、また埋め込み材料か
らのストレスが大きいこと、（ｂ）ソース・ドレインの
イオン注入ダメージが存在するところにアニール熱処理
を加えると、転位が生じやすいこと、（ｃ）ゲート電極
のエッジ部分に集中する応力が欠陥を誘発しやすいこと
等である。これら３つの欠陥誘発要因が揃ったときに最
も欠陥が生じやすいと考えられる。
ＳＩにとって致命的問題である。結晶欠陥が生じやすい
原因は、（ａ）トレンチ分離構造を採用したことによ
り、基板にＲＩＥダメージが入り、また埋め込み材料か
らのストレスが大きいこと、（ｂ）ソース・ドレインの
イオン注入ダメージが存在するところにアニール熱処理
を加えると、転位が生じやすいこと、（ｃ）ゲート電極
のエッジ部分に集中する応力が欠陥を誘発しやすいこと
等である。これら３つの欠陥誘発要因が揃ったときに最
も欠陥が生じやすいと考えられる。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
トレンチ素子分離法では、素子領域のエッジ・コーナー
部の露出によるＭＯＳＦＥＴの特性異常、ゲート耐圧の
劣化、結晶欠陥によるデバイス特性の悪化など、様々な
問題を抱えていた。
トレンチ素子分離法では、素子領域のエッジ・コーナー
部の露出によるＭＯＳＦＥＴの特性異常、ゲート耐圧の
劣化、結晶欠陥によるデバイス特性の悪化など、様々な
問題を抱えていた。
【０００８】本発明は、このような問題を解決し、占有
面積が小さく、高集積化が可能で、かつ電気的な素子分
離特性・デバイス特性に優れ、結晶欠陥やリーク電流の
少ない素子分離法による半導体装置の製造方法を提供す
ることを目的とする。
面積が小さく、高集積化が可能で、かつ電気的な素子分
離特性・デバイス特性に優れ、結晶欠陥やリーク電流の
少ない素子分離法による半導体装置の製造方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明（請求項１）は、第１導電型の半導体基板の
表面にゲ−ト酸化膜を形成する工程、前記半導体基板の
ソ−ス及びドレイン形成予定領域に第２導電型の不純物
をイオン注入する工程、イオン注入された半導体基板を
アニ−ルし、第２導電型の不純物を活性化する工程、不
純物を活性化した後、素子分離形成予定領域を除去して
トレンチを形成する工程、及びこのトレンチを埋め込み
材料で埋め込む工程を具備する半導体装置の製造方法を
提供する。
め、本発明（請求項１）は、第１導電型の半導体基板の
表面にゲ−ト酸化膜を形成する工程、前記半導体基板の
ソ−ス及びドレイン形成予定領域に第２導電型の不純物
をイオン注入する工程、イオン注入された半導体基板を
アニ−ルし、第２導電型の不純物を活性化する工程、不
純物を活性化した後、素子分離形成予定領域を除去して
トレンチを形成する工程、及びこのトレンチを埋め込み
材料で埋め込む工程を具備する半導体装置の製造方法を
提供する。
【００１０】また、本発明（請求項２）は、上記方法に
おいて、前記トレンチを埋め込む前にトレンチの内壁に
ＥＣＲ−ＳｉＯ2 またはＳｉＮ膜を形成する工程、及び
前記トレンチを埋め込んだ後、埋め込み材料の表面にＥ
ＣＲ−ＳｉＯ2 またはＳｉＮ膜を形成する工程を更に具
備する半導体装置の製造方法を提供する。
おいて、前記トレンチを埋め込む前にトレンチの内壁に
ＥＣＲ−ＳｉＯ2 またはＳｉＮ膜を形成する工程、及び
前記トレンチを埋め込んだ後、埋め込み材料の表面にＥ
ＣＲ−ＳｉＯ2 またはＳｉＮ膜を形成する工程を更に具
備する半導体装置の製造方法を提供する。
【００１１】更に、本発明（請求項３）は、上記方法に
おいて、不純物を活性化した後、ゲ−ト電極形成のため
のパタ−ニングを行なうことを特徴とする半導体装置の
製造方法を提供する。
おいて、不純物を活性化した後、ゲ−ト電極形成のため
のパタ−ニングを行なうことを特徴とする半導体装置の
製造方法を提供する。
【００１２】本発明の方法において、埋め込み材料とし
ては、ＴＥＯＳ（テトラエトキシシラン）の分解により
得たＳｉＯ2 膜（以下、ＴＥＯＳ酸化膜と呼ぶ）が好ま
しい。ＴＥＯＳとＯ3 との反応により得たＳｉＯ2 膜
（以下、ＴＥＯＳ−Ｏ3 酸化膜と呼ぶ）を用いることも
可能である。これら以外の埋め込み材料としては、シリ
コン窒化膜（熱酸化膜やＥＣＲ−ＳｉＯ2 膜を介して）
を挙げることが出来る。
ては、ＴＥＯＳ（テトラエトキシシラン）の分解により
得たＳｉＯ2 膜（以下、ＴＥＯＳ酸化膜と呼ぶ）が好ま
しい。ＴＥＯＳとＯ3 との反応により得たＳｉＯ2 膜
（以下、ＴＥＯＳ−Ｏ3 酸化膜と呼ぶ）を用いることも
可能である。これら以外の埋め込み材料としては、シリ
コン窒化膜（熱酸化膜やＥＣＲ−ＳｉＯ2 膜を介して）
を挙げることが出来る。
【００１３】トレンチの内壁及び埋め込み材料の表面に
形成されるＥＣＲ−ＳｉＯ2 またはＳｉＮ膜は、膜中に
多数のダングリングボンドを含むため、埋め込み材料中
に含まれる水分やシラノ−ルの素子領域への拡散を阻止
する機能を有する。なお、ＥＣＲ−ＳｉＯ2 とは、ＥＣ
ＲプラズマＣＶＤ法により形成されたＳｉＯ2 である。
形成されるＥＣＲ−ＳｉＯ2 またはＳｉＮ膜は、膜中に
多数のダングリングボンドを含むため、埋め込み材料中
に含まれる水分やシラノ−ルの素子領域への拡散を阻止
する機能を有する。なお、ＥＣＲ−ＳｉＯ2 とは、ＥＣ
ＲプラズマＣＶＤ法により形成されたＳｉＯ2 である。
【００１４】
【作用】本発明の方法は、ソース・ドレインを形成する
ためのイオン注入と活性化アニールを先に行ない、その
後に、トレンチ素子分離領域の形成を行ない、更に好ま
しくは、活性化アニール後に、ゲート電極のパターンニ
ング（エッチング）加工をも行っている。そのため、ソ
ース・ドレインの活性化アニールを行なう時に、トレン
チ分離構造やゲート電極に起因する欠陥誘発要素が存在
しない。従って、活性化アニールによる結晶欠陥が生じ
にくい。
ためのイオン注入と活性化アニールを先に行ない、その
後に、トレンチ素子分離領域の形成を行ない、更に好ま
しくは、活性化アニール後に、ゲート電極のパターンニ
ング（エッチング）加工をも行っている。そのため、ソ
ース・ドレインの活性化アニールを行なう時に、トレン
チ分離構造やゲート電極に起因する欠陥誘発要素が存在
しない。従って、活性化アニールによる結晶欠陥が生じ
にくい。
【００１５】また、ゲート酸化膜の形成をトレンチ分離
構造の形成前に行っているので、ゲート酸化膜を形成す
るときにトレンチ素子分離構造が存在しないので、素子
領域エッジ部分でのゲート酸化膜の薄膜化は生じない。
ゆえに、高いゲート耐圧を確保することができる。
構造の形成前に行っているので、ゲート酸化膜を形成す
るときにトレンチ素子分離構造が存在しないので、素子
領域エッジ部分でのゲート酸化膜の薄膜化は生じない。
ゆえに、高いゲート耐圧を確保することができる。
【００１６】更に、ゲート酸化膜形成前のＨＦ液やＮＨ
4 Ｆ液等による液体エッチング処理によって、埋め込み
材料がくぼんで、素子領域のＳｉエッジ（トレンチ上
部）コーナー部分が露出し、寄生トランジスタが発生す
るという現象も生じない。ゆえに、良好なサブスレショ
ルド特性を得ることができる。
4 Ｆ液等による液体エッチング処理によって、埋め込み
材料がくぼんで、素子領域のＳｉエッジ（トレンチ上
部）コーナー部分が露出し、寄生トランジスタが発生す
るという現象も生じない。ゆえに、良好なサブスレショ
ルド特性を得ることができる。
【００１７】このように、本発明の方法によると、上記
課題を解決し、占有面積が小さく高集積化が可能で、か
つ電気的な素子分離特性・デバイス特性に優れ、結晶欠
陥やリーク電流の少ない素子分離方法を実現することが
できる。
課題を解決し、占有面積が小さく高集積化が可能で、か
つ電気的な素子分離特性・デバイス特性に優れ、結晶欠
陥やリーク電流の少ない素子分離方法を実現することが
できる。
【００１８】
【実施例】以下、図面を参照して、本発明の種々の実施
例について説明する。図１（ａ）、（ｂ）、（ｃ）はそ
れぞれ、本発明の第１の実施例に係る素子分離構造およ
びＮチャネル・トランジスタ構造を示す平面図、Ａ−
Ａ′断面図、Ｂ−Ｂ′断面図である。
例について説明する。図１（ａ）、（ｂ）、（ｃ）はそ
れぞれ、本発明の第１の実施例に係る素子分離構造およ
びＮチャネル・トランジスタ構造を示す平面図、Ａ−
Ａ′断面図、Ｂ−Ｂ′断面図である。
【００１９】図２〜図１１に、図１に示す構造の製造工
程を示す。なお、図２（ａ）〜図６（ｂ）は図１（ｂ）
に対応する断面、図７（ａ）〜図１１（ｂ）は図１
（ｃ）に対応する断面をそれぞれ示す。以下、工程順に
説明する。
程を示す。なお、図２（ａ）〜図６（ｂ）は図１（ｂ）
に対応する断面、図７（ａ）〜図１１（ｂ）は図１
（ｃ）に対応する断面をそれぞれ示す。以下、工程順に
説明する。
【００２０】まず、例えばｎ型Ｓｉ基板１を用意し、そ
の表面を酸化し、１００ｎｍの厚さのＳｉＯ2 層２を形
成する。次いで、ボロンのイオン注入と熱拡散により、
Ｐ型のウェル層３を形成する（図２（ａ）、図７
（ａ））。その後、酸化膜２をＮＨ4 Ｆ液で除去し、熱
酸化により１０ｎｍの厚さのゲート酸化膜４を形成す
る。次に、レジスト５を塗布し、フォトリソグラフィー
によりゲート電極のパターンニングを行なう。Ａｓのイ
オン注入を１×１０15ｃｍ-2程度のド−ズ量で行ない、
ソース・ドレインのｎ層６を形成する（図２（ｂ）、図
７（ｂ））。
の表面を酸化し、１００ｎｍの厚さのＳｉＯ2 層２を形
成する。次いで、ボロンのイオン注入と熱拡散により、
Ｐ型のウェル層３を形成する（図２（ａ）、図７
（ａ））。その後、酸化膜２をＮＨ4 Ｆ液で除去し、熱
酸化により１０ｎｍの厚さのゲート酸化膜４を形成す
る。次に、レジスト５を塗布し、フォトリソグラフィー
によりゲート電極のパターンニングを行なう。Ａｓのイ
オン注入を１×１０15ｃｍ-2程度のド−ズ量で行ない、
ソース・ドレインのｎ層６を形成する（図２（ｂ）、図
７（ｂ））。
【００２１】次に、ＬＰＤ（低圧ＣＶＤ）によってレジ
スト５の存在しない部分に３００ｎｍの厚さのＳｉＯ2
膜７を堆積形成する（図３（ａ）、図８（ａ））。レジ
スト５を除去し、後にゲート電極の一部となる（一層目
のゲート電極材料となる）ポリＳｉ膜８をＣＶＤにより
２００ｎｍ程度の厚さ形成する。このポリＳｉ膜８に
は、Ａｓをイオン注入してドーピングする。ここで、ソ
ース・ドレインの活性化のために、８５０℃で１０分間
のアニールを行なう（図３（ｂ）、図８（ｂ））。この
時、トレンチ素子分離とゲート電極は形成されていない
ので、イオン注入ダメージによる転位ループは成長しな
い。
スト５の存在しない部分に３００ｎｍの厚さのＳｉＯ2
膜７を堆積形成する（図３（ａ）、図８（ａ））。レジ
スト５を除去し、後にゲート電極の一部となる（一層目
のゲート電極材料となる）ポリＳｉ膜８をＣＶＤにより
２００ｎｍ程度の厚さ形成する。このポリＳｉ膜８に
は、Ａｓをイオン注入してドーピングする。ここで、ソ
ース・ドレインの活性化のために、８５０℃で１０分間
のアニールを行なう（図３（ｂ）、図８（ｂ））。この
時、トレンチ素子分離とゲート電極は形成されていない
ので、イオン注入ダメージによる転位ループは成長しな
い。
【００２２】その後、ポリＳｉ膜８の上にＣＶＤ−Ｓｉ
Ｏ2 膜９を７００ｎｍ程度の厚さに形成し、素子領域上
にだけレジストパタ−ン１０を形成する（図４（ａ）、
図９（ａ））。このレジストパタ−ン１０をマスクとし
て用いて、ＲＩＥによりＳｉＯ2 膜９をエッチングし、
その後、レジストを除去する。次に、ＳｉＯ2 膜９をマ
スクにしてＲＩＥによりＳｉ膜８をエッチングし、さら
にＬＰＤ−ＳｉＯ2 膜７とＳｉＯ2 膜４も順次エッチン
グする。さらに、トレンチ素子分離形成用の溝１１も５
００ｎｍ程度の深さに形成する。このとき、ＳｉＯ2 膜
９も膜厚が減少している（図４（ｂ）、図９（ｂ））。
Ｏ2 膜９を７００ｎｍ程度の厚さに形成し、素子領域上
にだけレジストパタ−ン１０を形成する（図４（ａ）、
図９（ａ））。このレジストパタ−ン１０をマスクとし
て用いて、ＲＩＥによりＳｉＯ2 膜９をエッチングし、
その後、レジストを除去する。次に、ＳｉＯ2 膜９をマ
スクにしてＲＩＥによりＳｉ膜８をエッチングし、さら
にＬＰＤ−ＳｉＯ2 膜７とＳｉＯ2 膜４も順次エッチン
グする。さらに、トレンチ素子分離形成用の溝１１も５
００ｎｍ程度の深さに形成する。このとき、ＳｉＯ2 膜
９も膜厚が減少している（図４（ｂ）、図９（ｂ））。
【００２３】次いで、溝１１の内壁を２０ｎｍ程度酸化
して酸化膜４′を形成したのち、溝１１を埋め込むため
に、例えばＬＰ−ＴＥＯＳ膜１２を１５００ｎｍの厚さ
に堆積する（図５、図１０）。そして、ＣＭＰ（ｃｈｅ
ｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ−ｐｏｌｉｓｈ）に
よりエッチバック平坦化する。このとき、ポリＳｉ膜８
をＣＭＰのストッパーとして用い、トランジスタのチャ
ネル部の上にだけ、このポリＳｉ膜８が１５０ｎｍ程度
の厚さだけ残るようにする（図６（ａ）、図１１
（ａ））。溝１１を埋め込む材料は、埋め込み性能の高
いＴＥＯＳ−Ｏ3 ガスを用いて得たものでもよい。
して酸化膜４′を形成したのち、溝１１を埋め込むため
に、例えばＬＰ−ＴＥＯＳ膜１２を１５００ｎｍの厚さ
に堆積する（図５、図１０）。そして、ＣＭＰ（ｃｈｅ
ｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ−ｐｏｌｉｓｈ）に
よりエッチバック平坦化する。このとき、ポリＳｉ膜８
をＣＭＰのストッパーとして用い、トランジスタのチャ
ネル部の上にだけ、このポリＳｉ膜８が１５０ｎｍ程度
の厚さだけ残るようにする（図６（ａ）、図１１
（ａ））。溝１１を埋め込む材料は、埋め込み性能の高
いＴＥＯＳ−Ｏ3 ガスを用いて得たものでもよい。
【００２４】２層目のゲート電極材料として全面に、１
００ｎｍの厚さのタングステン・シリサイドＷＳｉ膜１
３をスパッタリングにより形成し、レジストを塗布し、
改めてゲート電極のフォトリソグラフィーを行ない、Ｒ
ＩＥによるゲート電極のエッチング加工を行なう（図６
（ｂ）、図１１（ｂ））。ただし、２層目のゲート電極
材料は、タングステン・シリサイドでなくてもく、１層
目と同じポリＳｉを用いても良いし、図１２（ａ），図
１２（ｂ）に示すように、ＴｉＮ（２０ｎｍ程度の膜
厚）とＷ（１００ｎｍ程度の膜厚）の積層構造を用いて
も良い。
００ｎｍの厚さのタングステン・シリサイドＷＳｉ膜１
３をスパッタリングにより形成し、レジストを塗布し、
改めてゲート電極のフォトリソグラフィーを行ない、Ｒ
ＩＥによるゲート電極のエッチング加工を行なう（図６
（ｂ）、図１１（ｂ））。ただし、２層目のゲート電極
材料は、タングステン・シリサイドでなくてもく、１層
目と同じポリＳｉを用いても良いし、図１２（ａ），図
１２（ｂ）に示すように、ＴｉＮ（２０ｎｍ程度の膜
厚）とＷ（１００ｎｍ程度の膜厚）の積層構造を用いて
も良い。
【００２５】その後の工程は、どのようなＬＳＩを製造
するかによって異なるが、一般には層間絶縁膜を堆積
し、ソース、ドレイン、ゲートにそれぞれ必要な配線ま
たは部品（ＤＲＡＭにおけるキャパシタ等）を接続し、
ＬＳＩを完成する。
するかによって異なるが、一般には層間絶縁膜を堆積
し、ソース、ドレイン、ゲートにそれぞれ必要な配線ま
たは部品（ＤＲＡＭにおけるキャパシタ等）を接続し、
ＬＳＩを完成する。
【００２６】以上説明した製造工程では、図６（ｂ）、
図１１（ｂ）、図１２（ａ），図１２（ｂ）から明らか
なように、素子分離領域のエッジコーナー部でゲート酸
化膜の薄膜化は生じていない。その理由は、ゲート酸化
膜４は、素子分離領域を形成する前に、平らな基板表面
を酸化することにより形成したものであるからである。
また、素子分離領域のエッジコーナー部で埋め込み材の
くぼみも生じないため、フィールド領域でゲート電極が
落ち込むことはなく、従って、良好なサブスレショルド
特性が得られる。
図１１（ｂ）、図１２（ａ），図１２（ｂ）から明らか
なように、素子分離領域のエッジコーナー部でゲート酸
化膜の薄膜化は生じていない。その理由は、ゲート酸化
膜４は、素子分離領域を形成する前に、平らな基板表面
を酸化することにより形成したものであるからである。
また、素子分離領域のエッジコーナー部で埋め込み材の
くぼみも生じないため、フィールド領域でゲート電極が
落ち込むことはなく、従って、良好なサブスレショルド
特性が得られる。
【００２７】なお、トランジスタのソース、ドレインと
なる拡散層を製造工程の早い時期に形成しているため、
その後の熱工程をなるべく短時間にし、拡散層深さＸｊ
が深くなってしまうのを防ぐ必要がある。従って、トレ
ンチ内埋め込み材料のデンシファイは低温化するか、又
は省略するのがよい。また、層間膜の平坦化は、リフロ
ーなどの熱工程を伴う方法ではなく、ＣＭＰを主体とす
る方法がよい。更に、上部配線も、配線加工後に熱工程
を必要とする材料は避けるほうがよい。
なる拡散層を製造工程の早い時期に形成しているため、
その後の熱工程をなるべく短時間にし、拡散層深さＸｊ
が深くなってしまうのを防ぐ必要がある。従って、トレ
ンチ内埋め込み材料のデンシファイは低温化するか、又
は省略するのがよい。また、層間膜の平坦化は、リフロ
ーなどの熱工程を伴う方法ではなく、ＣＭＰを主体とす
る方法がよい。更に、上部配線も、配線加工後に熱工程
を必要とする材料は避けるほうがよい。
【００２８】次に、本発明の第２の実施例について説明
する。この実施例では、トレンチ内埋め込み材料中から
水分や、シラノール等の物質がしみだし、トランジスタ
特性に悪影響するのを防ぐため、埋め込み材料のまわり
を別の膜で包んでいる。埋め込み材料を包み込む材料と
しては、ＥＣＲ−ＳｉＯ2 やＳｉＮが候補としてあげら
れる。ＥＣＲ−ＳｉＯ2 は、膜中に多数のダングリング
ボンドを含むため、水分の拡散をストップさせる効果が
ある。
する。この実施例では、トレンチ内埋め込み材料中から
水分や、シラノール等の物質がしみだし、トランジスタ
特性に悪影響するのを防ぐため、埋め込み材料のまわり
を別の膜で包んでいる。埋め込み材料を包み込む材料と
しては、ＥＣＲ−ＳｉＯ2 やＳｉＮが候補としてあげら
れる。ＥＣＲ−ＳｉＯ2 は、膜中に多数のダングリング
ボンドを含むため、水分の拡散をストップさせる効果が
ある。
【００２９】図１３〜図１６は、本発明の第２の実施例
を説明する断面図である。平面パターンは第１の実施例
と同様であり、図１３及び図１４がＡ−Ａ′断面、図１
５及び図１６がＢ−Ｂ′に対応する。素子分離用の溝を
形成するまでは第１の実施例と同様であるので、図は省
略した。
を説明する断面図である。平面パターンは第１の実施例
と同様であり、図１３及び図１４がＡ−Ａ′断面、図１
５及び図１６がＢ−Ｂ′に対応する。素子分離用の溝を
形成するまでは第１の実施例と同様であるので、図は省
略した。
【００３０】まず、トレンチ内壁を酸化して酸化膜４′
を形成した後、上述の理由により、トレンチ内壁にＳｉ
Ｎ膜またはＥＣＲ−ＳｉＯ2 膜１６を形成し、次いで、
トレンチを埋め込み材料としてＴＥＯＳ酸化膜１２を堆
積する（図１３（ａ）、図１５（ａ））。埋め込み材料
としては、ＴＥＯＳ−Ｏ3 酸化膜であってもよい。次
に、ＣＭＰやＣＤＥを組み合わせてエッチバック平坦化
を行ない（図１３（ｂ），図１５（ｂ））、第１の実施
例と同様に、２層目のゲート電極（例えば、ＴｉＮ膜１
４とＷ膜１５の積層膜）を堆積し、加工する（図１４
（ａ）、図１６（ａ））。
を形成した後、上述の理由により、トレンチ内壁にＳｉ
Ｎ膜またはＥＣＲ−ＳｉＯ2 膜１６を形成し、次いで、
トレンチを埋め込み材料としてＴＥＯＳ酸化膜１２を堆
積する（図１３（ａ）、図１５（ａ））。埋め込み材料
としては、ＴＥＯＳ−Ｏ3 酸化膜であってもよい。次
に、ＣＭＰやＣＤＥを組み合わせてエッチバック平坦化
を行ない（図１３（ｂ），図１５（ｂ））、第１の実施
例と同様に、２層目のゲート電極（例えば、ＴｉＮ膜１
４とＷ膜１５の積層膜）を堆積し、加工する（図１４
（ａ）、図１６（ａ））。
【００３１】その後、埋め込みＴＥＯＳ膜１２の上面を
覆うように、再びＳｉＮまたはＥＣＲ−ＳｉＯ2 膜１７
を形成して、これらの膜で埋め込み材料１２を包みこむ
（図１４（ｂ）、図１６（ｂ））。その後の工程は第１
の実施例と同じである。本実施例によると、埋め込み材
をデンシファイしなくても、トランジスタに悪影響が生
ずることはない。
覆うように、再びＳｉＮまたはＥＣＲ−ＳｉＯ2 膜１７
を形成して、これらの膜で埋め込み材料１２を包みこむ
（図１４（ｂ）、図１６（ｂ））。その後の工程は第１
の実施例と同じである。本実施例によると、埋め込み材
をデンシファイしなくても、トランジスタに悪影響が生
ずることはない。
【００３２】次に、本発明の第３の実施例について説明
する。この実施例は、ＬＰＤ−ＳｉＯ2 膜７を形成せず
に、第１の実施例と同様のＬＳＩ構造を実現する方法で
ある。各工程ごとの図１のＡ−Ａ′断面に対応する断面
図を図１７〜図１９に示す。
する。この実施例は、ＬＰＤ−ＳｉＯ2 膜７を形成せず
に、第１の実施例と同様のＬＳＩ構造を実現する方法で
ある。各工程ごとの図１のＡ−Ａ′断面に対応する断面
図を図１７〜図１９に示す。
【００３３】まず、ｎ型基板１にＰウェル３を形成し、
１０ｎｍの厚さのゲート酸化膜１８を形成後、１層目の
ゲートポリＳｉ膜１９を３００ｎｍの厚さに堆積し、こ
れをパターンニングする（図１７（ａ））。このポリＳ
ｉ膜１９の上にはドーピング防止用のＳｉＮ膜を上乗せ
しておいても良い（図示せず）。次いで、ソース、ドレ
イン２０形成用にＡｓをイオン注入し、その後、ＬＰＣ
ＶＤ法でＴＥＯＳ酸化膜２１を４００ｎｍの厚さに堆積
する（図１７（ｂ））。ソース、ドレインの活性化アニ
ールは、ＴＥＯＳ酸化膜２１を堆積する前後のどちらで
行なっても良い。この時、トレンチ素子分離領域が形成
されていないので、大きな転位が発生しない。
１０ｎｍの厚さのゲート酸化膜１８を形成後、１層目の
ゲートポリＳｉ膜１９を３００ｎｍの厚さに堆積し、こ
れをパターンニングする（図１７（ａ））。このポリＳ
ｉ膜１９の上にはドーピング防止用のＳｉＮ膜を上乗せ
しておいても良い（図示せず）。次いで、ソース、ドレ
イン２０形成用にＡｓをイオン注入し、その後、ＬＰＣ
ＶＤ法でＴＥＯＳ酸化膜２１を４００ｎｍの厚さに堆積
する（図１７（ｂ））。ソース、ドレインの活性化アニ
ールは、ＴＥＯＳ酸化膜２１を堆積する前後のどちらで
行なっても良い。この時、トレンチ素子分離領域が形成
されていないので、大きな転位が発生しない。
【００３４】次に、ＣＭＰによってＴＥＯＳ酸化膜２１
を平坦化し（図１８（ａ））、その上に、トレンチ埋め
込み材をＣＭＰで平坦化する際のストッパーとしてのポ
リＳｉ膜２２を形成する。このポリＳｉ膜２２上に酸化
膜２３を堆積形成した後、素子領域をレジスト２４で覆
う（図１８（ｂ））。
を平坦化し（図１８（ａ））、その上に、トレンチ埋め
込み材をＣＭＰで平坦化する際のストッパーとしてのポ
リＳｉ膜２２を形成する。このポリＳｉ膜２２上に酸化
膜２３を堆積形成した後、素子領域をレジスト２４で覆
う（図１８（ｂ））。
【００３５】その後は、第１の実施例の図４（ａ）及び
図９（ａ）以降の工程と同様の工程を経て、図１９に示
すように、ゲート電極のパタ−ニングまでが終了する。
この第３の実施例を用いることにより、ポリＳｉ膜１９
の側壁に何らかの膜を形成することにより、ＬＤＤ構造
を容易に形成することができる。
図９（ａ）以降の工程と同様の工程を経て、図１９に示
すように、ゲート電極のパタ−ニングまでが終了する。
この第３の実施例を用いることにより、ポリＳｉ膜１９
の側壁に何らかの膜を形成することにより、ＬＤＤ構造
を容易に形成することができる。
【００３６】
【発明の効果】以上説明したように、本発明によると、
ソース・ドレインを形成するためのイオン注入と活性化
アニールを先に行ない、その後にトレンチ素子分離領域
の形成、好ましくはゲート電極のパターンニング（エッ
チング）加工をも行なっているので、ソース・ドレイン
の活性化アニールを行なう時に、トレンチ分離構造やゲ
ート電極に起因する欠陥誘発要素が存在せず、従って、
結晶欠陥が生じにくくなる。
ソース・ドレインを形成するためのイオン注入と活性化
アニールを先に行ない、その後にトレンチ素子分離領域
の形成、好ましくはゲート電極のパターンニング（エッ
チング）加工をも行なっているので、ソース・ドレイン
の活性化アニールを行なう時に、トレンチ分離構造やゲ
ート電極に起因する欠陥誘発要素が存在せず、従って、
結晶欠陥が生じにくくなる。
【００３７】また、ゲート酸化膜の形成をトレンチ分離
構造形成前に行っているので、ゲート酸化膜を形成する
ときにトレンチ素子分離構造が存在せず、従って、素子
領域エッジ部分でゲート酸化膜の薄膜化は生じない。ゆ
えに、高いゲート耐圧を確保することができる。さらに
また、ゲート酸化膜の形成をトレンチ分離構造形成前に
行なうから、ゲート酸化膜形成直前のＨＦ液やＮＨ4 Ｆ
液等による液体エッチング処理によって埋め込み材料が
くぼんで、素子領域のＳｉエッジ（トレンチ上部）コー
ナー部分が露出し、寄生トランジスタが発生するという
現象も生じない。ゆえに、良好なサブスレショルド特性
を得ることができる。
構造形成前に行っているので、ゲート酸化膜を形成する
ときにトレンチ素子分離構造が存在せず、従って、素子
領域エッジ部分でゲート酸化膜の薄膜化は生じない。ゆ
えに、高いゲート耐圧を確保することができる。さらに
また、ゲート酸化膜の形成をトレンチ分離構造形成前に
行なうから、ゲート酸化膜形成直前のＨＦ液やＮＨ4 Ｆ
液等による液体エッチング処理によって埋め込み材料が
くぼんで、素子領域のＳｉエッジ（トレンチ上部）コー
ナー部分が露出し、寄生トランジスタが発生するという
現象も生じない。ゆえに、良好なサブスレショルド特性
を得ることができる。
【００３８】このように、本発明によると、占有面積が
小さく高集積化が可能で、かつ電気的な素子分離特性・
デバイス特性に優れ、結晶欠陥やリーク電流の少ない素
子分離方法を実現することができる。
小さく高集積化が可能で、かつ電気的な素子分離特性・
デバイス特性に優れ、結晶欠陥やリーク電流の少ない素
子分離方法を実現することができる。
【図１】本発明の第１の実施例に係る半導体装置を示す
平面図、Ａ−Ａ′断面図、及びＢ−Ｂ′断面図。
平面図、Ａ−Ａ′断面図、及びＢ−Ｂ′断面図。
【図２】図１に示す半導体装置の製造工程を示す、図１
のＡ−Ａ′断面に対応する断面図。
のＡ−Ａ′断面に対応する断面図。
【図３】図１に示す半導体装置の製造工程を示す、図１
のＡ−Ａ′断面に対応する断面図。
のＡ−Ａ′断面に対応する断面図。
【図４】図１に示す半導体装置の製造工程を示す、図１
のＡ−Ａ′断面に対応する断面図。
のＡ−Ａ′断面に対応する断面図。
【図５】図１に示す半導体装置の製造工程を示す、図１
のＡ−Ａ′断面に対応する断面図。
のＡ−Ａ′断面に対応する断面図。
【図６】図１に示す半導体装置の製造工程を示す、図１
のＡ−Ａ′断面に対応する断面図。
のＡ−Ａ′断面に対応する断面図。
【図７】図１に示す半導体装置の製造工程を示す、図１
のＢ−Ｂ′断面に対応する断面図。
のＢ−Ｂ′断面に対応する断面図。
【図８】図１に示す半導体装置の製造工程を示す、図１
のＢ−Ｂ′断面に対応する断面図。
のＢ−Ｂ′断面に対応する断面図。
【図９】図１に示す半導体装置の製造工程を示す、図１
のＢ−Ｂ′断面に対応する断面図。
のＢ−Ｂ′断面に対応する断面図。
【図１０】図１に示す半導体装置の製造工程を示す、図
１のＢ−Ｂ′断面に対応する断面図。
１のＢ−Ｂ′断面に対応する断面図。
【図１１】図１に示す半導体装置の製造工程を示す、図
１のＢ−Ｂ′断面に対応する断面図。
１のＢ−Ｂ′断面に対応する断面図。
【図１２】ゲ−ト電極として、ＴｉＮとＷの積層構造を
用いた例を示す断面図。
用いた例を示す断面図。
【図１３】本発明の第２の実施例に係る半導体装置の製
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
【図１４】本発明の第２の実施例に係る半導体装置の製
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
【図１５】本発明の第２の実施例に係る半導体装置の製
造工程を示す、図１のＢ−Ｂ′断面に対応する断面図。
造工程を示す、図１のＢ−Ｂ′断面に対応する断面図。
【図１６】本発明の第２の実施例に係る半導体装置の製
造工程を示す、図１のＢ−Ｂ′断面に対応する断面図。
造工程を示す、図１のＢ−Ｂ′断面に対応する断面図。
【図１７】本発明の第３の実施例に係る半導体装置の製
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
【図１８】本発明の第３の実施例に係る半導体装置の製
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
【図１９】本発明の第３の実施例に係る半導体装置の製
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
造工程を示す、図１のＡ−Ａ′断面に対応する断面図。
１…ｎ型シリコン基板、２…酸化膜、３…ｐ型ウエル、
４，１８…ゲ−ト酸化膜、５，１０，２４…レジストパ
タ−ン、６，２０…不純物領域、７…ＬＰＤＳｉＯ2
膜、８，２２…ポリＳｉ膜、９，２３…ＣＶＤ−ＳｉＯ
2 膜，１１…トレンチ、１２，２１，２６…ＴＥＯＳ酸
化膜、１３…ＷＳｉ膜、１４…ＴｉＮ膜、１５…Ｗ膜、
１６，１７…ＥＣＲ−ＳｉＯ2 膜、１９…ゲートポリＳ
ｉ膜。
４，１８…ゲ−ト酸化膜、５，１０，２４…レジストパ
タ−ン、６，２０…不純物領域、７…ＬＰＤＳｉＯ2
膜、８，２２…ポリＳｉ膜、９，２３…ＣＶＤ−ＳｉＯ
2 膜，１１…トレンチ、１２，２１，２６…ＴＥＯＳ酸
化膜、１３…ＷＳｉ膜、１４…ＴｉＮ膜、１５…Ｗ膜、
１６，１７…ＥＣＲ−ＳｉＯ2 膜、１９…ゲートポリＳ
ｉ膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 21/76 Ｒ
Claims (3)
- 【請求項１】 第１導電型の半導体基板の表面にゲ−ト
酸化膜を形成する工程、前記半導体基板のソ−ス及びド
レイン形成予定領域に第２導電型の不純物をイオン注入
する工程、イオン注入された半導体基板をアニ−ルし、
第２導電型の不純物を活性化する工程、不純物を活性化
した後、素子分離形成予定領域を除去してトレンチを形
成する工程、及びこのトレンチを埋め込み材料で埋め込
む工程を具備する半導体装置の製造方法。 - 【請求項２】 前記トレンチを埋め込む前にトレンチの
内壁にＥＣＲ−ＳｉＯ2 またはＳｉＮ膜を形成する工
程、及び前記トレンチを埋め込んだ後、埋め込み材料の
表面にＥＣＲ−ＳｉＯ2 またはＳｉＮ膜を形成する工程
を更に具備することを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 不純物を活性化した後、ゲ−ト電極形成
のためのパタ−ニングを行なうことを特徴とする請求項
１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22215594A JPH0888268A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22215594A JPH0888268A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888268A true JPH0888268A (ja) | 1996-04-02 |
Family
ID=16778049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22215594A Pending JPH0888268A (ja) | 1994-09-16 | 1994-09-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108930060A (zh) * | 2012-06-15 | 2018-12-04 | 台湾积体电路制造股份有限公司 | 半导体结构和方法 |
-
1994
- 1994-09-16 JP JP22215594A patent/JPH0888268A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108930060A (zh) * | 2012-06-15 | 2018-12-04 | 台湾积体电路制造股份有限公司 | 半导体结构和方法 |
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