JPH0362573A - Ｍｉｓ型半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、低濃度不純物領域と高濃度不純物領域が形成
された所謂Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ
　Ｄｒａｉｎ）構造を有するＭＩＳ型半導体装置の製法
に関する。

〔発明の概要〕

本発明は、ＬＤＤ構造を有するＭＩＳ型半導体装置の製
法において、低濃度不純物領域を形成した後、ゲート電
極上に絶縁膜を形成する前に予めゲート電極を含む全面
にカバレージ調整膜を塗布し、その後エツチングにより
サイドウオールを形成して、イオン注入により高濃度不
純物領域を形成する。またあるいは、低濃度不純物領域
を形成した後、ゲート電極上にｖＡ縁膜を形成すると共
に、該絶縁膜上にカバレージ調整膜を塗布し、その後エ
ツチングによりサイドウオールを形成してイオン注入に
より高濃度不純物領域を形成することにより、ゲート電
極上に形成される絶縁膜のカバレージを改善して絶縁膜
の膜厚の均一化を図り、オーバーエツチングによるダメ
ージの低減並びに、結晶欠陥の発生及び接合リーク電流
の発生を抑制できるようにしたものである。

〔従来の技術〕

近年、ＬＳＩの高密度化、高性能化に対する要求により
、ＭＩＳ型トランジスタのチャネル長も次第に縮小化さ
れる傾向にある。しかし、電源電圧はＴＴＬとの互換性
から従来と変わらす５ｖを使用している。その結果、チ
ャネルの電界強度が増大化し、それに伴ないキャリヤの
得る走行エネルギも相当高いものとなってしまい、ＭＩ
Ｓ型トランジスタの性能劣化（しきい値電圧ｖｔｈの変
動やモビリティの低下等）をもたらすという問題が生じ
てきている。

これを解決する方法として、現在ではＬＤＤ構造の採用
が中心となっている。ＬＤＤ構造は、ドレイン近傍の不
純物プロファイルを制御して電界強度を緩和するもので
あり、高エネルギをもったキャリヤ、即ちホットキャリ
ヤの発生の抑制に極めて有効である（月刊誌Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ１９８７．２　Ｐ９４〜
Ｐ１００参照）。

次に、従来のＬＤＤ構造を有するＭＩＳ型トランジスタ
の製法を第３図に基いて説明すると、まず第３図Ａに示
すように、Ｐ型の半導体基板（２０）に選択酸化を施し
てフィールド絶縁層（２１）を形成し、このフィールド
絶縁層（２１）によって囲まれた素子形成領域上にゲー
ト絶縁膜（２２）を介してゲート電極（２３）を形成す
る。

次に、第２図Ｂに示すように、ゲート電極（２３）をマ
スクとしてＮ型の不純物をイオン注入して低濃度不純物
領域（２４）を形成する。

次に、第３図Ｃに示すように、ゲート電極（２３）を含
む全面にＳｉＯ２からなる絶縁膜（２５）をＣＶＤ（化
学気相成長）法により形成する。

次に、第３図りに示すように、全面を異方性エツチング
してゲート電極（２３）にサイドウオール（２５Ｓ）を
形成する。

そして、第３図Ｅに示すように、ゲート電極（２３）及
びサイドウオール（２５Ｓ）をマスクとしてＮ型の不純
物をイオン注入して高濃度のソース、ドレイン領域（２
６）を形成する。

〔発明が解決しようとする課題〕

しかしながら、近年のＬＳＩの微細化設計に伴ない、第
３図Ａに示すように、ゲート電極（２３）間の距離ｄが
狭くなり、第３図Ｃで示すように、ＳｉＯ＋からなる絶
縁膜（２５）のカバレージが悪くなっている。即ち、ゲ
ート電極（２３）上での膜厚ｈａとスペース部（Ｓ）で
の膜厚ｈｂを比較すると、スペース部（Ｓ）での膜厚ｈ
ｂが薄くなっている（ｈａ＞ｈｂ）これは、ゲート電極
（２３）間の間隔ｄが狭いほどこの傾向が強い。

また、ゲート電極（２３）が密に形成されているところ
と疎に形成されているところとでは、原理的にゲート電
極（２３）が密に形成されているところの方が絶縁膜（
２５）の膜厚が薄いという傾向にある。

しかもゲート電極（２３）間が狭いため、上述の如く、
スペース部（Ｓ）の膜厚が更に薄くなる傾向にある。

ところで、絶縁膜（２３）に対する異方性エツチングは
、第３図り及びＥで○で囲んだ部分、即ちサイドウオー
ル（２５Ｓ）の端部直下（ａ）やフィールド絶縁層（２
１）の端部直下中）の応力の強い部分に結晶欠陥を誘発
するということが知られており、この結晶欠陥の誘発は
、絶縁膜（２５）に対する異方性エツチング時、半導体
基板（２０）の表面が露出してからのオーバーエツチン
グ量に強く依存する。

したがって、上述の如く、絶縁膜（２５）が薄くなって
いる部分、即ちスペース部（Ｓ）並びにゲート電極（２
３）が密に形成されている部分ではどうしてもオーバー
エツチング量が大きくなってしまい、結晶欠陥の発生及
び接合リーク電流の増大化につながるという不都合があ
った。

本発明は、このような点に鑑み威されたもので、その目
的とするところは、スペース部並びにゲ−ト電極が密に
形成されている部分の異方性エツチングに伴なうオーバ
ーエツチング量を低減化することができ、結晶欠陥の発
生及び接合リーク電流の発生を抑制することができるＭ
ＩＳ型半導体装置の製法を提供することにある。

〔課題を解決するための手段〕

本発明のＭＩＳ型半導体装置の製法は、半導体基板（１
）上にゲート絶縁ｖ（２）を介してゲート電極（３）を
形成した後、ゲート電極（３）をマスクとして不純物を
イオン注入して低濃度不純物領域（４）を形成し、次い
で上記ゲート電極（３）を含む全面にカバレージ調整膜
（５）を塗布した後、カバレージ調整膜（５）上に絶縁
膜（６）を形成し、次いでエツチングによりゲート電極
（３）側壁に絶縁膜（６）を残した後（即ち、サイドウ
オール（６Ｓ）を形成した後）、ゲート電極（３）及び
サイドウオール（６Ｓ）をマスクとして不純物をイオン
注入して高濃度不純物領域（７）を形成する。

また本発明のＭＩＳ型半導体装置の製法は、半導体基板
（１）上にゲート絶縁膜（２）を介してゲート電極（３
）を形成した後、ゲート電極（３）をマスクとして不純
物をイオン注入して低濃度不純物領域（４）を形成し、
次いでゲート電極（３）を含む全面に絶縁膜（６）を形
成した後、該絶縁膜（６）上にカバレージ調整膜（５）
を形成し、次いでエツチングによりゲート電極（３）側
壁に絶８Ｍ膜（６）を残した後（即ち、サイドウオール
（６Ｓ）を形成した後）、ゲート電極（３）及びサイド
ウオール（６Ｓ）をマスクとして不純物をイオン注入し
て高濃度不純物領域（７）を形成する。

上記カバレージ調整膜（５）としては、無機化合物を有
機溶剤に溶解した溶液や有機高分子材料の溶液で、固化
したとき絶縁膜として機能するもの、例えばＳＯＧ膜、
レジスト膜、ポリイミド膜等が用いられ、スピンナー等
を用いて回転塗布される。

〔作用〕

上述の第１の本発明の製法によれば、絶縁膜（６）を形
成する前に予めゲート電極（３）を含む全面にカバレー
ジ調整膜（５）を塗布したので、その後に形成される絶
縁膜（６）のカバレージが改善され、スペース部（Ｓ）
での絶縁膜（６）及びカバレージ調整膜（５）のトータ
ル厚みｈｌとゲート電極（３）上での絶縁膜（６）及び
カバレージ調整膜（５）のトータル厚みｈ２とがほぼ同
一となり、その後のエツチングでのサイドウオール（６
Ｓ）の形成時、半導体基板（１）の表面、特にスペース
部（Ｓ）へのオーバーエツチングは生じなくなる。従っ
て、エツチング時に発生するダメージを低減でき、それ
に伴ないサイドウオール（６Ｓ）の端部点下等での結晶
欠陥の発生を防止できると共に、接合リーク電流の発生
を抑制することができる。

上述の第２の本発明の製法によれば、絶縁膜（６）の形
成後、全面にカバレージ調整膜（５）を塗布したので、
ゲート電極（３）が密に形成されている部分（Ａ）のス
ペース部（Ｓａ）における絶縁膜（６）及びカバレージ
調整膜（５）のトータル厚みｈ丁とゲート電極（３）が
疎に形成されている部分（Ｂ）のスペース部（Ｓｂ）に
おける絶縁膜（６）及びカバレージ調整膜（５）のトー
タル厚みｈｓとがほぼ同一となり、その後のエツチング
でのサイドウオール（６Ｓ）の形成時、半導体基板（１
）の表面、特にゲート電極（３）が密に形成されている
部分（Ａ）のスペース部（Ｓａ）でのオーバーエツチン
グは生じなくなる。従って、エツチング時に発生するダ
メージを低減でき、それに伴ないフィールド絶縁層（１
１）の端部直下及びサイドウオール（６Ｓ）の端部直下
での結晶欠陥の発生を防止できると共に、接合リーク電
流の発生を抑制することができる。

〔実施例〕

以下、第１図及び第２図を参照しながら本発明の詳細な
説明する。

第１図は、第１実施例に係るＭＯ３型トランジスタの製
法、特にＬＤＤ構造を有するＮ−ＭＯ３型トランジスタ
によるメモリセルの製法を示す工程図である。以下、順
を追ってその工程を説明する。

まず、第１図Ａに示すように、例えばＰ型の半導体基板
（１）上に熱酸化等によってゲート絶縁膜（２）を形成
したのち、ゲート絶縁膜（２）上に例えば多結晶シリコ
ン層をパターニングしてゲート電極（３）を形成する。

次に、第１図Ｂに示すように、ゲート電極（３）をマス
クとしてＮ型の不純物をイオン注入して基板（１）表面
に低濃度不純物領域（４）を形成する。

次に、第１図Ｃに示すように、ゲート電極（３）を含む
全面に所定の粘度に設定されたＳＯＧ溶液をスピンナー
等により回転塗布して数百〜数千人の厚みを有するＳＯ
Ｇ膜（５）を形成する。このとき、ＳＯＧ膜（５）は、
段差凹部即ちスペース部（Ｓ）に厚く、凸部即ちゲート
電極（３）上に薄く、段差を緩和するように形成される
。その後、熱処理を施して低濃度不純物領域（４）の結
晶改善を行なうと共に、ＳＯＧ膜（５）をＳｉＯ□膜に
変化させる。

次に、第１図りに示すように、全面に例えば５ｉＯｚか
らなる絶縁膜（６）を例えばＣＶＤ法等で形成する。

このとき、絶縁膜（６）は、スペース部（Ｓ）では薄く
、ゲート電極（３）上では厚く形成されるが、Ｓｉ０ｇ
膜に変化したＳＯＧ膜（５）と絶縁膜（６）をトータル
してみると、スペース部（Ｓ）上でのトータル厚みり、
とゲート電極（３）上でのトータル厚みｈ２はほぼ同じ
になる（ｈ＋”；ｈｚ）。

次に、第１図計に示すように、全面に対しＲ■Ｅ（反応
性イオンエツチング）などの異方性エツチングを行なっ
てゲート電極（３）にサイドウオール（６Ｓ）を形成す
る。このとき、上記ＳＯＧ膜（５）及び絶縁膜（６）の
トータル厚みがスペース部（Ｓ）　とゲート電極（３）
上でほぼ同じであるため、スペース部（Ｓ）における基
板（１）表面へのオーバーエツチングは行なわれない。

次に、第１図Ｆに示すように、サイドウオール（６Ｓ）
及びゲート電極（３）をマスクとしてＮ型の不純物をイ
オン注入して高濃度のソース、ドレイン領域（７）を形
成する。

この工程以降は、熱処理による結晶改善、下部電極、上
部電極形成及び配線工程を経て本例に係るメモリセル（
ダイナミ・ンクＲＡ　Ｍ　、　ＤＲＡＭ）が形成される
。

上述の如く本例によれば、絶縁膜（６）を形成する前に
予めゲート電極（３）を含む全面にＳＯＧ膜（５）を形
成したので、その後に形成される絶縁膜（６）のカバレ
ージが改善され、スペース部（Ｓ）及びゲート電極（３
）上でのＳＯＧ膜（５）と絶縁膜（６）のトータル厚み
り、及びｈ２がほぼ同じになり、その後の異方性エツチ
ング時、スペース部（Ｓ）へのオーバーエツチングは生
じなくなる。従って、エツチング時に発生するダメージ
を低減でき、サイドウオール（６Ｓ）の端部直下等での
結晶欠陥の発生並びに接合リーク電流の発生を抑制する
ことができる。

次に、ゲート電極のパターン密度を考慮に入れた第２実
施例に係るメモリセル及び周辺回路の製法を第２図の工
程図に基いて説明する。尚、第１実施例と対応するもの
については同符号を記す。

まず、第２図Ａに示すように、例えばＰ型の半導体基板
（１）上に選択酸化を施してフィールド絶縁層（１１）
を形成し、このフィールド絶縁層（１１）によって囲ま
れた素子形成領域、即ちメモリセル部（Ａ）と周辺回路
部（Ｂ）上にゲート絶縁膜（２）を介して例えば多結晶
シリコン層をパターニングして夫々ゲート電極（３ａ）
〜（３ｄ）を形成する。このとき、メモリセル部（Ａ）
ではゲート電極（３ａ）〜（３ｃ）が密に形成され、周
辺回路部（Ｂ）ではゲート電極（３ｄ）が疎に形成され
る。尚、図示するメモリセル部（八）でのメモリ構造は
ＤＲＡＭを想定したもので、ゲート電極（３ａ）及び（
３ｂ）はワード線として用いられ、ゲート電極（３ｃ）
は周辺回路部（Ｂ）に延びる配線として用いられる。

次に、第２図Ｂに示すように、各ゲート電極（３ａ）〜
（３ｄ）をマスクとしてＮ型の不純物をイオン注入して
メモリセル部（Ａ）及び周辺回路部（Ｂ）に低濃度不純
物領域（４）を形成する。

次に、第２図Ｃに示すように、ゲート電極（３ａ）〜（
３ｄ）を含む全面に例えばＳｉＯ□からなる絶縁膜（６
）を例えばＣＶＤ法等で形成する。このとき、絶縁膜（
６）は、メモリセル部（Ａ）のスペース部（Ｓａ）での
厚みｈ３が周辺回路部（Ｂ）のスペース部（Ｓｂ）での
厚みｈ４よりも薄く形成される（ｈ：＋＜ｈ４）。また
、メモリセル部（Ａ）のゲート電極（３ａ）〜（３ｃ）
上での厚みり、も周辺回路部（Ｂ）のゲート電極（３ｄ
）上での厚みり、よりも薄く形成され（ｈｓ＜ｈ６）、
また、メモリセル部（Ａ）内においても、スペース部（
Ｓａ）での厚みｈ３とゲート電極（３ａ）　〜（３ｃ）
上での厚みり、とでは、スペース部（Ｓａ）での厚みり
。

の方が薄くなっている（ｈｓ＜ｈｓ）。尚、周辺回路部
（Ｂ）においては、ゲート電極（３ｄ）が疎に形成され
ていることから、スペース部（Ｓｂ）での厚みｈ４とゲ
ート電極（３ｄ）上での厚みｈ６はほぼ同じである（ｈ
４たｈｂ）。

次に、第２図りに示すように、全面に所定の粘度に設定
されたＳＯＧ溶液をスピンナー等により回転塗布して数
百〜数千人の厚みを有する５ＯＧ１１’！　（５）を形
成する。このとき、ＳＯＧ膜（５）は、メモリセル部（
Ａ）内において、スペース部（Ｓａ）に厚く、ゲート電
極（３ａ）〜（３ｃ）上に薄く段差を緩和するように形
成される。尚、周辺回路部（Ｂ）においては、ゲート電
極（３ｄ）が疎に形成されていることから、ＳＯＧ膜（
５）はスペース部（３ｂ）に薄く形成されるのみでゲー
ト電極（３ｄ）上にはほとんど形成されない。

その後、熱処理を施して低濃度不純物領域（４）の結晶
改善を行なうと共に、ＳＯＧ膜（５）をＳｉＯ□膜に変
化させる。ここで、Ｓｉ０ｇ膜に変化したＳＯＧ膜（５
）と上記絶縁膜（６）をトータルしてみると、メモリセ
ル部（Ａ）のスペース部（３ａ）でのトータル厚みり。

と周辺回路部（Ｂ）のスペース部（３ｂ）でのトータル
厚みｈ８はほぼ同じになる（　ｈ　？　沼ｈ　ａ　）。

次に、第２図Ｅに示すように、全面に対しＲＩＥなどの
異方性エツチングを行なってゲート電極（３ａ）〜（３
ｄ）にサイドウオール（６Ｓ）を形成する。このとき、
上記絶縁膜（６）及びＳＯＧ膜（５）のトータル厚みが
、メモリセル部（Ａ）のスペース部（Ｓａ）と周辺回路
部（Ｂ）のスペース部（Ｓｂ）でほぼ同じになるため、
各スペース部（Ｓａ）及び（Ｓｂ）における基板（１）
表面へのオーバーエツチングは行なわれない。ゲート電
極（３ａ）〜（３ｂ）へのサイドウオール（６Ｓ）形成
時、メモリセル部（Ａ）のゲート電極（３ａ）〜（３ｃ
）は、その上面にあった絶縁膜（６）及びＳＯＧ膜（５
）のトータル厚みり、がスペース部（Ｓａ）でのトータ
ル厚みり、よりも薄く形成される傾向にあるため、サイ
ドウオール（６Ｓ）から少し上方に突出したかたちにな
る場合があるが、その後の工程に影響はない。

ただ、ＳＯＧ膜（５）を形成した際、実際にはメモリセ
ル部（Ａ）のスペース部（Ｓａ）でのトータル厚みり。

が周辺回路部（Ｂ）のスペース部（ｓｂ）でのトータル
厚みｈ８よりやや厚くなる傾向にあるため、異方性エツ
チングの際、ＳＯＧ膜（５）と絶縁膜（６）について夫
々エツチングレートを適当な値に設定して行なう。即ち
、ＳＯＧ膜（５）に対するエツチングレートを速めに設
定すれば、全面に関し、５ＯＧｌｆ！！（５）及び絶縁
膜（６）を残存させることな（、かつオーバーエツチン
グ量を低減させてエツチングを行なうことができる。

次に、第２図Ｆに示すように、サイドウオール（６Ｓ）
及びゲート電極（３ａ）〜（３ｄ）をマスクとしてＮ型
の不純物をイオン注入してメモリセル部（Ａ）及び周辺
回路部（Ｂ）に高濃度のソース、ドレイン領域（７）を
形成する。

この工程以降は、熱処理による結晶改善、下部電極、上
部電極形成及び配線工程を経て、本例に係るＤＲＡＭ及
び周辺回路が形成される。

上述の如く本例によれば、ゲート電極（３ａ）〜（３ｄ
〉上に絶縁膜（６）を形成した後、全面にＳＯＧ膜（５
）を形成したので、メモリセル部（Ａ）のスペース部（
Ｓａ）及び周辺回路部（Ｂ）のスペース部（Ｓｂ）での
絶縁膜（６）及びＳＯＣ膜（５）のトータル厚みり、及
びり、がほぼ同じになり、その後の異方性エツチング時
、特にメモリセル部（Ａ）のスペース部（Ｓａ）へのオ
ーバーエツチングは生じなくなる。従って、エツチング
時に発生するダメージを低減でき、サイドウオール（６
Ｓ）の端部直下及びフィールド絶縁層（１１）の端部直
下での結晶欠陥の発生並びに接合リーク電流の発生を抑
制することができる。

上記第２実施例では、ゲート電極（３ａ）〜（３ｄ）を
含む全面に絶縁膜（６）を形成した後、全面にＳＯＧ膜
（５）を形成するようにしたが、第１実施例の如く、絶
縁膜（６）を形成する前に予め全面にＳＯＧ膜（５）を
形成してもよい。この場合、メモリセル部（八）内にお
いてスペース部（Ｓａ）でのトータル厚みり、とゲート
電極（３ａ）〜（３ｃ〉上でのトータル厚みり、がほぼ
同一となる。しかし、メモリセル部（Ａ）の微細化設計
により、メモリセル部（Ａ）のスペース部（Ｓａ）での
トータル厚みｈ７が周辺回路部（Ｂ）のスペース部（Ｓ
ｂ）でのトータル厚みｈ８よりも薄くなる場合がある。

このときは、第２実施例に係る製法を用いて絶縁膜（６
）形成後、新たにＳＯＧ膜（５）を形成すれば、各スペ
ース部（Ｓａ）及び（Ｓｂ）でのトータル厚みはほぼ同
じになり、その後の異方性エツチング時、オーバーエツ
チングは生じなくなる。

この場合での低濃度不純物領域（４）に対する結晶改善
のための熱処理は、２回目のＳＯＧ膜（５）の形成後に
行なう。

尚、上記第１及び第２実施例では、ゲート電極（３）を
多結晶シリコン層で形成したが、その他、多結晶シリコ
ン層に例えばタングステン（Ｗ）シリサイド層を積層し
て成る所謂ポリサイド構造で形成してもよい。このポリ
サイド構造でゲート電極（３）を形成した場合、通常、
メモリセル部（Ａ）へのエツチングによるダメージ低減
のため、即ちオーバーエツチング量を抑制するため、エ
ツチング時、周辺回路部（Ｂ）のようなゲート電極（３
）が疎に形成されている部分のゲート電極（３ｄ）上に
絶縁膜（６）を薄く残す場合があるが、その後の熱処理
時、該絶縁膜（６）が所謂キャップの機能を果たすこと
となってシリサイド層の体積収縮を促進させ、シリサイ
ド層のエッヂ部が消失するという不都合がある。

しかし本例の場合、周辺回路部（Ｂ）におけるゲート電
極（３ｄ）上に絶縁膜（６）を残存させない程度にエツ
チングが可能であるため、シリサイド層のエッヂ部での
消失は生しない。

また本例では、上述の如く、絶縁膜（６）の形成前ある
いは形成後にＳＯＧ膜（５）を形成したので、絶縁膜（
６）のカバレージを改善することができ、特にエツチン
グ後におけるサイドウオール（６Ｓ）の端部の形状を曲
線的に形成することができ、サイドウオール（６Ｓ〉の
端部直下における応力の緩和及び結晶欠陥の抑制をより
効率よく図ることができる。

上記第１及び第２実施例では、Ｎ−ＭＯ３型トランジス
タを対象としたが、もちろんＰ−ＭＯ３型トランジスタ
、Ｃ−ＭＯ３型トランジスタにも適用可能である。また
、メモリセルとしてＤＩＩＡＭの場合を示したが、その
他ＳＲＡＭを用いてもよい。

また、上記第１及び第２実施例では、絶縁膜（６）のカ
バレージを改善する膜としてＳＯＧ膜（５）を用いたが
、その他、ポリイミド膜やレジスト膜などのような固化
したとき絶縁膜として機能するものを用いることができ
る。

〔発明の効果〕

本発明に係るＭＩＳ型半導体装置の製法は、低濃度不純
物領域を形成した後、ゲート電極上に絶縁膜を形成する
前に予めゲート電極を含む全面にカバレージ調整膜を塗
布し、その後エツチングによりサイドウオールを形成し
てイオン注入により高濃度不純物領域を形成する。また
あるいは、低濃度不純物領域を形成した後、ゲート電極
上に絶縁膜を形成すると共に、該絶縁膜上にカバレージ
調整膜を塗布し、その後エツチングによりサイドウオー
ルを形成してイオン注入により高濃度不純物領域を形成
するようにしたので、ゲート電極上に形成される絶縁膜
のカバレージを改善することができると共に、絶縁膜の
膜厚の均一化が図れ、オーバーエツチングによるダメー
ジの低減並びに結晶欠陥の発生及び接合リーク電流の発
生を抑制することができ、高信頼性のあるＭＩＳ型半導
体装置を得ることができる。

【図面の簡単な説明】

第１図は第１実施例に係るメモリセルの製法を示す工程
図、第２図は第２実施例に係るメモリセル及び周辺回路
の製法を示す工程図、第３図は従来例に係るＮ−ＭＯ３
型トランジスタの製法を示す工程図である。 （１）は半導体基板、（２）はゲート絶縁膜、（３）は
ゲート電極、（４）は低濃度不純物領域、（５）はＳＯ
Ｃ膜、（６）は絶縁膜、（７）はソース、ドレイン領域
である。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上にゲート絶縁膜を介してゲート電極を
   形成した後、該ゲート電極をマスクとして不純物をイオ
   ン注入して低濃度不純物領域を形成し、次いで上記ゲー
   ト電極を含む全面にカバレージ調整膜を塗布した後、該
   カバレージ調整膜上に絶縁膜を形成し、次いでエッチン
   グにより上記ゲート電極側壁に上記絶縁膜を残した後、
   上記ゲート電極及び上記側壁絶縁膜をマスクとして不純
   物をイオン注入して高濃度不純物領域を形成することを
   特徴とするＭＩＳ型半導体装置の製法。 ２、半導体基板上にゲート絶縁膜を介してゲート電極を
   形成した後、該ゲート電極をマスクとして不純物をイオ
   ン注入して低濃度不純物領域を形成し、次いで上記ゲー
   ト電極を含む全面に絶縁膜を形成した後、該絶縁膜上に
   カバレージ調整膜を塗布し、次いでエッチングにより上
   記ゲート電極側壁に上記絶縁膜を残した後、上記ゲート
   電極及び上記側壁絶縁膜をマスクとして不純物をイオン
   注入して高濃度不純物領域を形成することを特徴とする
   ＭＩＳ型半導体装置の製法。