JP2001217416A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims description 47
- 239000010408 film Substances 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010409 thin film Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 16
- 230000001629 suppression Effects 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 101150000715 DA18 gene Proteins 0.000 description 1
- 101100321669 Fagopyrum esculentum FA02 gene Proteins 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 短チャネル効果の抑制とｐｎ接合容量の低減
とを両立させることによって、ＭＩＳＦＥＴの微細化、
高速化を推進する。 【解決手段】 ＭＩＳＦＥＴのソース、ドレイン（ｎ+
型半導体領域）を形成した後に、短チャネル効果を抑制
するためのｐ型半導体領域１０を形成し、プロセスの熱
履歴による不純物の拡散を抑えることによって、必要最
小限の領域にｐ型半導体領域１０を形成する。
とを両立させることによって、ＭＩＳＦＥＴの微細化、
高速化を推進する。 【解決手段】 ＭＩＳＦＥＴのソース、ドレイン（ｎ+
型半導体領域）を形成した後に、短チャネル効果を抑制
するためのｐ型半導体領域１０を形成し、プロセスの熱
履歴による不純物の拡散を抑えることによって、必要最
小限の領域にｐ型半導体領域１０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＭＩＳＦＥＴ(MetalInsula
tor Semiconductor Field Effect Transistor)によって
構成される回路の高集積化および高速化に適用して有効
な技術に関する。
置の製造技術に関し、特に、ＭＩＳＦＥＴ(MetalInsula
tor Semiconductor Field Effect Transistor)によって
構成される回路の高集積化および高速化に適用して有効
な技術に関する。
【０００２】
【従来の技術】ＭＩＳＦＥＴの微細化に伴ってゲート長
が短くなると、短チャネル効果を抑制する対策として基
板の不純物濃度を高くすることが要求される。他方、基
板の不純物濃度を高くした場合は、ソース、ドレインと
基板（ウエル）との間のｐｎ接合容量が増加するため
に、ＭＩＳＦＥＴの高速動作が妨げられる。
が短くなると、短チャネル効果を抑制する対策として基
板の不純物濃度を高くすることが要求される。他方、基
板の不純物濃度を高くした場合は、ソース、ドレインと
基板（ウエル）との間のｐｎ接合容量が増加するため
に、ＭＩＳＦＥＴの高速動作が妨げられる。
【０００３】そこで従来は、ソース、ドレインの端部に
ポケット(pocket)と呼ばれる拡散層(“Halo Doping Eff
ects in Submicron DI-LDD Device Design”IEDM Inter
national Electron Device Meetings, pp.230-233(198
5))を形成したり、ゲート電極の下部の基板にパンチス
ルーストッパ層を形成したり、あるいはソース、ドレイ
ンの下部の基板にカウンタードープ層と呼ばれる拡散層
を形成したりすることによって、短チャネル効果の抑制
とｐｎ接合容量の低減とを両立させることが行われてい
た。
ポケット(pocket)と呼ばれる拡散層(“Halo Doping Eff
ects in Submicron DI-LDD Device Design”IEDM Inter
national Electron Device Meetings, pp.230-233(198
5))を形成したり、ゲート電極の下部の基板にパンチス
ルーストッパ層を形成したり、あるいはソース、ドレイ
ンの下部の基板にカウンタードープ層と呼ばれる拡散層
を形成したりすることによって、短チャネル効果の抑制
とｐｎ接合容量の低減とを両立させることが行われてい
た。
【０００４】
【発明が解決しようとする課題】しかし、ＭＩＳＦＥＴ
の微細化がさらに進むと、従来方法ではプロセスの熱履
歴による不純物の拡散量が素子のサイズに比べて相対的
に大きくなり、必要最小限の領域に高不純物濃度の拡散
層を形成することが難しくなるために、短チャネル効果
の抑制とｐｎ接合容量の低減とを両立させることが困難
になってくる。
の微細化がさらに進むと、従来方法ではプロセスの熱履
歴による不純物の拡散量が素子のサイズに比べて相対的
に大きくなり、必要最小限の領域に高不純物濃度の拡散
層を形成することが難しくなるために、短チャネル効果
の抑制とｐｎ接合容量の低減とを両立させることが困難
になってくる。
【０００５】本発明の目的は、短チャネル効果の抑制と
ｐｎ接合容量の低減とを両立させることによって、ＭＩ
ＳＦＥＴの微細化、高速化を推進することのできる技術
を提供することにある。
ｐｎ接合容量の低減とを両立させることによって、ＭＩ
ＳＦＥＴの微細化、高速化を推進することのできる技術
を提供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】本発明の半導体集積回路装置の製造方法
は、以下の工程を含む。 （ａ）第１導電型の半導体基板の主面上に形成した薄膜
をパターニングすることによって、ゲート電極形成領域
の前記半導体基板上にダミーのゲート電極を形成する工
程、（ｂ）前記半導体基板に第２導電型の不純物をイオ
ン注入することによって、前記ダミーのゲート電極の両
側の前記半導体基板に低不純物濃度の第２導電型半導体
領域を形成する工程、（ｃ）前記ダミーのゲート電極の
側壁にサイドウォールスペーサを形成した後、前記半導
体基板に第２導電型の不純物をイオン注入することによ
って、前記ダミーのゲート電極の両側の前記半導体基板
に、ＭＩＳＦＥＴのソース、ドレインを構成する高不純
物濃度の第２導電型半導体領域を形成する工程、（ｄ）
前記半導体基板上に形成した第１絶縁膜を平坦化するこ
とによって、前記第１絶縁膜の表面の高さを前記ダミー
のゲート電極の高さに合わせた後、前記ダミーのゲート
電極を除去することによって、前記ゲート電極形成領域
の前記半導体基板を露出させる工程、（ｅ）前記ゲート
電極形成領域の前記半導体基板に斜めイオン注入法を用
いて第１導電型の不純物をイオン注入することによっ
て、前記第２導電型半導体領域の端部近傍の前記半導体
基板に第１導電型半導体領域を形成する工程、（ｆ）前
記ゲート電極形成領域の前記半導体基板の表面にゲート
絶縁膜を形成し、前記ゲート絶縁膜の上部にゲート電極
を形成することによってＭＩＳＦＥＴを形成する工程。
は、以下の工程を含む。 （ａ）第１導電型の半導体基板の主面上に形成した薄膜
をパターニングすることによって、ゲート電極形成領域
の前記半導体基板上にダミーのゲート電極を形成する工
程、（ｂ）前記半導体基板に第２導電型の不純物をイオ
ン注入することによって、前記ダミーのゲート電極の両
側の前記半導体基板に低不純物濃度の第２導電型半導体
領域を形成する工程、（ｃ）前記ダミーのゲート電極の
側壁にサイドウォールスペーサを形成した後、前記半導
体基板に第２導電型の不純物をイオン注入することによ
って、前記ダミーのゲート電極の両側の前記半導体基板
に、ＭＩＳＦＥＴのソース、ドレインを構成する高不純
物濃度の第２導電型半導体領域を形成する工程、（ｄ）
前記半導体基板上に形成した第１絶縁膜を平坦化するこ
とによって、前記第１絶縁膜の表面の高さを前記ダミー
のゲート電極の高さに合わせた後、前記ダミーのゲート
電極を除去することによって、前記ゲート電極形成領域
の前記半導体基板を露出させる工程、（ｅ）前記ゲート
電極形成領域の前記半導体基板に斜めイオン注入法を用
いて第１導電型の不純物をイオン注入することによっ
て、前記第２導電型半導体領域の端部近傍の前記半導体
基板に第１導電型半導体領域を形成する工程、（ｆ）前
記ゲート電極形成領域の前記半導体基板の表面にゲート
絶縁膜を形成し、前記ゲート絶縁膜の上部にゲート電極
を形成することによってＭＩＳＦＥＴを形成する工程。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１０】本実施形態は、ダマシン(Damascene)法を
使ってゲート電極を形成するＭＩＳＦＥＴに適用したも
のであり、その製造方法を工程順に説明すると、まず図
１に示すように、半導体基板（以下、単に基板という）
１に形成した溝に酸化シリコン膜３を埋め込んで素子分
離溝４を形成し、続いて基板にｐ型不純物（ホウ素）を
イオン注入してｐ型ウエル２を形成した後、基板１上に
ＣＶＤ法で多結晶シリコン膜５Ａを堆積する。なお、以
下の説明ではｎチャネル型ＭＩＳＦＥＴの製造方法を説
明するが、ｐチャネル型ＭＩＳＦＥＴも同様の方法で形
成することができる。
使ってゲート電極を形成するＭＩＳＦＥＴに適用したも
のであり、その製造方法を工程順に説明すると、まず図
１に示すように、半導体基板（以下、単に基板という）
１に形成した溝に酸化シリコン膜３を埋め込んで素子分
離溝４を形成し、続いて基板にｐ型不純物（ホウ素）を
イオン注入してｐ型ウエル２を形成した後、基板１上に
ＣＶＤ法で多結晶シリコン膜５Ａを堆積する。なお、以
下の説明ではｎチャネル型ＭＩＳＦＥＴの製造方法を説
明するが、ｐチャネル型ＭＩＳＦＥＴも同様の方法で形
成することができる。
【００１１】次に、図２に示すように、フォトレジスト
膜（図示せず）をマスクにしたドライエッチングで多結
晶シリコン膜５Ａをパターニングしてダミーゲート電極
５を形成した後、ｐ型ウエル２にｎ型不純物（例えばヒ
素）をイオン注入して低不純物濃度のｎ-型半導体領域
６を形成する。なお、ダミーゲート電極５を構成する材
料は多結晶シリコンでなくともよく、例えば窒化シリコ
ンなどで構成することもできる。
膜（図示せず）をマスクにしたドライエッチングで多結
晶シリコン膜５Ａをパターニングしてダミーゲート電極
５を形成した後、ｐ型ウエル２にｎ型不純物（例えばヒ
素）をイオン注入して低不純物濃度のｎ-型半導体領域
６を形成する。なお、ダミーゲート電極５を構成する材
料は多結晶シリコンでなくともよく、例えば窒化シリコ
ンなどで構成することもできる。
【００１２】次に、図３に示すように、基板１上にＣＶ
Ｄ法で堆積した酸化シリコン膜（または窒化シリコン
膜）を異方的にエッチングしてダミーゲート電極５の側
壁にサイドウォールスペーサ７を形成した後、ｐ型ウエ
ル２にｎ型不純物（例えばヒ素）をイオン注入して高不
純物濃度のｎ+型半導体領域（ソース、ドレイン）８を
形成する。
Ｄ法で堆積した酸化シリコン膜（または窒化シリコン
膜）を異方的にエッチングしてダミーゲート電極５の側
壁にサイドウォールスペーサ７を形成した後、ｐ型ウエ
ル２にｎ型不純物（例えばヒ素）をイオン注入して高不
純物濃度のｎ+型半導体領域（ソース、ドレイン）８を
形成する。
【００１３】次に、図４に示すように、基板１上にＣＶ
Ｄ法で堆積した酸化シリコン膜９を化学機械研磨法で平
坦化することによって、その表面の高さをダミーゲート
電極５の高さに合わせる。
Ｄ法で堆積した酸化シリコン膜９を化学機械研磨法で平
坦化することによって、その表面の高さをダミーゲート
電極５の高さに合わせる。
【００１４】次に、図５に示すように、酸化シリコン膜
９をマスクにしたドライエッチングでダミーゲート電極
５を除去することによって、ダミーゲート電極５の下部
のｐ型ウエル２の表面を露出させる。
９をマスクにしたドライエッチングでダミーゲート電極
５を除去することによって、ダミーゲート電極５の下部
のｐ型ウエル２の表面を露出させる。
【００１５】次に、図６に示すように、ダミーゲート電
極５の下部に露出したｐ型ウエル２に斜めイオン注入法
でｐ型不純物（ホウ素）を導入することによって、ソー
ス、ドレインの端部のｐ型ウエル２にポケットを構成す
るｐ型半導体領域１０を形成する。上記ｐ型不純物のド
ーズ量は、従来のポケットと同等（１×１０12〜１０ 14
／ｃｍ2）とする。またこのとき、図７に示すように、
必要に応じて基板１に垂直な方向からｐ型不純物（ホウ
素）を導入し、後に形成されるゲート電極の下部のｐ型
ウエル２にパンチスルーストッパ層１１を形成すること
によって、短チャネル効果をさらに抑制するようにして
もよい。
極５の下部に露出したｐ型ウエル２に斜めイオン注入法
でｐ型不純物（ホウ素）を導入することによって、ソー
ス、ドレインの端部のｐ型ウエル２にポケットを構成す
るｐ型半導体領域１０を形成する。上記ｐ型不純物のド
ーズ量は、従来のポケットと同等（１×１０12〜１０ 14
／ｃｍ2）とする。またこのとき、図７に示すように、
必要に応じて基板１に垂直な方向からｐ型不純物（ホウ
素）を導入し、後に形成されるゲート電極の下部のｐ型
ウエル２にパンチスルーストッパ層１１を形成すること
によって、短チャネル効果をさらに抑制するようにして
もよい。
【００１６】次に、図８に示すように、基板１上にＣＶ
Ｄ法で酸化タンタル膜を堆積することによってゲート絶
縁膜１２を形成する。ゲート絶縁膜１２は、酸化チタン
膜、酸化ジルコニウム、酸化ハフニウムなどの高誘電体
材料で構成してもよい。
Ｄ法で酸化タンタル膜を堆積することによってゲート絶
縁膜１２を形成する。ゲート絶縁膜１２は、酸化チタン
膜、酸化ジルコニウム、酸化ハフニウムなどの高誘電体
材料で構成してもよい。
【００１７】次に、図９に示すように、酸化シリコン膜
９の上部のゲート絶縁膜１２を化学機械研磨法で除去
し、ｐ型ウエル２の表面およびサイドウォールスペーサ
７の側壁に残した後、基板１上にスパッタリング法また
はＣＶＤ法でＷ膜を形成し、続いて酸化シリコン膜９の
上部のＷ膜を化学機械研磨法で除去することによってゲ
ート電極１３を形成する。ゲート電極１３は、Ｍｏ、Ｃ
ｕ、Ａｌなどで構成してもよい。ここまでの工程でｐ型
ウエル７にｎチャネル型ＭＩＳＦＥＴが形成される。
９の上部のゲート絶縁膜１２を化学機械研磨法で除去
し、ｐ型ウエル２の表面およびサイドウォールスペーサ
７の側壁に残した後、基板１上にスパッタリング法また
はＣＶＤ法でＷ膜を形成し、続いて酸化シリコン膜９の
上部のＷ膜を化学機械研磨法で除去することによってゲ
ート電極１３を形成する。ゲート電極１３は、Ｍｏ、Ｃ
ｕ、Ａｌなどで構成してもよい。ここまでの工程でｐ型
ウエル７にｎチャネル型ＭＩＳＦＥＴが形成される。
【００１８】このように、本実施形態の製造方法によれ
ば、ＭＩＳＦＥＴのソース、ドレイン（ｎ+型半導体領
域）を形成した後に、短チャネル効果を抑制するための
ｐ型半導体領域１０を形成するので、プロセスの熱履歴
による不純物の拡散が抑えられ、必要最小限の領域にｐ
型半導体領域１０を形成することができるために、短チ
ャネル効果の抑制とｐｎ接合容量の低減とを両立させる
ことが可能となる。
ば、ＭＩＳＦＥＴのソース、ドレイン（ｎ+型半導体領
域）を形成した後に、短チャネル効果を抑制するための
ｐ型半導体領域１０を形成するので、プロセスの熱履歴
による不純物の拡散が抑えられ、必要最小限の領域にｐ
型半導体領域１０を形成することができるために、短チ
ャネル効果の抑制とｐｎ接合容量の低減とを両立させる
ことが可能となる。
【００１９】短チャネル効果を抑制するために形成する
上記ｐ型半導体領域１０は、図１０に示すように、ソー
ス、ドレイン（ｎ+型半導体領域）の一方の端部のみに
形成してもよい。これにより、例えばアナログ用ＭＩＳ
ＦＥＴの特性を向上させることができる。また、例えば
ＤＲＡＭ(Dynamic Random Access Memory)に適用した場
合には、ビット線が接続される側のみにｐ型半導体領域
１０を形成し、容量素子（キャパシタ）が接続されるに
はｐ型半導体領域１０を形成しないことにより、接合リ
ーク電流の低減によるリフレッシュ特性の向上と短チャ
ネル効果の抑制とを両立させることが可能となる。
上記ｐ型半導体領域１０は、図１０に示すように、ソー
ス、ドレイン（ｎ+型半導体領域）の一方の端部のみに
形成してもよい。これにより、例えばアナログ用ＭＩＳ
ＦＥＴの特性を向上させることができる。また、例えば
ＤＲＡＭ(Dynamic Random Access Memory)に適用した場
合には、ビット線が接続される側のみにｐ型半導体領域
１０を形成し、容量素子（キャパシタ）が接続されるに
はｐ型半導体領域１０を形成しないことにより、接合リ
ーク電流の低減によるリフレッシュ特性の向上と短チャ
ネル効果の抑制とを両立させることが可能となる。
【００２０】ソース、ドレイン（ｎ+型半導体領域）の
一方の端部のみにｐ型半導体領域１０を形成するには、
図示のように、斜めイオン注入による不純物の導入を一
方向からのみ行えばよい。あるいは、ゲート電極の片側
にのみフォトレジスト膜を形成し、フォトレジスト膜の
シャドー効果を利用してイオン注入を行ってもよい。
一方の端部のみにｐ型半導体領域１０を形成するには、
図示のように、斜めイオン注入による不純物の導入を一
方向からのみ行えばよい。あるいは、ゲート電極の片側
にのみフォトレジスト膜を形成し、フォトレジスト膜の
シャドー効果を利用してイオン注入を行ってもよい。
【００２１】また、図１１に示すように、酸化シリコン
層１４を基板１の内部に形成したＳＯＩ(Silicon On In
sulator)基板上にＭＩＳＦＥＴを形成する場合は、ソー
ス、ドレイン（ｎ+型半導体領域）の寄生容量は非常に
小さいが、低不純物濃度のｎ-型半導体領域６のｐｎ接
合容量が問題となる。このような場合も、本発明を適用
することにより、短チャネル効果の抑制とｐｎ接合容量
の低減とを両立させることが可能となる。
層１４を基板１の内部に形成したＳＯＩ(Silicon On In
sulator)基板上にＭＩＳＦＥＴを形成する場合は、ソー
ス、ドレイン（ｎ+型半導体領域）の寄生容量は非常に
小さいが、低不純物濃度のｎ-型半導体領域６のｐｎ接
合容量が問題となる。このような場合も、本発明を適用
することにより、短チャネル効果の抑制とｐｎ接合容量
の低減とを両立させることが可能となる。
【００２２】また、図１２に示すように、ｐ型半導体領
域１０を形成するためのイオン注入をエネルギーを変え
て複数回行うことにより、不純物濃度プロファイルの緩
やかなｐ型半導体領域１０を形成することができるの
で、少ない不純物ドーズ量でｐ型半導体領域１０を形成
することが可能となる。
域１０を形成するためのイオン注入をエネルギーを変え
て複数回行うことにより、不純物濃度プロファイルの緩
やかなｐ型半導体領域１０を形成することができるの
で、少ない不純物ドーズ量でｐ型半導体領域１０を形成
することが可能となる。
【００２３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００２４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２５】本発明によれば、短チャネル効果の抑制と
ｐｎ接合容量の低減とを両立させることが可能となるの
で、ＭＩＳＦＥＴの微細化、高速化を推進することがで
きる。
ｐｎ接合容量の低減とを両立させることが可能となるの
で、ＭＩＳＦＥＴの微細化、高速化を推進することがで
きる。
【図１】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ 酸化シリコン膜 ４ 素子分離溝 ５Ａ 多結晶シリコン膜 ５ ダミーゲート電極 ６ ｎ-型半導体領域 ７ サイドウォールスペーサ ８ ｎ+型半導体領域（ソース、ドレイン） ９ 酸化シリコン膜 １０ ｐ型半導体領域 １１ パンチスルーストッパ層 １２ ゲート絶縁膜 １３ ゲート電極 １４ 酸化シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１７Ｊ ６１８Ｆ Ｆターム(参考） 5F040 DA00 DA01 DA12 DA18 EB12 EC04 EC08 EC10 ED03 EF02 EK05 EM01 EM02 EM03 FA01 FA02 FB02 FB05 FC00 FC13 FC28 5F048 AA07 AA08 AC01 BA02 BA07 BA09 BB04 BB09 BB11 BC06 BD04 BG14 5F110 AA02 AA04 AA06 AA30 CC02 DD05 DD13 EE02 EE03 EE04 EE41 EE44 EE45 FF01 FF29 GG02 GG12 GG35 GG52 GG60 HJ01 HJ13 HM15 NN62 QQ10 QQ19
Claims (1)
- 【請求項１】 以下の工程を含む半導体集積回路装置の
製造方法； （ａ）第１導電型の半導体基板の主面上に形成した薄膜
をパターニングすることによって、ゲート電極形成領域
の前記半導体基板上にダミーのゲート電極を形成する工
程、（ｂ）前記半導体基板に第２導電型の不純物をイオ
ン注入することによって、前記ダミーのゲート電極の両
側の前記半導体基板に低不純物濃度の第２導電型半導体
領域を形成する工程、（ｃ）前記ダミーのゲート電極の
側壁にサイドウォールスペーサを形成した後、前記半導
体基板に第２導電型の不純物をイオン注入することによ
って、前記ダミーのゲート電極の両側の前記半導体基板
に、ＭＩＳＦＥＴのソース、ドレインを構成する高不純
物濃度の第２導電型半導体領域を形成する工程、（ｄ）
前記半導体基板上に形成した第１絶縁膜を平坦化するこ
とによって、前記第１絶縁膜の表面の高さを前記ダミー
のゲート電極の高さに合わせた後、前記ダミーのゲート
電極を除去することによって、前記ゲート電極形成領域
の前記半導体基板を露出させる工程、（ｅ）前記ゲート
電極形成領域の前記半導体基板に斜めイオン注入法を用
いて第１導電型の不純物をイオン注入することによっ
て、前記第２導電型半導体領域の端部近傍の前記半導体
基板に第１導電型半導体領域を形成する工程、（ｆ）前
記ゲート電極形成領域の前記半導体基板の表面にゲート
絶縁膜を形成し、前記ゲート絶縁膜の上部にゲート電極
を形成することによってＭＩＳＦＥＴを形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025229A JP2001217416A (ja) | 2000-02-02 | 2000-02-02 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025229A JP2001217416A (ja) | 2000-02-02 | 2000-02-02 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217416A true JP2001217416A (ja) | 2001-08-10 |
Family
ID=18551118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000025229A Pending JP2001217416A (ja) | 2000-02-02 | 2000-02-02 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217416A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015080945A1 (en) * | 2013-11-27 | 2015-06-04 | Applied Materials, Inc. | Method to reduce k value of dielectric layer for advanced finfet formation |
| US9379021B2 (en) | 2013-10-03 | 2016-06-28 | Applied Materials, Inc. | Method to reduce K value of dielectric layer for advanced FinFET formation |
-
2000
- 2000-02-02 JP JP2000025229A patent/JP2001217416A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9379021B2 (en) | 2013-10-03 | 2016-06-28 | Applied Materials, Inc. | Method to reduce K value of dielectric layer for advanced FinFET formation |
| WO2015080945A1 (en) * | 2013-11-27 | 2015-06-04 | Applied Materials, Inc. | Method to reduce k value of dielectric layer for advanced finfet formation |
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