JP2534456B2 - 半導体素子のフィ―ルド酸化膜形成方法 - Google Patents

半導体素子のフィ―ルド酸化膜形成方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子の製造工程の
うち素子分離膜形成方法に関し、特にシリコン基板のス
トレスを減少させることができる半導体素子のフィール
ド酸化膜形成方法に関する。
【０００２】
【従来の技術】従来のフィールド酸化膜形成方法は図８
に示したように、シリコン基板１にパッド酸化膜２、窒
化膜３を順次に形成した後、所定の部位の窒化膜３を蝕
刻しフィールド酸化膜を形成する部位を開放させる。次
いで、窒化膜を蒸着してスペーサ窒化膜７を形成した
後、窒化膜３とスペーサ窒化膜７を蝕刻マスクとしてシ
リコン基板１にトレンチを形成して湿式酸化工程により
フィールド酸化膜を形成するが、図面においてフィール
ド酸化膜の形成は示されていない。
【０００３】
【発明が解決しようとする課題】上記した従来のフィー
ルド酸化膜形成方法は、シリコン基板に高温で直接酸化
工程を施すので、シリコン基板は急速に酸化する。これ
により、シリコンが不純物に置換され、嘴状部分(bird'
s beak)が厚くなる。したがって、フィールド酸化膜表
面が荒くなり、電流漏れが増加するという問題があっ
た。
【０００４】本発明は、上記の問題を解決するため、嘴
状部分(bird's beak)の発生要因を減少させることによ
り、より広い活性領域を得ることができるとともに、高
温での酸化工程でシリコン基板のシリコン原子が他の原
子に置換されることを防止することができ、さらに酸素
によるシリコン基板の欠陥発生を減少させることができ
る半導体素子のフィールド酸化膜形成方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、半導体基板にパッド酸化膜、窒化膜を順
次に形成する工程；所定部位の前記窒化膜、パッド酸化
膜、半導体基板を順次に蝕刻して半導体基板に所定の大
きさのトレンチを形成する工程；全体構造上部に多結晶
シリコン膜を形成してトレンチ内部及び上部に形成され
た前記窒化膜を覆う蒸着工程；前記多結晶シリコン膜を
平坦化させる工程；窒化膜を積層した後、エッチバック
(etch back)して窒化膜側壁及び平坦化された多結晶シ
リコン膜上部にスペーサ窒化膜を形成する工程；前記ス
ペーサ窒化膜及び窒化膜を蝕刻マスクとしてトレンチ内
に埋まっている多結晶シリコン膜を蝕刻する工程；酸化
工程によりフィールド酸化膜を形成し、前記窒化膜、ス
ペーサ窒化膜、パッド酸化膜を除去する工程からなるこ
とを特徴とする。
【０００６】
【発明の作用・効果】上記した本発明の方法による半導
体装置の素子分離膜においては、スペーサ多結晶シリコ
ン膜を用いたことにより、酸化によるストレスを緩衝す
ることと、シリコンの置換を誘発する酸素を吸収するこ
とができるので、欠陥のない素子の分離が可能となる。
さらに本発明はゲート工程後にもフィールド酸化膜をシ
リコン基板より高く維持できるので、高集積素子の素子
分離特性を向上させることができる。
【０００７】
【実施例】以下、本発明によるフィールド酸化膜の形成
方法を図１〜図７を用いて説明する。
【０００８】図１に示したように、シリコン基板２１を
酸化させてパッド酸化膜２２を形成した後、化学気相蒸
着法(Chemical Vapor Deposition)（以下、ＣＶＤとい
う）により窒化膜２３を形成し、感光膜パターン２４を
形成してフィールド酸化膜を形成する部位を設定する。
【０００９】次いで、図２に示したように、感光膜パタ
ーン２４を蝕刻マスクとして窒化膜２３、パッド酸化膜
２２、シリコン基板２１を順次蝕刻してトレンチを形成
する。このトレンチの深さは１０００〜１３００オング
ストロームとする。トレンチを形成した後、感光膜パタ
ーン２４を除去し、トレンチを形成したことにより露出
したシリコン基板２１をさらに酸化させて厚さ５００オ
ングストロームの酸化膜２５を形成し、多結晶シリコン
膜２６を全体構造の上部に形成する。このとき、トレン
チを形成した部位に形成される多結晶シリコン膜の厚さ
は、窒化膜３の上からトレンチの底部までの高さよりも
厚く設定する。
【００１０】図３に示したように、ＣＭＰ(Chemical Me
chanical Polishing)法により、多結晶シリコン膜を平
坦化した後、乾式蝕刻して最終的に残った多結晶シリコ
ン膜２６’の高さを調節し、パッド酸化膜２２よりやや
高い程度にする。
【００１１】これにより、フィールド酸化膜を後に形成
するとき、フィールド酸化膜の高さがパッド酸化膜２２
より高く形成される。したがって、犠牲酸化膜及びゲー
ト酸化膜形成工程でのクリーニング(Cleaning)の後にフ
ィールド酸化膜の高さがパッド酸化膜より低くなること
を防止でき、さらに酸素が直接シリコン基板２１と窒化
膜２３の間を移動できないので、嘴状部分を減少させる
ことができる。
【００１２】次いで、図４に示したように、全体構造の
上部に窒化膜を形成して窒化膜２３の側壁にスペーサ窒
化膜２７を形成した後、図５に示したように、窒化膜２
３とスペーサ窒化膜２７を蝕刻マスクとしてトレンチ内
部を充している多結晶シリコン２６’の所定部位を蝕刻
してスペーサ多結晶シリコン膜２８を形成すると、前工
程で形成したトレンチより小さい幅でシリコン基板が露
出される。
【００１３】以上のような工程の後に、図６に示したよ
うにフィールド酸化膜を２９を１０００〜１２００℃の
高温で充分に酸化させる。このように酸化工程を進める
と、トレンチ側壁に形成されているスペーサ多結晶シリ
コン膜２８は酸化されてトレンチの中央で接触し、その
後は酸化が抑制される。ここで、酸化工程を高温で行う
ため、トレンチで形成されたフィールド酸化膜２９は、
ビスコスフロー(viscos flow)現象によりシリコン基板
１２にストレスを多く与えなくなる。さらに、スペーサ
多結晶シリコン膜２８の緩衝作用により直接シリコン基
板に伝達されるストレスも小さくなる。そして、急速な
酸化工程によるシリコンの置換は多結晶シリコン膜２
６’の粒界(grain boundary)、シリコン基板２１と酸化
膜との界面および酸化膜と多結晶シリコン２６’との界
面で吸収されるため、欠陥の発生が減少する。このと
き、図６の右側に示したように、シリコン基板上のフィ
ールド幅が広い領域のフィールド酸化膜は、左側のフィ
ールド幅が狭い領域のフィールド酸化膜より成長の度合
が大きくなる。
【００１４】最後に、図７に示したように、窒化膜２３
とスペーサ窒化膜２７を高温の燐酸溶液でパッド酸化膜
２２を除去して最終的なフィールド酸化膜２９を形成す
る。
【００１５】上記した本発明の方法による半導体装置の
素子分離膜においては、スペーサ多結晶シリコン膜を用
いたことにより、酸化によるストレスを緩衝すること
と、シリコンの置換を誘発する酸素を吸収することがで
きるので、欠陥のない素子の分離が可能となる。さらに
本発明はゲート工程後にもフィールド酸化膜をシリコン
基板より高く維持できるので、素子の分離特性を向上さ
せることができる。
【００１６】本発明のフィールド酸化膜形成方法は６４
Ｍ ＤＲＡＭ以上の高度集積素子の素子分離に好適であ
る。
【図面の簡単な説明】
【図１】 本発明に係るフィールド酸化膜形成の第１行
程を示す断面図。
【図２】 本発明に係るフィールド酸化膜形成の第２行
程を示す断面図。
【図３】 本発明に係るフィールド酸化膜形成の第３行
程を示す断面図。
【図４】 本発明に係るフィールド酸化膜形成の第４行
程を示す断面図。
【図５】 本発明に係るフィールド酸化膜形成の第５行
程を示す断面図。
【図６】 本発明に係るフィールド酸化膜形成の第６行
程を示す断面図。
【図７】 本発明に係るフィールド酸化膜形成の第７行
程を示す断面図。
【図８】 従来のフィールド酸化膜形成を示す半導体素
子の断面図。
【符号の説明】
１…シリコン基板、２…パッド酸化膜、３…窒化膜、７
…スペーサ窒化膜、２１…シリコン基板、２２…パッド
酸化膜、２３…窒化膜、２４…感光膜、２５…酸化膜、
２６…多結晶シリコン膜、２７…スペーサ窒化膜、２８
…スペーサ多結晶シリコン膜、２９…フィールド酸化
膜、
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−182956（ＪＰ，Ａ) 特開 平２−10729（ＪＰ，Ａ) 特開 昭58−54651（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子のフィールド酸化膜形成方法
    において、半導体基板（２１）にパッド酸化膜（２
    ２）、窒化膜（２３）を順次に形成する工程、 所定部位の前記窒化膜（２３）、パッド酸化膜（２
    ２）、半導体基板（２１）を順次に蝕刻して半導体基板
    （２４）に所定の大きさのトレンチを形成する工程、 全体構造の上部に多結晶シリコン膜（２６）を形成し
    て、トレンチ内部及び上部に形成された前記窒化膜（２
    ３）を覆う蒸着工程、 前記多結晶シリコン膜（２６）を平坦化する工程、 窒化膜を積層した後、エッチバックして窒化膜（２３）
    の側壁及び平坦化された多結晶シリコン膜（２６’）の
    上部にスペーサ窒化膜（２７）を形成する工程、 前記スペーサ窒化膜（２７）及び窒化膜（２３）を蝕刻
    マスクとしてトレンチ内を埋めている多結晶シリコン膜
    （２６’）を蝕刻する工程、 酸化工程によりフィールド酸化膜（２９）を形成し、前
    記窒化膜（２３）、スペーサ窒化膜（２７）、パッド酸
    化膜（２２）を除去する工程、からなることを特徴とす
    る半導体素子のフィールド酸化膜形成方法。
  2. 【請求項２】 前記トレンチの深さが１０００〜３００
    ０オングストロームであることを特徴とする請求項１に
    記載の半導体素子のフィールド酸化膜形成方法。
  3. 【請求項３】 エッチバックする前のトレンチ部位に形
    成された多結晶シリコン膜（２６）の厚さが窒化膜（２
    ３）の上からトレンチ底部までの高さより厚く形成する
    ことを特徴とする請求項１に記載の半導体素子のフィー
    ルド酸化膜形成方法。
  4. 【請求項４】 前記多結晶シリコン膜（２６）を平坦化
    させる工程が、前記多結晶シリコン膜（２６）がパッド
    酸化膜（２２）の高さより低くならないように、さらに
    前記多結晶シリコン膜（２６）を蝕刻する工程を含んで
    いることを特徴とする請求項１に記載の半導体素子のフ
    ィールド酸化膜形成方法。
  5. 【請求項５】 多結晶シリコン膜（２６）の平坦化工程
    がＣＭＰ(Chemical Mechanical Polishing)であること
    を特徴とする請求項１に記載の半導体素子のフィールド
    酸化膜形成方法。
  6. 【請求項６】 前記フィールド酸化膜（２９）を形成す
    るための酸化工程の温度が１０００〜１２００℃である
    ことを特徴とする請求項１に記載の半導体素子のフィー
    ルド酸化膜形成方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5795495A (en) * 1994-04-25 1998-08-18 Micron Technology, Inc. Method of chemical mechanical polishing for dielectric layers
KR0151051B1 (ko) * 1995-05-30 1998-12-01 김광호 반도체장치의 절연막 형성방법
US5700733A (en) * 1995-06-27 1997-12-23 Micron Technology, Inc. Semiconductor processing methods of forming field oxide regions on a semiconductor substrate
KR0186083B1 (ko) * 1995-08-12 1999-04-15 문정환 반도체 소자의 소자격리방법
US5834358A (en) * 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
JP3453289B2 (ja) * 1997-11-28 2003-10-06 沖電気工業株式会社 半導体装置及びその製造方法
US6005279A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Trench edge spacer formation
US6107157A (en) 1998-02-27 2000-08-22 Micron Technology, Inc. Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination
US6096612A (en) * 1998-04-30 2000-08-01 Texas Instruments Incorporated Increased effective transistor width using double sidewall spacers
US6103594A (en) * 1999-09-09 2000-08-15 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolations
US6613651B1 (en) * 2000-09-05 2003-09-02 Lsi Logic Corporation Integrated circuit isolation system
AU2003247461A1 (en) * 2002-02-21 2003-09-09 Koninklijke Philips Electronics N.V. Method of forming electrical connection means of ultimate dimensions and device comprising such connection means
KR100741876B1 (ko) * 2005-07-21 2007-07-23 동부일렉트로닉스 주식회사 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법
CN104425347B (zh) * 2013-09-09 2017-12-08 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167933A (ja) * 1984-09-11 1986-04-08 Nec Corp 半導体基板及びその製造方法
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
JPH0199230A (ja) * 1987-10-13 1989-04-18 Matsushita Electric Ind Co Ltd 分離領域形成方法
JPH02119238A (ja) * 1988-10-28 1990-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0373530A (ja) * 1989-08-14 1991-03-28 Oki Electric Ind Co Ltd 配線構造
JPH03286525A (ja) * 1990-04-03 1991-12-17 Nippon Telegr & Teleph Corp <Ntt> 複数電極装置とその製造方法

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