JPH03286525A - 複数電極装置とその製造方法 - Google Patents
複数電極装置とその製造方法Info
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- JPH03286525A JPH03286525A JP8844790A JP8844790A JPH03286525A JP H03286525 A JPH03286525 A JP H03286525A JP 8844790 A JP8844790 A JP 8844790A JP 8844790 A JP8844790 A JP 8844790A JP H03286525 A JPH03286525 A JP H03286525A
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- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、少なくとも１箇所以上の段差のある基板の表
面において、複数に分離された電極構造を有することを
特徴とする複数電極装置およびその製造方法に関し、例
えば半導体装置の電極形成に適用されるものである。
面において、複数に分離された電極構造を有することを
特徴とする複数電極装置およびその製造方法に関し、例
えば半導体装置の電極形成に適用されるものである。
従来の方法による電極分離構造およびその製造方法の説
明図を第３図に図示する。第３図において１は段差をも
つ基板、６は第１の電極、７は第２の電極であり、両電
極間は距離Ｗを有し、それぞれ段差部からＬＬ、Ｌ２の
距離を有している。
明図を第３図に図示する。第３図において１は段差をも
つ基板、６は第１の電極、７は第２の電極であり、両電
極間は距離Ｗを有し、それぞれ段差部からＬＬ、Ｌ２の
距離を有している。
従来、第３図に図示するように段差をもつ基板１の上段
の面と下段の面の表面に何れの電極も該両面に同時に接
することなく分離した第１の電極６、第２の電極７を形
成するためには、電極形成における位置ずれおよび電極
の大きさの不均一性等を回避するために、それぞれの電
極を該段差位置からの距離Ｌ１．Ｌ２を十分に離して製
作する必要があり、該電極間の距離Ｗを十分に広くとる
必要があった。
の面と下段の面の表面に何れの電極も該両面に同時に接
することなく分離した第１の電極６、第２の電極７を形
成するためには、電極形成における位置ずれおよび電極
の大きさの不均一性等を回避するために、それぞれの電
極を該段差位置からの距離Ｌ１．Ｌ２を十分に離して製
作する必要があり、該電極間の距離Ｗを十分に広くとる
必要があった。
しかし、このようにそれぞれの電極を該段差位置から十
分に離して製作し、該電極間の距離を十分に広くとると
、装置体積の縮小が困難となり、ひいては該装置の性能
を向上させることも困難であるという欠点を有していた
。
分に離して製作し、該電極間の距離を十分に広くとると
、装置体積の縮小が困難となり、ひいては該装置の性能
を向上させることも困難であるという欠点を有していた
。
〔発明が解決しようとする課題〕
本発明は、段差をもつ基板の上段の面と下段の面の表面
に何れの電極も該両面に同時に接することなく分離した
電極を形成するにおいて、上記の装置体積の縮小が困難
となり、ひいては該装置の性能を向上させることも困難
であるという従来法による欠点を改善することを特徴と
する。
に何れの電極も該両面に同時に接することなく分離した
電極を形成するにおいて、上記の装置体積の縮小が困難
となり、ひいては該装置の性能を向上させることも困難
であるという従来法による欠点を改善することを特徴と
する。
本発明の目的の１つは少なくともｌ箇所以上の段差を有
する基板表面上において該段差位置からの距離を十分に
広く取る必要もなく、複数電極を自己整合的に分離して
形成し、装置体積が縮小された複数電極装置を提供する
ことである。
する基板表面上において該段差位置からの距離を十分に
広く取る必要もなく、複数電極を自己整合的に分離して
形成し、装置体積が縮小された複数電極装置を提供する
ことである。
本発明の別の目的の１つは上記の複数電極装置の製造方
法を提供することである。
法を提供することである。
第１図は上記の課題を解決するための本発明による複数
電極装置の電極分離構造とその製造方法の模式的説明図
である。第１図において、１は段差を持つ基板、２，３
，４．５はそれぞれ第１の絶縁膜、第２の絶縁膜、第３
の絶縁膜、及び第４の絶縁膜である。６は第１の電極、
７は第２の電極である。段差をもつ基板ｌの該段差の側
壁を少なくとも２種類以上の材料の積層膜、例えば第１
の絶縁膜２、第２の絶縁膜３、第３の絶縁膜４、および
第４の絶縁膜５、で被覆しく第１図（ａ））、前記積層
膜の少なくとも何れかの下層膜、例えば３の横方向のエ
ツチング速度が該下層膜の何れかの上層膜、例工ば４，
５の横方向のエツチング速度よりも大きいエツチング法
によりエツチングを行い、該上層膜が該下膜層に対しひ
さし形状に形成しく第１図（ｂ））、該側壁膜に前記基
板の表面に垂直な方向から電極材料を堆積し、第１の電
極６と第２の電極７に複数に分離する（第１図（Ｃ））
。
電極装置の電極分離構造とその製造方法の模式的説明図
である。第１図において、１は段差を持つ基板、２，３
，４．５はそれぞれ第１の絶縁膜、第２の絶縁膜、第３
の絶縁膜、及び第４の絶縁膜である。６は第１の電極、
７は第２の電極である。段差をもつ基板ｌの該段差の側
壁を少なくとも２種類以上の材料の積層膜、例えば第１
の絶縁膜２、第２の絶縁膜３、第３の絶縁膜４、および
第４の絶縁膜５、で被覆しく第１図（ａ））、前記積層
膜の少なくとも何れかの下層膜、例えば３の横方向のエ
ツチング速度が該下層膜の何れかの上層膜、例工ば４，
５の横方向のエツチング速度よりも大きいエツチング法
によりエツチングを行い、該上層膜が該下膜層に対しひ
さし形状に形成しく第１図（ｂ））、該側壁膜に前記基
板の表面に垂直な方向から電極材料を堆積し、第１の電
極６と第２の電極７に複数に分離する（第１図（Ｃ））
。
本発明による複数電極装置とその製造方法の構成を下記
に説明する。即ち、本発明は段差をもつ基板の表面およ
び該段差の側壁を被覆した少なくとも２種類以上の材料
の積層膜を備え、前記積層膜は異方性エツチンクされ該
側壁のみに残され、前記積層膜の少なくとも何れかの下
層膜の横方向のエツチング速度か該下層膜の何れかの上
層膜の横方向のエツチング速度よりも大きいエツチング
法によりエツチングされて該上層膜か該下層膜に対して
ひさし形状に形成された構造を有し、該側壁膜に前記基
板の表面に垂直な方向から堆積された電極か自己整合的
に複数に分離された構造を有することを特徴とする複数
電極装置としての構成を有するものであり、或いはまた
、 段差をもつ基板の表面および該段差の側壁を少なくもと
も２種類以上の材料の積層膜で被覆する第１の工程と、 前記積層膜を異方性をもってエツチングし該側壁のみに
該積層膜を残す第２の工程と、前記積層膜の少なくとも
何れかの下層膜の横方向のエツチング速度が該下層膜の
何れかの上層膜の横方向のエツチング速度より大きいエ
ツチング法によりエツチングを行う工程により該上層膜
が該下層膜に対しひさし形状に形成する第３の工程と、 該側壁膜に前記基板の表面に垂直な方向から電極を堆積
する工程により電極を自己整合的に複数に分離する第４
の工程とを含むことを特徴とする複数電極装置の製造方
法。
に説明する。即ち、本発明は段差をもつ基板の表面およ
び該段差の側壁を被覆した少なくとも２種類以上の材料
の積層膜を備え、前記積層膜は異方性エツチンクされ該
側壁のみに残され、前記積層膜の少なくとも何れかの下
層膜の横方向のエツチング速度か該下層膜の何れかの上
層膜の横方向のエツチング速度よりも大きいエツチング
法によりエツチングされて該上層膜か該下層膜に対して
ひさし形状に形成された構造を有し、該側壁膜に前記基
板の表面に垂直な方向から堆積された電極か自己整合的
に複数に分離された構造を有することを特徴とする複数
電極装置としての構成を有するものであり、或いはまた
、 段差をもつ基板の表面および該段差の側壁を少なくもと
も２種類以上の材料の積層膜で被覆する第１の工程と、 前記積層膜を異方性をもってエツチングし該側壁のみに
該積層膜を残す第２の工程と、前記積層膜の少なくとも
何れかの下層膜の横方向のエツチング速度が該下層膜の
何れかの上層膜の横方向のエツチング速度より大きいエ
ツチング法によりエツチングを行う工程により該上層膜
が該下層膜に対しひさし形状に形成する第３の工程と、 該側壁膜に前記基板の表面に垂直な方向から電極を堆積
する工程により電極を自己整合的に複数に分離する第４
の工程とを含むことを特徴とする複数電極装置の製造方
法。
このように構成することにより、該段差の位置で電極を
自己整合的に複数に分離することができるため、段差を
もつ基板の上段の面と下段の面の表面に何れの電極も該
両面に同時に接することなく分離した電極を形成するこ
とができる。したがって、従来の方法のように電極形成
における位置ずれおよび電極の大きさの不均一性等を回
避するために、それぞれの電極を該段差位置からの距離
を十分に離して製作する必要がなく、また該電極間の距
離を十分に広くとる必要もなく、装置体積の縮小が可能
となり、ひいては該装置の性能を向上させることも可能
となり、従来法による欠点を改善することができる。
自己整合的に複数に分離することができるため、段差を
もつ基板の上段の面と下段の面の表面に何れの電極も該
両面に同時に接することなく分離した電極を形成するこ
とができる。したがって、従来の方法のように電極形成
における位置ずれおよび電極の大きさの不均一性等を回
避するために、それぞれの電極を該段差位置からの距離
を十分に離して製作する必要がなく、また該電極間の距
離を十分に広くとる必要もなく、装置体積の縮小が可能
となり、ひいては該装置の性能を向上させることも可能
となり、従来法による欠点を改善することができる。
本発明による複数電極装置とその製造方法をメサ型へテ
ロ接合バイポーラトランジスタのエミッタ電極およびベ
ース電極及びコレクタ電極の形成に適用した一例を第２
図に図示する。半絶縁性ＧａＡｓ基板１１の上にエピタ
キシャル法によりｎ型ＧａＡｓでなるコレクタ層１２、
ｐ型ＧａＡｓでなるベース層１３、ｎ型Ａｉ＋ＧａＡｓ
でなるエミツタ層１４を順次成長し、通常用いられるフ
ォトリソグラフィ法とエツチング法によりベース面１３
ａとコレクタ面１２ａの一部を露出し、２箇所で段差２
０．２１を形成する。次に、試料全面に、例えばＳｉＮ
膜でなる絶縁膜１５およびＳｉＯ２膜でなる絶縁膜１６
を堆積する（第２図（ａ））。
ロ接合バイポーラトランジスタのエミッタ電極およびベ
ース電極及びコレクタ電極の形成に適用した一例を第２
図に図示する。半絶縁性ＧａＡｓ基板１１の上にエピタ
キシャル法によりｎ型ＧａＡｓでなるコレクタ層１２、
ｐ型ＧａＡｓでなるベース層１３、ｎ型Ａｉ＋ＧａＡｓ
でなるエミツタ層１４を順次成長し、通常用いられるフ
ォトリソグラフィ法とエツチング法によりベース面１３
ａとコレクタ面１２ａの一部を露出し、２箇所で段差２
０．２１を形成する。次に、試料全面に、例えばＳｉＮ
膜でなる絶縁膜１５およびＳｉＯ２膜でなる絶縁膜１６
を堆積する（第２図（ａ））。
続いて異方性の高いエツチング法、例えば反応性イオン
エツチング法により露出したコレクタ層１２およびベー
ス層１３の上のＳｉＮ膜１５および５ｉＣ）ｚ膜１６を
除去し、該段差２０．２１の側壁のみに該積層膜１５．
１６を残す（第２図（ｂ））。
エツチング法により露出したコレクタ層１２およびベー
ス層１３の上のＳｉＮ膜１５および５ｉＣ）ｚ膜１６を
除去し、該段差２０．２１の側壁のみに該積層膜１５．
１６を残す（第２図（ｂ））。
さらに、ＳｉＮ膜１５の方が５ｉ０２膜１６よりもエツ
チング速度が速＜、カつＧａＡｓ１１．１２．１３およ
びＡＡＧａＡｓ １４のエツチング速度か比較的遅いエ
ツチング方法によりエツチングし、該５ｉＯｚ膜１６か
該ＳｉＮ膜１５に対しひさし形状を形成する （第２図
（Ｃ））。最後に、該半絶縁性ＧａＡｓ基板１１に垂直
な方向から電極１７．１８．１９を堆積することにより
、エミッタ電極１７、ベース電極１８およびコレクタ電
極１９を自己整合的に分離し、形成することかできる（
第２図（ｄ））。
チング速度が速＜、カつＧａＡｓ１１．１２．１３およ
びＡＡＧａＡｓ １４のエツチング速度か比較的遅いエ
ツチング方法によりエツチングし、該５ｉＯｚ膜１６か
該ＳｉＮ膜１５に対しひさし形状を形成する （第２図
（Ｃ））。最後に、該半絶縁性ＧａＡｓ基板１１に垂直
な方向から電極１７．１８．１９を堆積することにより
、エミッタ電極１７、ベース電極１８およびコレクタ電
極１９を自己整合的に分離し、形成することかできる（
第２図（ｄ））。
以上に説明したように、本発明によれば、電極を自己整
合的に分離して形成できるため、従来の方法のように電
極形成における位置ずれおよび電極の大きさの不均一性
等を回避するために、それぞれの電極を該段差位置から
の距離を十分に離して製作する必要がなく、また該電極
間の距離を十分に広くとる必要もない。したがって、装
置体積の縮小か可能となり、ベース・コレクタ接合面積
を縮小でき、ヘテロ接合バイポーラトランジスタの高速
化の阻害要因であるベース・コレクタ接合容量およびエ
ミッタ・ベース接合容量を低減することかできる。また
、本発明によれば、ベース電極１８およびコレクタ電極
Ｉ９をそれぞれの段差に隣接して形成できるため、ヘテ
ロ接合バイポーラトランジスタの高速化の他の阻害要因
であるベース抵抗およびコレクタ抵抗を低減することが
できる。
合的に分離して形成できるため、従来の方法のように電
極形成における位置ずれおよび電極の大きさの不均一性
等を回避するために、それぞれの電極を該段差位置から
の距離を十分に離して製作する必要がなく、また該電極
間の距離を十分に広くとる必要もない。したがって、装
置体積の縮小か可能となり、ベース・コレクタ接合面積
を縮小でき、ヘテロ接合バイポーラトランジスタの高速
化の阻害要因であるベース・コレクタ接合容量およびエ
ミッタ・ベース接合容量を低減することかできる。また
、本発明によれば、ベース電極１８およびコレクタ電極
Ｉ９をそれぞれの段差に隣接して形成できるため、ヘテ
ロ接合バイポーラトランジスタの高速化の他の阻害要因
であるベース抵抗およびコレクタ抵抗を低減することが
できる。
以上に説明したように、本発明による複数電極装置とそ
の製造方法によれば、電極を自己整合的に分離して形成
できるため、従来の方法のように電極形成における位置
ずれおよび電極の大きさの不均一性等を回避するために
、それぞれの電極を該段差位置からの距離を十分に離し
て製作する必要かなく、また該電極間の距離を十分に広
くとる必要もなく、装置体積の縮小が可能となり、ひい
ては該装置の性能を向上させることも可能となり、従来
広による欠点を改善することかできる。
の製造方法によれば、電極を自己整合的に分離して形成
できるため、従来の方法のように電極形成における位置
ずれおよび電極の大きさの不均一性等を回避するために
、それぞれの電極を該段差位置からの距離を十分に離し
て製作する必要かなく、また該電極間の距離を十分に広
くとる必要もなく、装置体積の縮小が可能となり、ひい
ては該装置の性能を向上させることも可能となり、従来
広による欠点を改善することかできる。
また、本発明による複数電極装置とその製造方法によれ
ば、該段差を被覆する積層膜の厚さを容易に制御できる
ため、該電極と該段差の距離を容易に制御できるという
長所を有する。
ば、該段差を被覆する積層膜の厚さを容易に制御できる
ため、該電極と該段差の距離を容易に制御できるという
長所を有する。
さらに本実施例では本発明をいわゆるエミッタアップ型
のへテロ接合バイポーラトランジスタの電極形成に適用
した一例を示したが、本発明は、いわゆるコレクタアッ
プ型のへテロ接合バイポーラトランジスタの電極形成に
も適用できる。くわえて、本発明による複数電極装置と
その製造方法はトランジスタに限らず、ダイオード、キ
ャパシタ等のあらゆる半導体装置の電極形成に適用でき
る。
のへテロ接合バイポーラトランジスタの電極形成に適用
した一例を示したが、本発明は、いわゆるコレクタアッ
プ型のへテロ接合バイポーラトランジスタの電極形成に
も適用できる。くわえて、本発明による複数電極装置と
その製造方法はトランジスタに限らず、ダイオード、キ
ャパシタ等のあらゆる半導体装置の電極形成に適用でき
る。
第１図は、本発明による複数電極装置の電極分離構造と
その製造方法の説明図を示す。 第２図は本発明による複数電極装置とその製造方法を適
用したメサ型へテロ接合バイポーラトランジスタの構造
とその製造方法の実施例を示す。 第３図は、従来の方法による電極分離構造およびその製
造方法を示す。 Ｉ・・・段差をもつ基板 ２・・・第１の絶縁膜 ３・・・第２の絶縁膜 ４・・・第３の絶縁膜 ５・・・第４の絶縁膜 ６・・・第１の電極 ７・・・第２の電極 １１・・・半絶縁性ＧａＡｓ基板 １２・・・ｎ型ＧａＡｓでなるコレクタ層１２ａ・・・
コレクタ面 １３・・・ｐ型ＧａＡｓでなるベース層１３ａ・・・ベ
ース面 １４・・・ｎ型ＡＡＧａＡｓでなるエミツタ層１５・・
・ＳｉＮ膜でなる絶縁膜 １６・・・５ｉ０２膜でなる絶縁膜 １７・・・エミッタ電極 １８・・・ベース電極 １９・・・コレクタ電極 ２０．２１・・・段差
その製造方法の説明図を示す。 第２図は本発明による複数電極装置とその製造方法を適
用したメサ型へテロ接合バイポーラトランジスタの構造
とその製造方法の実施例を示す。 第３図は、従来の方法による電極分離構造およびその製
造方法を示す。 Ｉ・・・段差をもつ基板 ２・・・第１の絶縁膜 ３・・・第２の絶縁膜 ４・・・第３の絶縁膜 ５・・・第４の絶縁膜 ６・・・第１の電極 ７・・・第２の電極 １１・・・半絶縁性ＧａＡｓ基板 １２・・・ｎ型ＧａＡｓでなるコレクタ層１２ａ・・・
コレクタ面 １３・・・ｐ型ＧａＡｓでなるベース層１３ａ・・・ベ
ース面 １４・・・ｎ型ＡＡＧａＡｓでなるエミツタ層１５・・
・ＳｉＮ膜でなる絶縁膜 １６・・・５ｉ０２膜でなる絶縁膜 １７・・・エミッタ電極 １８・・・ベース電極 １９・・・コレクタ電極 ２０．２１・・・段差
Claims (2)
- （１）段差をもつ基板の表面および該段差の側壁を被覆
した少なくとも２種類以上の材料の積層膜を備え、前記
積層膜は異方性エッチングされ該側壁のみに残され、前
記積層膜の少なくとも何れかの下層膜の横方向のエッチ
ング速度が該下層膜の何れかの上層膜の横方向のエッチ
ング速度よりも大きいエッチング法によりエッチングさ
れて該上層膜が該下層膜に対してひさし形状に形成され
た構造を有し、該側壁膜に前記基板の表面に垂直な方向
から堆積された電極が自己整合的に複数に分離された構
造を有することを特徴とする複数電極装置。 - （２）段差をもつ基板の表面および該段差を少なくとも
２種類以上の材料の積層膜で被覆する第１の工程と、 前記積層膜を異方性をもってエッチングし該側壁のみに
該積層膜を残す第２の工程と、 前記積層膜の少なくとも何れかの下層膜の横方向のエッ
チング速度が該下膜層の何れかの上層膜の横方向のエッ
チング速度よりも大きいエッチング法によりエッチング
を行う工程により該上層膜が該下膜に対しひさし形状に
形成する第３の工程と、 該側壁膜に前記基板の表面に垂直な方向から電極を堆積
する工程により電極を自己整合的に複数に分離する第４
の工程とを含むことを特徴とする複数電極装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8844790A JPH03286525A (ja) | 1990-04-03 | 1990-04-03 | 複数電極装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8844790A JPH03286525A (ja) | 1990-04-03 | 1990-04-03 | 複数電極装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03286525A true JPH03286525A (ja) | 1991-12-17 |
Family
ID=13943056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8844790A Pending JPH03286525A (ja) | 1990-04-03 | 1990-04-03 | 複数電極装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03286525A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424240A (en) * | 1993-03-31 | 1995-06-13 | Hyundai Electronics Industries Co., Ltd. | Method for the formation of field oxide film in semiconductor device |
| JP2011176171A (ja) * | 2010-02-25 | 2011-09-08 | Nippon Telegr & Teleph Corp <Ntt> | バイポーラトランジスタおよびその製造方法 |
| CN112509918A (zh) * | 2021-01-29 | 2021-03-16 | 度亘激光技术（苏州）有限公司 | 半导体结构的加工方法及半导体结构 |
-
1990
- 1990-04-03 JP JP8844790A patent/JPH03286525A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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