KR940022790A - 반도체 소자의 분리막 형성 방법 - Google Patents

반도체 소자의 분리막 형성 방법 Download PDF

Info

Publication number
KR940022790A
KR940022790A KR1019930005465A KR930005465A KR940022790A KR 940022790 A KR940022790 A KR 940022790A KR 1019930005465 A KR1019930005465 A KR 1019930005465A KR 930005465 A KR930005465 A KR 930005465A KR 940022790 A KR940022790 A KR 940022790A
Authority
KR
South Korea
Prior art keywords
oxide film
silicon nitride
nitride film
spacer
film
Prior art date
Application number
KR1019930005465A
Other languages
English (en)
Other versions
KR960005552B1 (ko
Inventor
한충수
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019930005465A priority Critical patent/KR960005552B1/ko
Priority to JP6061510A priority patent/JP2534456B2/ja
Priority to US08/220,097 priority patent/US5424240A/en
Publication of KR940022790A publication Critical patent/KR940022790A/ko
Application granted granted Critical
Publication of KR960005552B1 publication Critical patent/KR960005552B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

본 발명은 제2도와 같이 반도체 기판(1)에 패드산화막(2), 실리콘질화막(3)을 각각 형성한 다음 강광막(4)을 사용한 마스크 단계를 거쳐 필드산화막이 형성될 부위를 오픈(open) 시키는 제1단계, 상기 실리콘 질화막(3), 패드산화막(2), 반도체 기판(1)을 차례로 식각하여 트랜치를 형성한 다음 산화막(5), 다결정실리콘층(6)을 형성하는 제2단계, 상다결정실리콘층(6)을 평탄화시킨뒤 상기 패드산화막 (2) 본 높게 다시 식각하는 제3단계, 실리콘질화막을 적층한 뒤 스페이서 식각하여 실리콘질화막 스페이서(7)를 형성하는 제4단계, 상기 실리콘질화막 스페이서(7)를 마스크로 하여 다결정 실리콘을 식각하여 다결정실리콘 스페이서(8)를 형성하는 제5단계, 필드 산화막(9)을 형성하고 상기 실리콘질화막(3)과 실리콘질화막 스페이서(7)를 제거하고 패드 산화막(2)을 제거하는 제6단계를 구비하여 이루어진 것을 특징으로 하는 반도체 소자의 분리막 형성 방법에 관한 것이다.
따라서 본 발명의 반도체 장치의 소자 분리막은 질화막스페이서에 의해 더 넓은 능동영역을 확보할 수 있고, 다결정실리콘 스페이서의 사용에 의해 산화에 다른 스트레스를 완충하는 작용이 가능하고, 실리콘 인터스티셜(interstitial)을 줄여서 결함없는 소자의 분리가 가능하다. 또한, 본 발명은 게이트 공정후에도 반도체 기판보다 높게 필드 산화막을 유지할 수 있어서 소자의 분리 특성을 향상시킴으로서 64M DRAM 이상의 고집적 소자의 소자분리에 적합하다.

Description

반도체 소자의 분리막 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 필드 산화막 형성 공정 단면도.

Claims (7)

  1. 반도체 소자의 분리막 형성 방법에 있어서, 반도체 기판(1)에 패드산화막 (2 ), 실리콘질화막(3)을 각각 형성한 다음 감광막(4)을 사용한 마스크 단계를 거쳐 필드산화막이 형성될 부위를 오픈(open)시키는 제1단계, 상기 실리콘질화막(3), 패드산화막(2), 반도체 기판(1)을 차례로 식각하여 트랜치를 형성한 다음 산화막(5), 다결정실리콘층(6)을 형성하되 실리콘질화막(3) 상부 보다 높게 형성하는 제2단계, 상기 다결정 실리콘층(6)을 평탄화시킨 뒤 상기 패드산화막(2)의 높이 보다 높게 다시 식각 하는 제3단계, 실리콘질화막을 적층한 뒤 스페이서 식각하여 실리콘질화막 스페이서(7)를 형성하는 제4단계, 상기 실리콘질화막 스페이서(7)를 마스크로 하여 다결정 실리콘을 식각하여 다결정실리리콘 스페이서(8)을 형성하는 제5단계, 필드 산화막(9)을 형성하고 상기 실리콘질화막(3)과 실리콘질화막 스페이서(7)을 제거하고 패드 산화막(2)을 제거하는 제6단계를 구비하여 이루어진 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  2. 제1항에 있어서, 상기 제2단계의 트랜치 깊이는 1000 내지 3000Å임을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  3. 제1항에 있어서, 상기 제2단계의 다결정실리콘층(6)의 두께는 실리콘질화막 (3)의 위부분 트랜치 바닥까지의 높이보다 크게 함을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  4. 제1항에 있어서, 상기 제3단계의 다결정실리콘층(6)을 패드산화막(2)의 높이 보다 높게 식각함을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  5. 제1항에 있어서, 상기 제3단계의 다결정실리콘층(6)의 평탄화는 CMP(chemi -cal mechanical polishing) 방법인 것을 특징으로하는 반도체 소자의 분리막 형성 방법.
  6. 제1항에 있어서, 상기 제5단계의 필드 산화막(9)의 두께는 트랜치를 높이의 두배보다 약간 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 분리막 형성 방법.
  7. 제1항에 있어서, 상기 제6단계의 필드 산화막(9)의 형성온도는 1000 내지 3000℃의 고온임을 특징으로 하는 반도체 소자의 분리막 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930005465A 1993-03-31 1993-03-31 반도체 소자의 분리막 형성 방법 KR960005552B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019930005465A KR960005552B1 (ko) 1993-03-31 1993-03-31 반도체 소자의 분리막 형성 방법
JP6061510A JP2534456B2 (ja) 1993-03-31 1994-03-30 半導体素子のフィ―ルド酸化膜形成方法
US08/220,097 US5424240A (en) 1993-03-31 1994-03-30 Method for the formation of field oxide film in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930005465A KR960005552B1 (ko) 1993-03-31 1993-03-31 반도체 소자의 분리막 형성 방법

Publications (2)

Publication Number Publication Date
KR940022790A true KR940022790A (ko) 1994-10-21
KR960005552B1 KR960005552B1 (ko) 1996-04-26

Family

ID=19353363

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930005465A KR960005552B1 (ko) 1993-03-31 1993-03-31 반도체 소자의 분리막 형성 방법

Country Status (3)

Country Link
US (1) US5424240A (ko)
JP (1) JP2534456B2 (ko)
KR (1) KR960005552B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5795495A (en) * 1994-04-25 1998-08-18 Micron Technology, Inc. Method of chemical mechanical polishing for dielectric layers
KR0151051B1 (ko) * 1995-05-30 1998-12-01 김광호 반도체장치의 절연막 형성방법
US5700733A (en) * 1995-06-27 1997-12-23 Micron Technology, Inc. Semiconductor processing methods of forming field oxide regions on a semiconductor substrate
KR0186083B1 (ko) * 1995-08-12 1999-04-15 문정환 반도체 소자의 소자격리방법
US5834358A (en) * 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
JP3453289B2 (ja) * 1997-11-28 2003-10-06 沖電気工業株式会社 半導体装置及びその製造方法
US6005279A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Trench edge spacer formation
US6107157A (en) 1998-02-27 2000-08-22 Micron Technology, Inc. Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination
US6096612A (en) * 1998-04-30 2000-08-01 Texas Instruments Incorporated Increased effective transistor width using double sidewall spacers
US6103594A (en) * 1999-09-09 2000-08-15 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolations
US6613651B1 (en) * 2000-09-05 2003-09-02 Lsi Logic Corporation Integrated circuit isolation system
AU2003247461A1 (en) * 2002-02-21 2003-09-09 Koninklijke Philips Electronics N.V. Method of forming electrical connection means of ultimate dimensions and device comprising such connection means
KR100741876B1 (ko) * 2005-07-21 2007-07-23 동부일렉트로닉스 주식회사 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법
CN104425347B (zh) * 2013-09-09 2017-12-08 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167933A (ja) * 1984-09-11 1986-04-08 Nec Corp 半導体基板及びその製造方法
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
JPH0199230A (ja) * 1987-10-13 1989-04-18 Matsushita Electric Ind Co Ltd 分離領域形成方法
JPH02119238A (ja) * 1988-10-28 1990-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0373530A (ja) * 1989-08-14 1991-03-28 Oki Electric Ind Co Ltd 配線構造
JPH03286525A (ja) * 1990-04-03 1991-12-17 Nippon Telegr & Teleph Corp <Ntt> 複数電極装置とその製造方法

Also Published As

Publication number Publication date
KR960005552B1 (ko) 1996-04-26
JPH06302684A (ja) 1994-10-28
US5424240A (en) 1995-06-13
JP2534456B2 (ja) 1996-09-18

Similar Documents

Publication Publication Date Title
US7915173B2 (en) Shallow trench isolation structure having reduced dislocation density
KR940022790A (ko) 반도체 소자의 분리막 형성 방법
JPH11330227A (ja) トレンチ隔離部形成方法及びその構造
JPH07153833A (ja) Soi基板内に絶縁トレンチを形成する方法
KR960043106A (ko) 반도체장치의 절연막 형성방법
JPH06318687A (ja) Soiウェーハの形成方法
KR100537584B1 (ko) 트렌치 커패시터의 매입 플레이트 형성 방법
US5512509A (en) Method for forming an isolation layer in a semiconductor device
JP3974286B2 (ja) 浅いトレンチアイソレーション方法
TW200410371A (en) Structure and method of fabricating a patterned SOI embedded dram having a vertical device cell
JPS63288043A (ja) 側面隔離素子の分離方法
JPH09120989A (ja) スペーサを利用した半導体装置のトレンチの形成方法
JPS61247051A (ja) 半導体装置の製造方法
JP2002373935A (ja) トレンチ素子分離方法
JPH10229119A (ja) 半導体装置及びその製造方法
JP2003100860A (ja) 半導体装置
KR100344765B1 (ko) 반도체장치의 소자격리방법
JP2000012674A (ja) 半導体装置の製造方法および素子分離方法
KR0161722B1 (ko) 반도체소자의 소자분리 방법
JPH1126569A (ja) 半導体装置の製造方法
JPH03153031A (ja) 半導体装置の製造方法
JPS63197365A (ja) 半導体装置の製造方法
JPS6117143B2 (ko)
JPH0817814A (ja) 素子分離用酸化阻止膜の形成方法
KR100487513B1 (ko) 트렌치 격리의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070321

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee