JPH07153833A - Soi基板内に絶縁トレンチを形成する方法 - Google Patents
Soi基板内に絶縁トレンチを形成する方法Info
- Publication number
- JPH07153833A JPH07153833A JP6253085A JP25308594A JPH07153833A JP H07153833 A JPH07153833 A JP H07153833A JP 6253085 A JP6253085 A JP 6253085A JP 25308594 A JP25308594 A JP 25308594A JP H07153833 A JPH07153833 A JP H07153833A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- layer
- silicon
- single crystal
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 35
- 238000009413 insulation Methods 0.000 title claims description 6
- 230000015572 biosynthetic process Effects 0.000 title description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 35
- 230000003647 oxidation Effects 0.000 claims description 26
- 238000007254 oxidation reaction Methods 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 125000006850 spacer group Chemical group 0.000 claims description 25
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- 239000000945 filler Substances 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 238000001953 recrystallisation Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000013078 crystal Substances 0.000 abstract description 8
- 230000007547 defect Effects 0.000 abstract description 8
- 238000012856 packing Methods 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 241000293849 Cordylanthus Species 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- 101150106235 ISPS gene Proteins 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- RSUFZEPUJGLXAZ-UHFFFAOYSA-N ethylperoxy(trihydroxy)silane Chemical compound CCOO[Si](O)(O)O RSUFZEPUJGLXAZ-UHFFFAOYSA-N 0.000 description 1
- 238000000265 homogenisation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 SOI基板内に機械的応力により惹起される
SOI基板の単結晶シリコン層内の結晶欠陥を低減する
絶縁トレンチを形成する方法を提供する。 【構成】 単結晶シリコン層3及び絶縁層2を有するS
OI基板内に絶縁トレンチを形成するのに単結晶シリコ
ン層3内に絶縁層2上にまで達し、その断面が絶縁層2
の表面で単結晶シリコン層のアンダーエッチング部6に
より拡張されるトレンチ5をエッチングする。少なくと
もトレンチ5の側壁を覆い、アンダーエッチング部6を
充填するシリコン構造物8を形成する。このシリコン構
造物8を熱処理工程で再結晶化し、少なくとも部分的に
酸化する。トレンチ5を絶縁構造物で充填する。
SOI基板の単結晶シリコン層内の結晶欠陥を低減する
絶縁トレンチを形成する方法を提供する。 【構成】 単結晶シリコン層3及び絶縁層2を有するS
OI基板内に絶縁トレンチを形成するのに単結晶シリコ
ン層3内に絶縁層2上にまで達し、その断面が絶縁層2
の表面で単結晶シリコン層のアンダーエッチング部6に
より拡張されるトレンチ5をエッチングする。少なくと
もトレンチ5の側壁を覆い、アンダーエッチング部6を
充填するシリコン構造物8を形成する。このシリコン構
造物8を熱処理工程で再結晶化し、少なくとも部分的に
酸化する。トレンチ5を絶縁構造物で充填する。
Description
【0001】
【産業上の利用分野】本発明はSOI基板内に絶縁トレ
ンチを形成する方法に関する。
ンチを形成する方法に関する。
【0002】
【従来の技術】単結晶シリコン層、その上に配設された
SiO2 からなる絶縁層及び更にその上に配設された単
結晶シリコン層を含むSOI基板内にデバイスを集積す
る際、デバイスは単結晶シリコン層内に形成される。隣
合うデバイス又はデバイス群は絶縁層により垂直方向に
及びそれぞれのデバイス又はデバイス群を完全に囲み通
常絶縁層上にまで達し、またSiO2 で満たされるトレ
ンチにより横方向に電気的に相互に完全に絶縁される。
この場合の絶縁は絶縁層分離と云われている。
SiO2 からなる絶縁層及び更にその上に配設された単
結晶シリコン層を含むSOI基板内にデバイスを集積す
る際、デバイスは単結晶シリコン層内に形成される。隣
合うデバイス又はデバイス群は絶縁層により垂直方向に
及びそれぞれのデバイス又はデバイス群を完全に囲み通
常絶縁層上にまで達し、またSiO2 で満たされるトレ
ンチにより横方向に電気的に相互に完全に絶縁される。
この場合の絶縁は絶縁層分離と云われている。
【0003】スマート・パワー・チップ法では高圧パワ
ーデバイスを有する複雑な論理デバイスが基板内にモノ
リシックに集積される。論理デバイスは約5Vの電圧レ
ベルで作動されるのに対し高圧パワーデバイスには50
0Vまでの電圧が生じるので、高圧デバイスを論理デバ
イスと電気的に分離する必要がある。スマート・パワー
・チップ法(例えばナカガワ(A.Nakagawa)
その他による「ISPS1990」第97〜101頁参
照)ではデバイスの電気的分離にはSOI基板の使用に
際して絶縁層分離が適用される。
ーデバイスを有する複雑な論理デバイスが基板内にモノ
リシックに集積される。論理デバイスは約5Vの電圧レ
ベルで作動されるのに対し高圧パワーデバイスには50
0Vまでの電圧が生じるので、高圧デバイスを論理デバ
イスと電気的に分離する必要がある。スマート・パワー
・チップ法(例えばナカガワ(A.Nakagawa)
その他による「ISPS1990」第97〜101頁参
照)ではデバイスの電気的分離にはSOI基板の使用に
際して絶縁層分離が適用される。
【0004】SOI基板の単結晶シリコン層の層厚は直
接ウェハボンディング(DWB)法により形成されるS
OI基板(ナカガワ(A.Nakagawa)その他に
よる「ISPS 1990」第97〜101頁参照)で
は典型的には20μmである。即ち絶縁すべきデバイス
を囲む絶縁トレンチは相応して例えば20μmの深さの
トレンチを単結晶シリコン層内にドライエッチングによ
り形成しなければならない。
接ウェハボンディング(DWB)法により形成されるS
OI基板(ナカガワ(A.Nakagawa)その他に
よる「ISPS 1990」第97〜101頁参照)で
は典型的には20μmである。即ち絶縁すべきデバイス
を囲む絶縁トレンチは相応して例えば20μmの深さの
トレンチを単結晶シリコン層内にドライエッチングによ
り形成しなければならない。
【0005】SOI基板の全表面上の単結晶シリコン層
を完全にエッチングすることを保証するには、一般にこ
の処理工程におけるエッチング時間が単結晶シリコン層
が丁度エッチングされる時間に対して約10〜15%延
長される。トレンチのエッチングにはSiO2に対して
選択的にシリコンに作用するドライエッチングプロセス
が使用される。従ってトレンチのエッチングはSOI基
板の絶縁層の表面で止められる。即ち使用されるドライ
エッチングプロセスは異方性エッチングであるが、しか
しこの主として垂直方向のエッチング成分の他にこのエ
ッチング工程は横方向の成分も有する。この成分は過エ
ッチングの際に絶縁層の表面に単結晶シリコン層のアン
ダーエッチング部を形成することになる。このような単
結晶シリコン層のこのアンダーエッチング部は絶縁層の
表面のトレンチの断面積を拡張することになる。
を完全にエッチングすることを保証するには、一般にこ
の処理工程におけるエッチング時間が単結晶シリコン層
が丁度エッチングされる時間に対して約10〜15%延
長される。トレンチのエッチングにはSiO2に対して
選択的にシリコンに作用するドライエッチングプロセス
が使用される。従ってトレンチのエッチングはSOI基
板の絶縁層の表面で止められる。即ち使用されるドライ
エッチングプロセスは異方性エッチングであるが、しか
しこの主として垂直方向のエッチング成分の他にこのエ
ッチング工程は横方向の成分も有する。この成分は過エ
ッチングの際に絶縁層の表面に単結晶シリコン層のアン
ダーエッチング部を形成することになる。このような単
結晶シリコン層のこのアンダーエッチング部は絶縁層の
表面のトレンチの断面積を拡張することになる。
【0006】このアンダーエッチング部はその後の処理
過程で、特にトレンチの側壁の熱酸化の際に支障を来す
ことになる。即ちトレンチの側壁の熱酸化時にトレンチ
の底面のアンダーエッチング部の範囲にバーズビークが
形成される。通常トレンチのエッチングには側壁の熱酸
化時に単結晶シリコン層の表面を保護するSi3N4を含
むトレンチマスクが使用されるため、熱酸化時にトレン
チの上縁にもバーズビークが形成されることになる。こ
のバーズビークの形成は酸化時に容積の拡大を招く。こ
のバーズビークはトレンチの上縁並びにトレンチの底面
に機械的応力を来す。トレンチの上縁に対してはこれら
の応力はマスク層を比較的薄いマスク層の変形により低
下させることができる。しかしこの方法ではトレンチの
底面への応力の低下は達成することができない。
過程で、特にトレンチの側壁の熱酸化の際に支障を来す
ことになる。即ちトレンチの側壁の熱酸化時にトレンチ
の底面のアンダーエッチング部の範囲にバーズビークが
形成される。通常トレンチのエッチングには側壁の熱酸
化時に単結晶シリコン層の表面を保護するSi3N4を含
むトレンチマスクが使用されるため、熱酸化時にトレン
チの上縁にもバーズビークが形成されることになる。こ
のバーズビークの形成は酸化時に容積の拡大を招く。こ
のバーズビークはトレンチの上縁並びにトレンチの底面
に機械的応力を来す。トレンチの上縁に対してはこれら
の応力はマスク層を比較的薄いマスク層の変形により低
下させることができる。しかしこの方法ではトレンチの
底面への応力の低下は達成することができない。
【0007】機械的応力の結果単結晶シリコン層内のト
レンチの上縁及びトレンチの底面に結晶欠陥を来すこと
になる。機械的応力が高まれば高まる程結晶格子の障害
は大きくなる。これらの結晶欠陥は単結晶シリコン層内
に集積されるデバイスの機能を阻害し、歩留まりを悪く
させる。
レンチの上縁及びトレンチの底面に結晶欠陥を来すこと
になる。機械的応力が高まれば高まる程結晶格子の障害
は大きくなる。これらの結晶欠陥は単結晶シリコン層内
に集積されるデバイスの機能を阻害し、歩留まりを悪く
させる。
【0008】欧州特許出願公開第0459397号明細
書から、単結晶シリコンからなる基板内にエッチングさ
れるトレンチの表面の熱酸化の際にトレンチの上縁にバ
ーズビークの形成に起因する機械的応力をトレンチの上
縁のエッチングによる面取りで回避することが公知であ
る。
書から、単結晶シリコンからなる基板内にエッチングさ
れるトレンチの表面の熱酸化の際にトレンチの上縁にバ
ーズビークの形成に起因する機械的応力をトレンチの上
縁のエッチングによる面取りで回避することが公知であ
る。
【0009】タマキ(Y.Tamaki)その他による
「J.Electrochem.Soc.135」第7
26頁(1988年)から、単結晶シリコンからなる基
板内にエッチングされるトレンチの表面の熱酸化の際に
エッチングによりトレンチの上縁を面取りし、トレンチ
の底面に丸みをつけてSiO2層による機械的応力を回
避することが知られている。
「J.Electrochem.Soc.135」第7
26頁(1988年)から、単結晶シリコンからなる基
板内にエッチングされるトレンチの表面の熱酸化の際に
エッチングによりトレンチの上縁を面取りし、トレンチ
の底面に丸みをつけてSiO2層による機械的応力を回
避することが知られている。
【0010】また米国特許第5061653号明細書か
ら、単結晶シリコンからなる基板内にエッチングされそ
の表面を酸化されるトレンチの側方にフィールド酸化物
のバーズビークを形成することが公知である。それによ
りトレンチの表面の酸化により生じる機械的応力は基板
の表面で低減される。
ら、単結晶シリコンからなる基板内にエッチングされそ
の表面を酸化されるトレンチの側方にフィールド酸化物
のバーズビークを形成することが公知である。それによ
りトレンチの表面の酸化により生じる機械的応力は基板
の表面で低減される。
【0011】これらの全ての方法において処理工程を複
雑なものとする付加的処理工程が採用される。SOI基
板の単結晶シリコン層内にエッチングされるトレンチの
場合トレンチの底面のアンダーエッチング部の発生は単
結晶シリコン層の下に配設されたSiO2からなる絶縁
層及び単結晶シリコン層を絶縁層分離のために完全にエ
ッチングしなければならないことと関連するものであ
る。単結晶シリコンからなる基板内にトレンチをエッチ
ングする際この種のアンダーエッチング部は生じない。
上記の3文献から公知の措置はSOI基板内のトレンチ
のアンダーエッチング部の範囲の機械的応力を低減する
には適していない。
雑なものとする付加的処理工程が採用される。SOI基
板の単結晶シリコン層内にエッチングされるトレンチの
場合トレンチの底面のアンダーエッチング部の発生は単
結晶シリコン層の下に配設されたSiO2からなる絶縁
層及び単結晶シリコン層を絶縁層分離のために完全にエ
ッチングしなければならないことと関連するものであ
る。単結晶シリコンからなる基板内にトレンチをエッチ
ングする際この種のアンダーエッチング部は生じない。
上記の3文献から公知の措置はSOI基板内のトレンチ
のアンダーエッチング部の範囲の機械的応力を低減する
には適していない。
【0012】
【発明が解決しようとする課題】本発明の課題は、SO
I基板内に機械的応力により惹起されるSOI基板の単
結晶シリコン層内の結晶欠陥を低減する絶縁トレンチを
形成する方法を提供することにある。
I基板内に機械的応力により惹起されるSOI基板の単
結晶シリコン層内の結晶欠陥を低減する絶縁トレンチを
形成する方法を提供することにある。
【0013】
【課題を解決するための手段】この課題は、SOI基板
が単結晶シリコンウェハ、その上に配設されたSiO2
からなる絶縁層及び更にその上に配設された単結晶シリ
コン層を含んでおり、単結晶シリコン層内に絶縁層上に
まで達しその断面が絶縁層の表面で単結晶シリコン層の
アンダーエッチング部により拡張されるトレンチをエッ
チングし、少なくともトレンチの側壁を覆いアンダーエ
ッチング部を充填するシリコン構造物を形成し、このシ
リコン構造物を熱処理工程で再結晶化し、シリコン構造
物を少なくとも部分的に酸化し、トレンチを絶縁構造物
で充填することにより解決される。
が単結晶シリコンウェハ、その上に配設されたSiO2
からなる絶縁層及び更にその上に配設された単結晶シリ
コン層を含んでおり、単結晶シリコン層内に絶縁層上に
まで達しその断面が絶縁層の表面で単結晶シリコン層の
アンダーエッチング部により拡張されるトレンチをエッ
チングし、少なくともトレンチの側壁を覆いアンダーエ
ッチング部を充填するシリコン構造物を形成し、このシ
リコン構造物を熱処理工程で再結晶化し、シリコン構造
物を少なくとも部分的に酸化し、トレンチを絶縁構造物
で充填することにより解決される。
【0014】本発明方法ではトレンチのエッチング後、
少なくともトレンチの側壁を覆いアンダーエッチング部
を充填するシリコン構造物が形成される。このシリコン
構造物は有利には非晶質シリコンからなる。シリコン構
造物は熱処理工程で再結晶化される。その際再結晶化は
SOI基板の単結晶シリコン層の表面により形成される
トレンチの側壁から始まる。次いでシリコン構造物の表
面が酸化される。この酸化の際にSOI基板の絶縁層と
単結晶シリコン層との界面の横方向の酸化は著しく抑制
される。その結果単結晶シリコン層内に結晶欠陥を招き
かねない機械的応力は効果的に低減される。
少なくともトレンチの側壁を覆いアンダーエッチング部
を充填するシリコン構造物が形成される。このシリコン
構造物は有利には非晶質シリコンからなる。シリコン構
造物は熱処理工程で再結晶化される。その際再結晶化は
SOI基板の単結晶シリコン層の表面により形成される
トレンチの側壁から始まる。次いでシリコン構造物の表
面が酸化される。この酸化の際にSOI基板の絶縁層と
単結晶シリコン層との界面の横方向の酸化は著しく抑制
される。その結果単結晶シリコン層内に結晶欠陥を招き
かねない機械的応力は効果的に低減される。
【0015】トレンチのエッチングに少なくともSi3
N4層を含みトレンチの充填中に単結晶シリコン層の表
面上に残留するトレンチマスクを使用する場合、熱酸化
によりトレンチの上方範囲に形成されるSiO2は、こ
れがその表面をトレンチマスクのSi3N4層により囲ま
れていないため容易に緩和可能である。従ってこの場合
トレンチの上縁でも機械的応力は低減される。
N4層を含みトレンチの充填中に単結晶シリコン層の表
面上に残留するトレンチマスクを使用する場合、熱酸化
によりトレンチの上方範囲に形成されるSiO2は、こ
れがその表面をトレンチマスクのSi3N4層により囲ま
れていないため容易に緩和可能である。従ってこの場合
トレンチの上縁でも機械的応力は低減される。
【0016】シリコン構造物は特にほぼ一様なエッジ被
覆を有するシリコン層の全面的析出により及びそれに次
ぐシリコン層の異方性エッチングによりスペーサとして
形成される。シリコン層は多結晶又は非晶質に析出して
もよい。更に良好に均一化するには非晶質シリコンを使
用すると有利である。
覆を有するシリコン層の全面的析出により及びそれに次
ぐシリコン層の異方性エッチングによりスペーサとして
形成される。シリコン層は多結晶又は非晶質に析出して
もよい。更に良好に均一化するには非晶質シリコンを使
用すると有利である。
【0017】シリコン層はドープして析出しても、ドー
プせずに析出してもよい。少なくとも1020cm-3のド
ーパント濃度のシリコン層を形成する場合には、シリコ
ン層の熱酸化により形成されるSiO2層は改善された
流動挙動を示し、これがトレンチ内の機械的応力を更に
低下させることになる。
プせずに析出してもよい。少なくとも1020cm-3のド
ーパント濃度のシリコン層を形成する場合には、シリコ
ン層の熱酸化により形成されるSiO2層は改善された
流動挙動を示し、これがトレンチ内の機械的応力を更に
低下させることになる。
【0018】処理の簡略化のためにシリコン構造物を再
結晶化するための熱処理工程をその後の酸化と併合する
ことは本発明の枠内にある。この場合酸化時に酸化温度
に入る際に再結晶化が始まる温度分布を経過することが
保証されなければならない。
結晶化するための熱処理工程をその後の酸化と併合する
ことは本発明の枠内にある。この場合酸化時に酸化温度
に入る際に再結晶化が始まる温度分布を経過することが
保証されなければならない。
【0019】またシリコン層を全体として再結晶化し、
その後初めてスペーサを形成する異方性エッチング工程
を実施することも可能である。
その後初めてスペーサを形成する異方性エッチング工程
を実施することも可能である。
【0020】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【0021】SOI基板は例えばp+ドープされている
単結晶シリコンウェハ1、その上に配設されたSiO2
からなる絶縁層2及び更にその上に配設された単結晶シ
リコン層3を含んでいる(図1参照)。SOI基板は有
利には直接ウェハボンディング(DWB)法により形成
される。絶縁層2の厚さは例えば2μmとなる。単結晶
シリコン層3の厚さは例えば20μmとなる。単結晶シ
リコン層3は例えば燐原子1014/cm3のドーパント
濃度でnドープされている。単結晶シリコン層3内には
後にデバイスが形成される。
単結晶シリコンウェハ1、その上に配設されたSiO2
からなる絶縁層2及び更にその上に配設された単結晶シ
リコン層3を含んでいる(図1参照)。SOI基板は有
利には直接ウェハボンディング(DWB)法により形成
される。絶縁層2の厚さは例えば2μmとなる。単結晶
シリコン層3の厚さは例えば20μmとなる。単結晶シ
リコン層3は例えば燐原子1014/cm3のドーパント
濃度でnドープされている。単結晶シリコン層3内には
後にデバイスが形成される。
【0022】単結晶シリコン層3の表面にはトレンチマ
スク4が施される。このトレンチマスク4は下部層4
1、中間層42及び上部層43を含んでいる。下部層4
1は例えば熱酸化により50nmの厚さに形成される。
中間層42は例えばSi3N4のCVD析出により例えば
150nmの厚さに形成される。上部層43は例えばS
iO2のCVD析出により1600nmの厚さに形成さ
れる。トレンチマスク4は構造化するにはこれらの成層
上にレジストマスク(図示せず)を施す。トレンチマス
ク4はレジストマスクを使用してCHF3/O2ドライエ
ッチング処理で構造化される。このトレンチマスクはト
レンチを深くエッチングするのに適したものでなければ
ならない。
スク4が施される。このトレンチマスク4は下部層4
1、中間層42及び上部層43を含んでいる。下部層4
1は例えば熱酸化により50nmの厚さに形成される。
中間層42は例えばSi3N4のCVD析出により例えば
150nmの厚さに形成される。上部層43は例えばS
iO2のCVD析出により1600nmの厚さに形成さ
れる。トレンチマスク4は構造化するにはこれらの成層
上にレジストマスク(図示せず)を施す。トレンチマス
ク4はレジストマスクを使用してCHF3/O2ドライエ
ッチング処理で構造化される。このトレンチマスクはト
レンチを深くエッチングするのに適したものでなければ
ならない。
【0023】レジストマスクを剥離により除去した後ト
レンチマスク4を使用してトレンチ5を単結晶シリコン
層3内にエッチングする(図1参照)。エッチングは例
えばCl2/O2の化学反応でのドライエッチングで異方
性に実施される。エッチングはSiO2に対して選択的
に行われる。従って絶縁層2の表面はこのエッチングに
より腐食されることはない。絶縁層2の表面が露出され
ると直ちに横方向のエッチング処理成分が僅かに単結晶
シリコン層3に作用する。その際絶縁層2と単結晶シリ
コン層3との界面にアンダーエッチング部6が形成され
ることになる。これらのアンダーエッチング部は絶縁層
2の表面のトレンチ5の断面を拡張する(図1参照)。
アンダーエッチング部6の寸法は過エッチングの程度に
依存する。過エッチングは通常10〜50%である。
レンチマスク4を使用してトレンチ5を単結晶シリコン
層3内にエッチングする(図1参照)。エッチングは例
えばCl2/O2の化学反応でのドライエッチングで異方
性に実施される。エッチングはSiO2に対して選択的
に行われる。従って絶縁層2の表面はこのエッチングに
より腐食されることはない。絶縁層2の表面が露出され
ると直ちに横方向のエッチング処理成分が僅かに単結晶
シリコン層3に作用する。その際絶縁層2と単結晶シリ
コン層3との界面にアンダーエッチング部6が形成され
ることになる。これらのアンダーエッチング部は絶縁層
2の表面のトレンチ5の断面を拡張する(図1参照)。
アンダーエッチング部6の寸法は過エッチングの程度に
依存する。過エッチングは通常10〜50%である。
【0024】次いで全面的にほぼ一様なエッジ被覆を有
する非晶質シリコン層7が析出される。このシリコン層
7は例えば400〜500℃の温度でのCVD法により
析出される(図2参照)。
する非晶質シリコン層7が析出される。このシリコン層
7は例えば400〜500℃の温度でのCVD法により
析出される(図2参照)。
【0025】非晶質シリコン層7は用途に応じた絶縁ト
レンチの条件次第でドープせずに析出しても、ドープし
て析出してもよい。非晶質シリコン層7をドープして析
出した場合少なくとも1020at/cm3のドーパント
濃度に調整すると有利である。この場合表面の熱酸化に
より生じるSiO2は燐ケイ酸ガラス又はホウケイ酸ガ
ラスのようなドープされたガラスと同様僅かにではある
が強化された流動挙動を示す。この流動挙動によって機
械的応力は付加的に低減される。
レンチの条件次第でドープせずに析出しても、ドープし
て析出してもよい。非晶質シリコン層7をドープして析
出した場合少なくとも1020at/cm3のドーパント
濃度に調整すると有利である。この場合表面の熱酸化に
より生じるSiO2は燐ケイ酸ガラス又はホウケイ酸ガ
ラスのようなドープされたガラスと同様僅かにではある
が強化された流動挙動を示す。この流動挙動によって機
械的応力は付加的に低減される。
【0026】非晶質シリコン層7の層厚はアンダーエッ
チング部6の寸法により調整される。この層厚は例えば
500nmとなる。異方性ドライエッチング処理、例え
ばHBr/Cl2プラズマ中でこの非晶質シリコン層7
はトレンチマスク4及び絶縁層2の水平面が露出される
までエッチングされる(図3参照)。その際トレンチ5
の側壁にスペーサ8が形成される。
チング部6の寸法により調整される。この層厚は例えば
500nmとなる。異方性ドライエッチング処理、例え
ばHBr/Cl2プラズマ中でこの非晶質シリコン層7
はトレンチマスク4及び絶縁層2の水平面が露出される
までエッチングされる(図3参照)。その際トレンチ5
の側壁にスペーサ8が形成される。
【0027】例えば800℃での熱処理でスペーサ8の
非晶質シリコンが単結晶シリコン3の表面を発端として
再結晶化される。熱処理はスペーサ8全体が再結晶化さ
れるまで実施される。図4には単結晶シリコン層3と再
結晶化されたスペーサ8との間の界面が点線で示されて
いる。再結晶化後スペーサ8の結晶格子は単結晶シリコ
ン層3の配列に適合する。
非晶質シリコンが単結晶シリコン3の表面を発端として
再結晶化される。熱処理はスペーサ8全体が再結晶化さ
れるまで実施される。図4には単結晶シリコン層3と再
結晶化されたスペーサ8との間の界面が点線で示されて
いる。再結晶化後スペーサ8の結晶格子は単結晶シリコ
ン層3の配列に適合する。
【0028】引続きスペーサ8が例えば部分的に酸化さ
れる(図5参照)。その際スペーサ8の表面にSiO2
層9が形成される。この酸化は例えば湿気雰囲気下に1
000℃〜1200℃で実施される。再結晶化及び酸化
に対する熱処理は適切な温度分布により統合可能であ
る。SiO2層9はスペーサ8の表面に対して垂直方向
に約400nmの厚さを有する。トレンチ5の上縁及び
トレンチ5の底面でSiO2層9は若干丸みを示してお
り、殆どバーズビークを示していないといってよい。S
iO2層9では機械的応力は主としてスペーサ8との界
面に生じる。この場合単結晶シリコン層3には欠陥は全
く形成されない。
れる(図5参照)。その際スペーサ8の表面にSiO2
層9が形成される。この酸化は例えば湿気雰囲気下に1
000℃〜1200℃で実施される。再結晶化及び酸化
に対する熱処理は適切な温度分布により統合可能であ
る。SiO2層9はスペーサ8の表面に対して垂直方向
に約400nmの厚さを有する。トレンチ5の上縁及び
トレンチ5の底面でSiO2層9は若干丸みを示してお
り、殆どバーズビークを示していないといってよい。S
iO2層9では機械的応力は主としてスペーサ8との界
面に生じる。この場合単結晶シリコン層3には欠陥は全
く形成されない。
【0029】絶縁トレンチの形成のためにトレンチ5内
に残留する空間(図5参照)を一様なエッジ被覆を有す
るSiO2層の全面的析出により充填することは本発明
の枠内にある。それにはO3及びSi(OC2H5)4を含
有する処理ガス、いわゆるオゾン/TEOS(テトラ・
エトキシ・オルト・シリケート)の使用下のCVD析出
が適している。
に残留する空間(図5参照)を一様なエッジ被覆を有す
るSiO2層の全面的析出により充填することは本発明
の枠内にある。それにはO3及びSi(OC2H5)4を含
有する処理ガス、いわゆるオゾン/TEOS(テトラ・
エトキシ・オルト・シリケート)の使用下のCVD析出
が適している。
【0030】図4を出発点とする本発明の他の実施態様
においてはスペーサ8は完全に酸化される。その際Si
O2スペーサ10が形成される(図6参照)。熱酸化は
例えば湿気雰囲気下に1000℃〜1200℃で実施さ
れる。処理を単純化するため熱処理と再結晶及び酸化処
理を適切な温度分布を使用して統合してもよい。スペー
サ8の完全酸化の際にトレンチの底面及びトレンチ上縁
にバーズビーク構造物が形成されることになる。しかし
それにより惹起される機械的応力は比較される未処理ト
レンチの酸化よりも明らかに僅かである。それと共に単
結晶シリコン層3内の結晶欠陥密度は明らかに低減され
る。
においてはスペーサ8は完全に酸化される。その際Si
O2スペーサ10が形成される(図6参照)。熱酸化は
例えば湿気雰囲気下に1000℃〜1200℃で実施さ
れる。処理を単純化するため熱処理と再結晶及び酸化処
理を適切な温度分布を使用して統合してもよい。スペー
サ8の完全酸化の際にトレンチの底面及びトレンチ上縁
にバーズビーク構造物が形成されることになる。しかし
それにより惹起される機械的応力は比較される未処理ト
レンチの酸化よりも明らかに僅かである。それと共に単
結晶シリコン層3内の結晶欠陥密度は明らかに低減され
る。
【0031】単結晶シリコン層3内にトレンチに隣接し
てドープされた領域を形成するには、この領域はスペー
サ8がドープされたシリコンから形成されている場合、
スペーサ8からの拡散により形成される。スペーサ8内
のドーパント濃度が少なくとも1020cm-3である場
合、スペーサ8の完全酸化後SiO2スペーサ10は燐
ケイ酸ガラス又はホウケイ酸ガラスのようなドープされ
たガラスと同様に改善された流動挙動を示す。それによ
り付加的に機械的応力が低減される。
てドープされた領域を形成するには、この領域はスペー
サ8がドープされたシリコンから形成されている場合、
スペーサ8からの拡散により形成される。スペーサ8内
のドーパント濃度が少なくとも1020cm-3である場
合、スペーサ8の完全酸化後SiO2スペーサ10は燐
ケイ酸ガラス又はホウケイ酸ガラスのようなドープされ
たガラスと同様に改善された流動挙動を示す。それによ
り付加的に機械的応力が低減される。
【0032】次にSiO2スペーサ10間に残留するト
レンチ5内の空間は非晶質シリコン層の析出及びそれに
次ぐエッチングによりシリコン充填材11で満たされる
(図7参照)。引続きシリコン充填材11の表面に例え
ば湿気雰囲気下に1000℃〜1200℃での熱酸化に
よりシリコン充填材11を完全に覆うSiO2からなる
絶縁遮蔽物12が設けられる。
レンチ5内の空間は非晶質シリコン層の析出及びそれに
次ぐエッチングによりシリコン充填材11で満たされる
(図7参照)。引続きシリコン充填材11の表面に例え
ば湿気雰囲気下に1000℃〜1200℃での熱酸化に
よりシリコン充填材11を完全に覆うSiO2からなる
絶縁遮蔽物12が設けられる。
【0033】図5又は図7に示すように絶縁トレンチの
形成後プレーナプロセスの枠内でデバイスが単結晶シリ
コン層3内に形成される。これらのデバイスは相互の絶
縁のためそれぞれ完全に絶縁トレンチにより囲まれる単
結晶シリコン層3の島内に配設される。
形成後プレーナプロセスの枠内でデバイスが単結晶シリ
コン層3内に形成される。これらのデバイスは相互の絶
縁のためそれぞれ完全に絶縁トレンチにより囲まれる単
結晶シリコン層3の島内に配設される。
【0034】本発明方法により形成された絶縁トレンチ
は特に500Vのスマート・パワー・チッププロセスで
の集積に適している。
は特に500Vのスマート・パワー・チッププロセスで
の集積に適している。
【0035】欠陥の低減を側壁のドープ化及びトレンチ
の充填と統合して行うことにより本発明方法は著しいプ
ロセスの簡素化を可能とする。本発明方法ではCMOS
仕上げによる従来の方法のみを使用するため、どのCM
OS法とも併立し得るものである。本発明方法を種々の
トレンチの幾何学形状に最適化するには単に析出される
シリコン層の厚さ及び酸化時間を変化させることのみが
必要である。
の充填と統合して行うことにより本発明方法は著しいプ
ロセスの簡素化を可能とする。本発明方法ではCMOS
仕上げによる従来の方法のみを使用するため、どのCM
OS法とも併立し得るものである。本発明方法を種々の
トレンチの幾何学形状に最適化するには単に析出される
シリコン層の厚さ及び酸化時間を変化させることのみが
必要である。
【図1】本発明によりトレンチマスク及び底面にアンダ
ーエッチングを有するエッチングされたトレンチを有す
るSOI基板の断面図。
ーエッチングを有するエッチングされたトレンチを有す
るSOI基板の断面図。
【図2】シリコン層を析出後のSOI基板の断面図。
【図3】シリコン層から異方性エッチングによりスペー
サを形成後のSOI基板の断面図。
サを形成後のSOI基板の断面図。
【図4】スペーサの再結晶化後のSOI基板の断面図。
【図5】再結晶化されたスペーサを部分的に酸化した後
のSOI基板の断面図。
のSOI基板の断面図。
【図6】シリコンスペーサを完全酸化した後のSOI基
板の断面図。
板の断面図。
【図7】トレンチ内に残留する空間をシリコン充填材で
満たし及びこのシリコン充填材の表面を酸化した後のS
OI基板の断面図。
満たし及びこのシリコン充填材の表面を酸化した後のS
OI基板の断面図。
1 単結晶シリコンウェハ 2 絶縁層 3 単結晶シリコン層 4 トレンチマスク 41 トレンチマスクの下部層 42 トレンチマスクの中間層 43 トレンチマスクの上部層 5 トレンチ 6 アンダーエッチング部 7 非晶質シリコン層 8 スペーサ(シリコン構造物) 9 SiO2層 10 SiO2スペーサ 11 シリコン充填材 12 絶縁遮蔽物
Claims (8)
- 【請求項1】 SOI基板が単結晶シリコンウェハ
(1)、その上に配設されたSiO2 からなる絶縁層
(2)及び更にその上に配設された単結晶シリコン層
(3)を含んでおり、単結晶シリコン層(3)内に、絶
縁層(2)上にまで達しその断面が絶縁層(2)の表面
で単結晶シリコン層(3)のアンダーエッチング部
(6)により拡張されるトレンチ(5)をエッチング
し、少なくともトレンチ(5)の側壁を覆いアンダーエ
ッチング部(6)を充填するシリコン構造物(8)を形
成し、このシリコン構造物(8)を熱処理工程で再結晶
化し、シリコン構造物(8)を少なくとも部分的に酸化
し、トレンチ(6)を絶縁構造物(11、12)で充填
することを特徴とするSOI基板内に絶縁トレンチを形
成する方法。 - 【請求項2】 シリコン構造物(8)をほぼ一様なエッ
ジ被覆を有する非晶質シリコン層(7)の全面的析出及
びそれに次ぐ異方性エッチングによりスペーサとして形
成することを特徴とする請求項1記載の方法。 - 【請求項3】 シリコン構造物(8)を少なくとも10
18at/cm3 のドーパント濃度でドープされたシリコ
ンから形成することを特徴とする請求項1又は2記載の
方法。 - 【請求項4】 シリコン構造物(8)の再結晶化及び酸
化を熱処理工程で実施することを特徴とする請求項1な
いし3の1つに記載の方法。 - 【請求項5】 トレンチ(5)内に絶縁構造物を形成す
るためにその残留空間をシリコン充填材(11)で満た
し、シリコン充填材(11)の表面を酸化することによ
りシリコン充填材(11)を完全に覆う絶縁遮蔽物(1
2)を形成することを特徴とする請求項1ないし4の1
つに記載の方法。 - 【請求項6】 トレンチ(5)内に絶縁構造物を形成す
るためその残留空間をCVD法で一様に析出されるSi
O2 で満たすことを特徴とする請求項1ないし4の1つ
に記載の方法。 - 【請求項7】 トレンチ(5)の充填をO3 及びSi
(OC2H5)4 を含有する処理ガスの使用下に実施する
ことを特徴とする請求項6記載の方法。 - 【請求項8】 トレンチ(5)のエッチングをSiO2
からなる下部層(41)、Si3N4からなる中間層(4
2)及びSiO2からなる上部層(43)の成層を有す
るトレンチマスク(4)の使用下に実施することを特徴
とする請求項1ないし7の1つに記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4332842.3 | 1993-09-27 | ||
DE4332842 | 1993-09-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07153833A true JPH07153833A (ja) | 1995-06-16 |
Family
ID=6498736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6253085A Ceased JPH07153833A (ja) | 1993-09-27 | 1994-09-21 | Soi基板内に絶縁トレンチを形成する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5416041A (ja) |
EP (1) | EP0645808B1 (ja) |
JP (1) | JPH07153833A (ja) |
DE (1) | DE59409202D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6372599B1 (en) | 1999-01-14 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07505013A (ja) * | 1991-11-15 | 1995-06-01 | アナログ・デバイセズ・インコーポレイテッド | 絶縁体を充填した深いトレンチを半導体基板に製作する方法 |
EP0603106A2 (en) * | 1992-12-16 | 1994-06-22 | International Business Machines Corporation | Method to reduce stress from trench structure on SOI wafer |
EP0631306B1 (de) * | 1993-06-23 | 2000-04-26 | Siemens Aktiengesellschaft | Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien |
KR0151051B1 (ko) * | 1995-05-30 | 1998-12-01 | 김광호 | 반도체장치의 절연막 형성방법 |
US5750432A (en) * | 1995-06-07 | 1998-05-12 | Harris Corporation | Defect control in formation of dielectrically isolated semiconductor device regions |
DE19538005A1 (de) | 1995-10-12 | 1997-04-17 | Fraunhofer Ges Forschung | Verfahren zum Erzeugen einer Grabenisolation in einem Substrat |
JPH09172061A (ja) * | 1995-12-18 | 1997-06-30 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
US5771150A (en) * | 1996-01-03 | 1998-06-23 | Micron Technology, Inc. | Capacitor constructions |
US6211039B1 (en) * | 1996-11-12 | 2001-04-03 | Micron Technology, Inc. | Silicon-on-insulator islands and method for their formation |
US5811315A (en) * | 1997-03-13 | 1998-09-22 | National Semiconductor Corporation | Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure |
US5869384A (en) * | 1997-03-17 | 1999-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench filling method employing silicon liner layer and gap filling silicon oxide trench fill layer |
DE19728282A1 (de) * | 1997-07-02 | 1999-01-07 | Siemens Ag | Herstellverfahren für einen Isolationsgraben in einem SOI-Substrat |
US6140203A (en) * | 1997-10-31 | 2000-10-31 | Micron Technology, Inc. | Capacitor constructions and semiconductor processing method of forming capacitor constructions |
US6153478A (en) * | 1998-01-28 | 2000-11-28 | United Microelectronics Corp. | STI process for eliminating kink effect |
US5929508A (en) * | 1998-05-21 | 1999-07-27 | Harris Corp | Defect gettering by induced stress |
US6093623A (en) * | 1998-08-04 | 2000-07-25 | Micron Technology, Inc. | Methods for making silicon-on-insulator structures |
US6423613B1 (en) | 1998-11-10 | 2002-07-23 | Micron Technology, Inc. | Low temperature silicon wafer bond process with bulk material bond strength |
KR100340864B1 (ko) * | 1999-11-04 | 2002-06-20 | 박종섭 | 버즈 빅 현상을 이용한 이중막 실리콘 기판의 제조 방법 |
US6306723B1 (en) | 2000-03-13 | 2001-10-23 | Chartered Semiconductor Manufacturing Ltd. | Method to form shallow trench isolations without a chemical mechanical polish |
US6429092B1 (en) | 2000-06-19 | 2002-08-06 | Infineon Technologies Ag | Collar formation by selective oxide deposition |
JP2002076113A (ja) * | 2000-08-31 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
EP1220312A1 (en) * | 2000-12-29 | 2002-07-03 | STMicroelectronics S.r.l. | Integration process on a SOI substrate of a semiconductor device comprising at least a dielectrically isolated well |
US6524929B1 (en) | 2001-02-26 | 2003-02-25 | Advanced Micro Devices, Inc. | Method for shallow trench isolation using passivation material for trench bottom liner |
US6852167B2 (en) | 2001-03-01 | 2005-02-08 | Micron Technology, Inc. | Methods, systems, and apparatus for uniform chemical-vapor depositions |
US6486038B1 (en) * | 2001-03-12 | 2002-11-26 | Advanced Micro Devices | Method for and device having STI using partial etch trench bottom liner |
US6521510B1 (en) | 2001-03-23 | 2003-02-18 | Advanced Micro Devices, Inc. | Method for shallow trench isolation with removal of strained island edges |
US6534379B1 (en) | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | Linerless shallow trench isolation method |
US6583488B1 (en) | 2001-03-26 | 2003-06-24 | Advanced Micro Devices, Inc. | Low density, tensile stress reducing material for STI trench fill |
JP3808763B2 (ja) * | 2001-12-14 | 2006-08-16 | 株式会社東芝 | 半導体メモリ装置およびその製造方法 |
KR100418435B1 (ko) * | 2001-12-26 | 2004-02-14 | 한국전자통신연구원 | 전력 집적회로 소자의 제조 방법 |
US7160577B2 (en) | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
DE102004017073B4 (de) * | 2004-04-07 | 2012-04-19 | X-Fab Semiconductor Foundries Ag | Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten |
US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
US7790543B2 (en) * | 2008-01-11 | 2010-09-07 | International Business Machines Corporation | Device structures for a metal-oxide-semiconductor field effect transistor and methods of fabricating such device structures |
US7772651B2 (en) * | 2008-01-11 | 2010-08-10 | International Business Machines Corporation | Semiconductor-on-insulator high-voltage device structures, methods of fabricating such device structures, and design structures for high-voltage circuits |
US7790524B2 (en) * | 2008-01-11 | 2010-09-07 | International Business Machines Corporation | Device and design structures for memory cells in a non-volatile random access memory and methods of fabricating such device structures |
US7786535B2 (en) * | 2008-01-11 | 2010-08-31 | International Business Machines Corporation | Design structures for high-voltage integrated circuits |
JP2009238980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
US20100019322A1 (en) * | 2008-07-23 | 2010-01-28 | International Business Machines Corporation | Semiconductor device and method of manufacturing |
CN101996922B (zh) * | 2009-08-13 | 2013-09-04 | 上海丽恒光微电子科技有限公司 | Soi晶片及其形成方法 |
EP2390907B1 (en) | 2010-05-25 | 2012-11-14 | Soitec | Trench structure in multilayer wafer |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4569701A (en) * | 1984-04-05 | 1986-02-11 | At&T Bell Laboratories | Technique for doping from a polysilicon transfer layer |
JPS6132540A (ja) * | 1984-07-25 | 1986-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS61182220A (ja) * | 1985-02-08 | 1986-08-14 | Nec Corp | 半導体装置の製造方法 |
JPS6222453A (ja) * | 1985-07-22 | 1987-01-30 | Oki Electric Ind Co Ltd | 素子分離領域の形成方法 |
JPS62245646A (ja) * | 1986-04-18 | 1987-10-26 | Sony Corp | 半導体装置の製造方法 |
US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
JPS62276850A (ja) * | 1986-05-23 | 1987-12-01 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
US5156995A (en) * | 1988-04-01 | 1992-10-20 | Cornell Research Foundation, Inc. | Method for reducing or eliminating interface defects in mismatched semiconductor epilayers |
US4956307A (en) * | 1988-11-10 | 1990-09-11 | Texas Instruments, Incorporated | Thin oxide sidewall insulators for silicon-over-insulator transistors |
US5061653A (en) * | 1989-02-22 | 1991-10-29 | Texas Instruments Incorporated | Trench isolation process |
JPH0350822A (ja) * | 1989-07-19 | 1991-03-05 | Sharp Corp | 半導体装置の製造方法 |
JPH0821619B2 (ja) * | 1989-10-13 | 1996-03-04 | 株式会社東芝 | 半導体装置 |
JPH03129854A (ja) * | 1989-10-16 | 1991-06-03 | Toshiba Corp | 半導体装置の製造方法 |
JPH03283636A (ja) * | 1990-03-30 | 1991-12-13 | Nippon Soken Inc | 半導体基板の製造方法 |
KR960006714B1 (ko) * | 1990-05-28 | 1996-05-22 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
JP2589209B2 (ja) * | 1990-09-27 | 1997-03-12 | 株式会社東芝 | 半導体装置の素子間分離領域の形成方法 |
JPH04137557A (ja) * | 1990-09-28 | 1992-05-12 | Toshiba Corp | メモリーセル |
US5192708A (en) * | 1991-04-29 | 1993-03-09 | International Business Machines Corporation | Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization |
-
1994
- 1994-08-15 US US08/290,097 patent/US5416041A/en not_active Expired - Fee Related
- 1994-08-18 DE DE59409202T patent/DE59409202D1/de not_active Expired - Fee Related
- 1994-08-18 EP EP94112937A patent/EP0645808B1/de not_active Expired - Lifetime
- 1994-09-21 JP JP6253085A patent/JPH07153833A/ja not_active Ceased
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6372599B1 (en) | 1999-01-14 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
US6461935B2 (en) | 1999-01-14 | 2002-10-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing trench-shaped isolator |
Also Published As
Publication number | Publication date |
---|---|
US5416041A (en) | 1995-05-16 |
DE59409202D1 (de) | 2000-04-20 |
EP0645808A1 (de) | 1995-03-29 |
EP0645808B1 (de) | 2000-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH07153833A (ja) | Soi基板内に絶縁トレンチを形成する方法 | |
US5989978A (en) | Shallow trench isolation of MOSFETS with reduced corner parasitic currents | |
US7915173B2 (en) | Shallow trench isolation structure having reduced dislocation density | |
JPH0799241A (ja) | スマート・パワー・チップ用基板内に絶縁トレンチを形成する方法 | |
US4916086A (en) | Method of manufacturing a semiconductor device having rounded trench corners | |
US5496765A (en) | Method for manufacturing an insulating trench in a substrate for smart-power technologies | |
US20040209479A1 (en) | Semiconductor device having trench isolation layer and a method of forming the same | |
US6180466B1 (en) | Isotropic assisted dual trench etch | |
JPS6340337A (ja) | 集積回路分離法 | |
JPH0758196A (ja) | スマート・パワー・チップ用基板にトレンチを形成する方法 | |
JPH08293541A (ja) | 半導体装置の素子分離方法 | |
US5882981A (en) | Mesa isolation Refill Process for Silicon on Insulator Technology Using Flowage Oxides as the Refill Material | |
KR100234408B1 (ko) | 반도체장치의 소자분리방법 | |
JP3974286B2 (ja) | 浅いトレンチアイソレーション方法 | |
JP3363420B2 (ja) | 自己整合トレンチを有するパターン付きシリコン・オン・インシュレータ基板の製造方法 | |
US7273794B2 (en) | Shallow trench isolation fill by liquid phase deposition of SiO2 | |
JPH11260908A (ja) | 半導体パワ―集積回路の素子隔離構造及びその形成方法 | |
JP2000188324A (ja) | 半導体素子の隔離領域の形成方法 | |
JP2002373935A (ja) | トレンチ素子分離方法 | |
KR100244299B1 (ko) | 반도체소자의 격리영역 및 그 형성방법 | |
US20020090797A1 (en) | Method for protecting insulation corners of shallow trenches by oxidation of poly silicon | |
KR0148602B1 (ko) | 반도체 장치의 소자 격리방법 | |
US7022584B2 (en) | Method of manufacturing a shallow trench isolation structure | |
US6261966B1 (en) | Method for improving trench isolation | |
KR100297171B1 (ko) | 반도체소자의소자분리방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040628 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040701 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20041202 |