JPH11260908A - 半導体パワ―集積回路の素子隔離構造及びその形成方法 - Google Patents
半導体パワ―集積回路の素子隔離構造及びその形成方法Info
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- JPH11260908A JPH11260908A JP11008689A JP868999A JPH11260908A JP H11260908 A JPH11260908 A JP H11260908A JP 11008689 A JP11008689 A JP 11008689A JP 868999 A JP868999 A JP 868999A JP H11260908 A JPH11260908 A JP H11260908A
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Abstract
(57)【要約】
【課題】 製造工程を簡略化し得る半導体パワー集積回
路の素子隔離構造及びその形成方法を提供する。 【解決手段】 半導体パワー集積回路の素子隔離構造で
あって、高電圧素子を含む領域と低電圧素子を含む領域
がインターフェーシング領域を介して設けられた半導体
ＳＯＩ基板の上面に第１絶縁膜パターンを、該基板の該
高電圧素子を含む領域と該インターフェーシング領域と
の境界部に形成されたトレンチの上部と内部を含む該イ
ンターフェーシング領域及び該低電圧素子を含む領域の
上面の所定部位にフィールド絶縁膜を、それぞれ設ける
と共に、該トレンチの壁面に第４絶縁膜、第５絶縁膜、
導電膜をこの順に設けたことを特徴とする素子の隔離構
造。
路の素子隔離構造及びその形成方法を提供する。 【解決手段】 半導体パワー集積回路の素子隔離構造で
あって、高電圧素子を含む領域と低電圧素子を含む領域
がインターフェーシング領域を介して設けられた半導体
ＳＯＩ基板の上面に第１絶縁膜パターンを、該基板の該
高電圧素子を含む領域と該インターフェーシング領域と
の境界部に形成されたトレンチの上部と内部を含む該イ
ンターフェーシング領域及び該低電圧素子を含む領域の
上面の所定部位にフィールド絶縁膜を、それぞれ設ける
と共に、該トレンチの壁面に第４絶縁膜、第５絶縁膜、
導電膜をこの順に設けたことを特徴とする素子の隔離構
造。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の隔離
構造及びその形成方法に係るもので、詳しくは、半導体
ＳＯＩ（Silicon on insulator）基板を利用して高電圧
素子を含む領域と低電圧素子を含む領域とをＬＯＣＯＳ
（Local Oxidation of Silicon）のフィールド絶縁膜に
て隔離させた半導体パワー集積回路（Power Integrated
Circuit）の素子隔離構造及びその形成方法に関するも
のである。
構造及びその形成方法に係るもので、詳しくは、半導体
ＳＯＩ（Silicon on insulator）基板を利用して高電圧
素子を含む領域と低電圧素子を含む領域とをＬＯＣＯＳ
（Local Oxidation of Silicon）のフィールド絶縁膜に
て隔離させた半導体パワー集積回路（Power Integrated
Circuit）の素子隔離構造及びその形成方法に関するも
のである。
【０００２】
【従来の技術】近来、半導体技術の進歩に伴い、一つの
半導体チップ内に一つのシステムを構成する各種の半導
体要素を収納構成することが行われている。コントロー
ラ（Controller）やメモリ（Memory）等の低電圧で動作
する回路もその要素の一つである。
半導体チップ内に一つのシステムを構成する各種の半導
体要素を収納構成することが行われている。コントロー
ラ（Controller）やメモリ（Memory）等の低電圧で動作
する回路もその要素の一つである。
【０００３】一方、このようなシステムを軽量化及びコ
ンパクト化すべく、システムの電源要素である高電圧
（High Voltage、以下、ＨＶという）回路を高電圧パワ
ートランジスタにて構成し、低電圧（Low Voltage、以
下、ＬＶという）の回路であるＣＭＯＳ回路と一緒に同
一チップ内に収納している。
ンパクト化すべく、システムの電源要素である高電圧
（High Voltage、以下、ＨＶという）回路を高電圧パワ
ートランジスタにて構成し、低電圧（Low Voltage、以
下、ＬＶという）の回路であるＣＭＯＳ回路と一緒に同
一チップ内に収納している。
【０００４】要するに、チップの大きさ及び重さを減ら
すために、前記の高電圧の回路をＨＶトランジスタ（以
下、ＨＶ・ＴＲと称す）にて構成（該回路をパワー集積
回路（ＩＣ）という）し、このＨＶ・ＴＲを含む回路と
ＬＶ・ＣＭＯＳ回路とを一つのチップ内に収納して一つ
のシステムを構成させたものである。
すために、前記の高電圧の回路をＨＶトランジスタ（以
下、ＨＶ・ＴＲと称す）にて構成（該回路をパワー集積
回路（ＩＣ）という）し、このＨＶ・ＴＲを含む回路と
ＬＶ・ＣＭＯＳ回路とを一つのチップ内に収納して一つ
のシステムを構成させたものである。
【０００５】従来は、ＨＶブレークダウン（Breakdow
n）を具現するため厚いエピ層（epi layer）を有するウ
ェーハに深い接合溝（Deep Junction Depth）を形成し
ていたが、製造の際かなりの拡散時間（Diffusion tim
e）を要するため処理量が低下するという問題があり、
しかもＨＶ素子を含む領域（以下、ＨＶ素子領域とい
う）とＬＶ・ＣＭＯＳ素子を含む領域（以下、ＬＶ素子
領域という）間の隔離を接合隔離（Junction isolatio
n）又は自己隔離（Self-isolation）させねばならず、
チップ・サイズが大きくなるという問題があった。
n）を具現するため厚いエピ層（epi layer）を有するウ
ェーハに深い接合溝（Deep Junction Depth）を形成し
ていたが、製造の際かなりの拡散時間（Diffusion tim
e）を要するため処理量が低下するという問題があり、
しかもＨＶ素子を含む領域（以下、ＨＶ素子領域とい
う）とＬＶ・ＣＭＯＳ素子を含む領域（以下、ＬＶ素子
領域という）間の隔離を接合隔離（Junction isolatio
n）又は自己隔離（Self-isolation）させねばならず、
チップ・サイズが大きくなるという問題があった。
【０００６】このような問題を解決する技術として登場
したのがＳＯＩ基板を利用するＩＣ技術（以下、ＳＯＩ
技術という）であって、前記の両素子領域の隔離をトレ
ンチ（Trench）にて行うことによって、チップ・サイズ
の増加を押さえると共に処理量も向上させている。
したのがＳＯＩ基板を利用するＩＣ技術（以下、ＳＯＩ
技術という）であって、前記の両素子領域の隔離をトレ
ンチ（Trench）にて行うことによって、チップ・サイズ
の増加を押さえると共に処理量も向上させている。
【０００７】このようなＳＯＩ技術を利用するパワー集
積回路では、ＨＶ素子領域とＬＶ素子領域をどのように
して隔離するかということが核心技術となる。
積回路では、ＨＶ素子領域とＬＶ素子領域をどのように
して隔離するかということが核心技術となる。
【０００８】この点に関し従来は、ＨＶ素子領域のＬＶ
素子領域側をトレンチにより、ＬＶ素子領域のＨＶ素子
領域側をＬＯＣＯＳによりそれぞれ隔離し、更に両領域
間にインターフェーシング領域を設け、該インタフェー
シング領域をＣＶＤ酸化膜（ＳｉＯ2のフィールド酸化
膜）にて形成していた。
素子領域側をトレンチにより、ＬＶ素子領域のＨＶ素子
領域側をＬＯＣＯＳによりそれぞれ隔離し、更に両領域
間にインターフェーシング領域を設け、該インタフェー
シング領域をＣＶＤ酸化膜（ＳｉＯ2のフィールド酸化
膜）にて形成していた。
【０００９】具体的には、図６に示すように、ＨＶ・Ｔ
Ｒ素子を含むＨＶ素子領域１ｈｒと、ＬＶ・ＣＭＯＳ素
子を含むＬＶ素子領域１ｌｒと、両領域の間に設けられ
たインターフェーシング領域１ｉｒをそれぞれ備えた半
導体ＳＯＩ基板１；と、該半導体ＳＯＩ基板内の該ＨＶ
素子領域と該インタフェーシング領域との境界に形成さ
れたトレンチ４；と、該トレンチの内空間に充填された
ポリシリコン膜６；と、該ポリシリコン膜及び該半導体
ＳＯＩ基板の上面を被覆するように形成された第２Ｓｉ
Ｏ2膜７；と、該トレンチ４の上面を被覆するように形
成された第２ＳｉＯ2膜の上面を被覆するように形成さ
れた第３ＨＬＤ・ＳｉＯ2膜８（ＨＬＤの定義は後
述）；と、該第２ＳｉＯ2膜の該インターフェーシング
領域及び該ＬＶ素子領域の所定の場所にそれぞれ設けら
れた該半導体ＳＯＩ基板が露出せしめられた部分に形成
されたフィールド絶縁膜７ａ；と、から構成されてい
た。
Ｒ素子を含むＨＶ素子領域１ｈｒと、ＬＶ・ＣＭＯＳ素
子を含むＬＶ素子領域１ｌｒと、両領域の間に設けられ
たインターフェーシング領域１ｉｒをそれぞれ備えた半
導体ＳＯＩ基板１；と、該半導体ＳＯＩ基板内の該ＨＶ
素子領域と該インタフェーシング領域との境界に形成さ
れたトレンチ４；と、該トレンチの内空間に充填された
ポリシリコン膜６；と、該ポリシリコン膜及び該半導体
ＳＯＩ基板の上面を被覆するように形成された第２Ｓｉ
Ｏ2膜７；と、該トレンチ４の上面を被覆するように形
成された第２ＳｉＯ2膜の上面を被覆するように形成さ
れた第３ＨＬＤ・ＳｉＯ2膜８（ＨＬＤの定義は後
述）；と、該第２ＳｉＯ2膜の該インターフェーシング
領域及び該ＬＶ素子領域の所定の場所にそれぞれ設けら
れた該半導体ＳＯＩ基板が露出せしめられた部分に形成
されたフィールド絶縁膜７ａ；と、から構成されてい
た。
【００１０】ここで、前記のトレンチ４の壁面と前記の
ポリシリコン膜６との間には更に第２ＨＬＤ・ＳｉＯ2
膜５が形成されており、また前記のインタフェーシング
領域１ｉｒに形成されるフィールド絶縁膜７ａは前記の
第３ＨＬＤ・ＳｉＯ2膜８に隣接して形成されていた。
ポリシリコン膜６との間には更に第２ＨＬＤ・ＳｉＯ2
膜５が形成されており、また前記のインタフェーシング
領域１ｉｒに形成されるフィールド絶縁膜７ａは前記の
第３ＨＬＤ・ＳｉＯ2膜８に隣接して形成されていた。
【００１１】一方、このような従来の半導体パワー集積
回路の素子隔離構造は、下記の方法にて形成されてい
た。先ず、半導体ＳＯＩ基板１の上面にハードマスク用
のＳｉＯ2膜２(厚さ：１０００Å)を高温低圧化学気相
蒸着（High temperature Low pressure Deposition：以
下、ＨＬＤという）法にて形成（以下、ＨＬＤ法により
形成されたシリコン酸化膜をＨＬＤ・ＳｉＯ2膜とい
う）する。ここで、該半導体ＳＯＩ基板にはＨＶ素子領
域１ｈｒとＬＶ素子領域１ｌｒがインタフェーシング領
域１ｉｒを間に介してそれぞれ設定されている（図７
（Ａ）参照）。
回路の素子隔離構造は、下記の方法にて形成されてい
た。先ず、半導体ＳＯＩ基板１の上面にハードマスク用
のＳｉＯ2膜２(厚さ：１０００Å)を高温低圧化学気相
蒸着（High temperature Low pressure Deposition：以
下、ＨＬＤという）法にて形成（以下、ＨＬＤ法により
形成されたシリコン酸化膜をＨＬＤ・ＳｉＯ2膜とい
う）する。ここで、該半導体ＳＯＩ基板にはＨＶ素子領
域１ｈｒとＬＶ素子領域１ｌｒがインタフェーシング領
域１ｉｒを間に介してそれぞれ設定されている（図７
（Ａ）参照）。
【００１２】尚、通常の感光膜はＳｉエッチングに対す
る選択比（Selectivity）が低くてマスクの役割を果た
し得ないため、ハードマスクとしては使えない。
る選択比（Selectivity）が低くてマスクの役割を果た
し得ないため、ハードマスクとしては使えない。
【００１３】次いで、前記の第１ＨＬＤ・ＳｉＯ2膜２
の上面に第１感光膜パターン３を形成し、該第１感光膜
パターンをマスクとして該第１ＨＬＤ・ＳｉＯ2膜をエ
ッチングし、前記の半導体ＳＯＩ基板１の上面を露出さ
せる（図７（Ｂ）参照）。
の上面に第１感光膜パターン３を形成し、該第１感光膜
パターンをマスクとして該第１ＨＬＤ・ＳｉＯ2膜をエ
ッチングし、前記の半導体ＳＯＩ基板１の上面を露出さ
せる（図７（Ｂ）参照）。
【００１４】次いで、前記の第１感光膜パターン３を除
去した後、前記のエッチングされた第１ＨＬＤ・ＳｉＯ
2膜２をハードマスクとして前記の露出せしめられた半
導体ＳＯＩ基板１のシリコン層１ａをエッチングしてト
レンチ４を形成する（該半導体ＳＯＩ基板の絶縁層１ｂ
が露出せしめられる。図７（Ｂ）参照。尚、図中の符号
１ｃはシリコン層である）。
去した後、前記のエッチングされた第１ＨＬＤ・ＳｉＯ
2膜２をハードマスクとして前記の露出せしめられた半
導体ＳＯＩ基板１のシリコン層１ａをエッチングしてト
レンチ４を形成する（該半導体ＳＯＩ基板の絶縁層１ｂ
が露出せしめられる。図７（Ｂ）参照。尚、図中の符号
１ｃはシリコン層である）。
【００１５】次いで、前記のトレンチ４の壁面及び第１
ＨＬＤ・ＳｉＯ2膜２の上面に第１ＳｉＯ2膜（図示せ
ず）を９００℃の水素／酸素雰囲気下で形成した後、該
第１ＳｉＯ2膜の上面に第２ＨＬＤ・ＳｉＯ2膜５（厚
さ：１４００Å）を形成する（図８（Ｂ）参照）。
ＨＬＤ・ＳｉＯ2膜２の上面に第１ＳｉＯ2膜（図示せ
ず）を９００℃の水素／酸素雰囲気下で形成した後、該
第１ＳｉＯ2膜の上面に第２ＨＬＤ・ＳｉＯ2膜５（厚
さ：１４００Å）を形成する（図８（Ｂ）参照）。
【００１６】次いで、前記のトレンチ４の内部空間を含
み前記の第２ＨＬＤ・ＳｉＯ2膜５の上面にポリシリコ
ン膜６を蒸着・形成する（図８（Ｃ）参照）。ここで、
該第２ポリシリコン膜の厚さは、該トレンチの内部空間
が完全に埋まるように該トレンチの幅を考慮して決定す
る。
み前記の第２ＨＬＤ・ＳｉＯ2膜５の上面にポリシリコ
ン膜６を蒸着・形成する（図８（Ｃ）参照）。ここで、
該第２ポリシリコン膜の厚さは、該トレンチの内部空間
が完全に埋まるように該トレンチの幅を考慮して決定す
る。
【００１７】次いで、前記トレンチ４の内部空間に充填
されたポリシリコン膜６の上面が半導体ＳＯＩ基板１の
上面より上に存するように、そして半導体ＳＯＩ基板１
の第２ＨＬＤ・ＳｉＯ2膜５の上面が露出するように、
該ポリシリコン膜をエッチバックする（図９（Ａ）参
照）。
されたポリシリコン膜６の上面が半導体ＳＯＩ基板１の
上面より上に存するように、そして半導体ＳＯＩ基板１
の第２ＨＬＤ・ＳｉＯ2膜５の上面が露出するように、
該ポリシリコン膜をエッチバックする（図９（Ａ）参
照）。
【００１８】次いで、前記トレンチ４の壁面を被覆して
いる第２ＨＬＤ・ＳｉＯ2膜５及び該トレンチの内部空
間に存するポリシリコン膜６は残存するように前記の第
１ＨＬＤ・ＳｉＯ2膜２及び第２ＨＬＤ・ＳｉＯ2膜５を
エッチング溶液に浸して除去する（図９（Ｂ）参照）。
いる第２ＨＬＤ・ＳｉＯ2膜５及び該トレンチの内部空
間に存するポリシリコン膜６は残存するように前記の第
１ＨＬＤ・ＳｉＯ2膜２及び第２ＨＬＤ・ＳｉＯ2膜５を
エッチング溶液に浸して除去する（図９（Ｂ）参照）。
【００１９】次いで、前記のトレンチ4を含む半導体Ｓ
ＯＩ基板１の上面に第２ＳｉＯ2膜７（厚さ：４００
Å）を熱酸化にて形成した後、該第２ＳｉＯ2膜の上面
に更に第３ＨＬＤ・ＳｉＯ2膜８を形成する（図９
（Ｃ）参照）。ここで、該第３ＨＬＤ・ＳｉＯ2膜８の
厚さは、ＨＶ素子領域１ｈｒ配線が通過するとき、降伏
しない程度の厚さに形成する。また、該第２ＳｉＯ2膜
は、９５０℃の水素／酸素雰囲気下で形成する。
ＯＩ基板１の上面に第２ＳｉＯ2膜７（厚さ：４００
Å）を熱酸化にて形成した後、該第２ＳｉＯ2膜の上面
に更に第３ＨＬＤ・ＳｉＯ2膜８を形成する（図９
（Ｃ）参照）。ここで、該第３ＨＬＤ・ＳｉＯ2膜８の
厚さは、ＨＶ素子領域１ｈｒ配線が通過するとき、降伏
しない程度の厚さに形成する。また、該第２ＳｉＯ2膜
は、９５０℃の水素／酸素雰囲気下で形成する。
【００２０】次いで、前記のＨＶ素子領域１ｈｒとイン
タフェーシング領域１ｉｒの境界部に存する第３ＨＬＤ
・ＳｉＯ2膜８の上面に第２感光膜パターン９を形成す
る（図１０（Ａ）参照）。
タフェーシング領域１ｉｒの境界部に存する第３ＨＬＤ
・ＳｉＯ2膜８の上面に第２感光膜パターン９を形成す
る（図１０（Ａ）参照）。
【００２１】次いで、前記の第２感光膜パターン９をマ
スクとして前記の第３ＨＬＤ・ＳｉＯ2膜８をエッチン
グ除去し、前記の第２ＳｉＯ2膜７の上面を露出させる
（図１０（Ｂ）参照）。
スクとして前記の第３ＨＬＤ・ＳｉＯ2膜８をエッチン
グ除去し、前記の第２ＳｉＯ2膜７の上面を露出させる
（図１０（Ｂ）参照）。
【００２２】次いで、前記の第２感光膜パターン９を除
去した（図１０（Ｃ）参照）後、前記露出せしめられた
第２ＳｉＯ2膜７と前記の残存している第３ＨＬＤ・Ｓ
ｉＯ2膜８の上面にＳｉ3Ｎ4膜１０を低圧化学気相蒸着
（Low Pressure Chemical Vapor Deposition press：以
下、ＬＰＣＶＤという）法により形成する（図１１
（Ａ）参照。以下、ＬＰＣＶＤ法により形成されたＳｉ
3Ｎ4膜をＬＰＣＶＤ・Ｓｉ3Ｎ4膜という）。
去した（図１０（Ｃ）参照）後、前記露出せしめられた
第２ＳｉＯ2膜７と前記の残存している第３ＨＬＤ・Ｓ
ｉＯ2膜８の上面にＳｉ3Ｎ4膜１０を低圧化学気相蒸着
（Low Pressure Chemical Vapor Deposition press：以
下、ＬＰＣＶＤという）法により形成する（図１１
（Ａ）参照。以下、ＬＰＣＶＤ法により形成されたＳｉ
3Ｎ4膜をＬＰＣＶＤ・Ｓｉ3Ｎ4膜という）。
【００２３】次いで、前記のＬＰＣＶＤ・Ｓｉ3Ｎ4膜１
０の上面にＬＯＣＯＳパターン１１を感光膜にて形成す
る（図１１（Ｂ）参照）。
０の上面にＬＯＣＯＳパターン１１を感光膜にて形成す
る（図１１（Ｂ）参照）。
【００２４】次いで、前記のＬＯＣＯＳパターン１１を
マスクとして前記のＬＰＣＶＤ・Ｓｉ3Ｎ4膜１０をエッ
チングして、前記の第２ＳｉＯ2膜７の上面を露出させ
（図１１（Ｃ）参照）、そして該ＬＯＣＯＳパターンを
除去した後、ＬＰＣＶＤ・Ｓｉ3Ｎ4膜１０のパターン及
び第３ＨＬＤ・ＳｉＯ2膜８をマスクとして該第２Ｓｉ
Ｏ2膜の露出せしめられた部分に熱酸化を施して該部分
に存する第２ＳｉＯ2膜を７０００Åの厚さに成長さ
せ、ＬＶ素子領域１ｌｒとインターフェーシング領域１
ｉｒにそれぞれフィールド絶縁膜７ａを形成する（図１
２（Ａ）参照）。
マスクとして前記のＬＰＣＶＤ・Ｓｉ3Ｎ4膜１０をエッ
チングして、前記の第２ＳｉＯ2膜７の上面を露出させ
（図１１（Ｃ）参照）、そして該ＬＯＣＯＳパターンを
除去した後、ＬＰＣＶＤ・Ｓｉ3Ｎ4膜１０のパターン及
び第３ＨＬＤ・ＳｉＯ2膜８をマスクとして該第２Ｓｉ
Ｏ2膜の露出せしめられた部分に熱酸化を施して該部分
に存する第２ＳｉＯ2膜を７０００Åの厚さに成長さ
せ、ＬＶ素子領域１ｌｒとインターフェーシング領域１
ｉｒにそれぞれフィールド絶縁膜７ａを形成する（図１
２（Ａ）参照）。
【００２５】尚、前記のフィールド絶縁膜７ａの形成は
９５０℃の酸素／水素雰囲気下で行われる。
９５０℃の酸素／水素雰囲気下で行われる。
【００２６】最後に、前記のＬＰＣＶＤ・Ｓｉ3Ｎ4膜１
０を除去する（図１２（Ｂ）参照）、これが従来の製造
方法であった。
０を除去する（図１２（Ｂ）参照）、これが従来の製造
方法であった。
【００２７】
【発明が解決しようとする課題】然るに、このような従
来技術においては、ＨＬＤ・ＳｉＯ2膜をＨＶ素子領域
とＬＶ素子領域間に介在させたインタフェーシング領域
上にフィールド絶縁膜として形成しているため、該ＨＬ
Ｄ・ＳｉＯ2膜の蒸着、マスキング、そしてエッチング
除去を施さなければならず、工程が複雑になるという問
題があった。
来技術においては、ＨＬＤ・ＳｉＯ2膜をＨＶ素子領域
とＬＶ素子領域間に介在させたインタフェーシング領域
上にフィールド絶縁膜として形成しているため、該ＨＬ
Ｄ・ＳｉＯ2膜の蒸着、マスキング、そしてエッチング
除去を施さなければならず、工程が複雑になるという問
題があった。
【００２８】本発明は、このような従来技術の課題を解
決せんとしてなされたものであり、工程を簡略化し得る
半導体パワー集積回路の素子隔離構造及びその形成方法
を提供することを目的とする。
決せんとしてなされたものであり、工程を簡略化し得る
半導体パワー集積回路の素子隔離構造及びその形成方法
を提供することを目的とする。
【００２９】更に本発明は、ＨＶ領域内素子とＬＶ領域
内素子の電気特性（降伏電圧）を向上し得る半導体パワ
ー集積回路の素子隔離構造及びその形成方法を提供する
ことを目的とする。
内素子の電気特性（降伏電圧）を向上し得る半導体パワ
ー集積回路の素子隔離構造及びその形成方法を提供する
ことを目的とする。
【００３０】
【課題を解決するための手段】本発明は、半導体パワー
集積回路の素子隔離構造であって、高電圧素子を含む領
域（以下、ＨＶ素子領域という）と低電圧素子を含む領
域（以下、ＬＶ素子領域という）がインターフェーシン
グ領域を介して設けられた半導体ＳＯＩ基板の上面に
（シリコンの熱酸化によって得られるシリコン酸化膜
（以下、ＳｉＯ2膜という）からなる）第１絶縁膜パタ
ーンを、該基板の該ＨＶ領域と該インターフェーシング
領域との境界部に形成されたトレンチの上部と内部を含
む該インターフェーシング領域及びＬＶ領域の上面の所
定部位にフィールド絶縁膜を、それぞれ設けると共に、
該トレンチの壁面に（ＳｉＯ2膜からなる）第４絶縁
膜、（高温低圧化学気相蒸着法にて形成されたシリコン
酸化膜（以下、ＨＬＣＤ・ＳｉＯ2膜という）からな
る）第５絶縁膜、（ポリシリコンからなる）導電膜をこ
の順に設けたことを特徴とする。
集積回路の素子隔離構造であって、高電圧素子を含む領
域（以下、ＨＶ素子領域という）と低電圧素子を含む領
域（以下、ＬＶ素子領域という）がインターフェーシン
グ領域を介して設けられた半導体ＳＯＩ基板の上面に
（シリコンの熱酸化によって得られるシリコン酸化膜
（以下、ＳｉＯ2膜という）からなる）第１絶縁膜パタ
ーンを、該基板の該ＨＶ領域と該インターフェーシング
領域との境界部に形成されたトレンチの上部と内部を含
む該インターフェーシング領域及びＬＶ領域の上面の所
定部位にフィールド絶縁膜を、それぞれ設けると共に、
該トレンチの壁面に（ＳｉＯ2膜からなる）第４絶縁
膜、（高温低圧化学気相蒸着法にて形成されたシリコン
酸化膜（以下、ＨＬＣＤ・ＳｉＯ2膜という）からな
る）第５絶縁膜、（ポリシリコンからなる）導電膜をこ
の順に設けたことを特徴とする。
【００３１】一方、本発明は、半導体パワー集積回路の
素子隔離構造を形成する方法であって、高電圧素子を含
む領域と低電圧素子を含む領域とをインターフェーシン
グ領域をその間に介して有する半導体ＳＯＩ基板の該高
電圧素子を含む領域と該インターフェーシング領域との
境界部に該半導体ＳＯＩ基板のシリコン層を貫通するよ
うに設けられるトレンチを形成する前に、該半導体ＳＯ
Ｉ基板の上面に３層の絶縁膜を形成すること；該トレン
チの内部空間に導電膜材料を蒸着・充填する前に該トレ
ンチの壁面に第４絶縁膜と第５絶縁膜とを形成するこ
と；該トレンチの内部空間への導電膜材料の蒸着・充填
を該トレンチの中心軸近傍に空間部が形成されるように
行うこと；及び、該トレンチの空間部及び該トレンチの
上部と該インターフェーシング領域の上面所定部を一体
化したフィールド絶縁膜を形成すること；を特徴とす
る。
素子隔離構造を形成する方法であって、高電圧素子を含
む領域と低電圧素子を含む領域とをインターフェーシン
グ領域をその間に介して有する半導体ＳＯＩ基板の該高
電圧素子を含む領域と該インターフェーシング領域との
境界部に該半導体ＳＯＩ基板のシリコン層を貫通するよ
うに設けられるトレンチを形成する前に、該半導体ＳＯ
Ｉ基板の上面に３層の絶縁膜を形成すること；該トレン
チの内部空間に導電膜材料を蒸着・充填する前に該トレ
ンチの壁面に第４絶縁膜と第５絶縁膜とを形成するこ
と；該トレンチの内部空間への導電膜材料の蒸着・充填
を該トレンチの中心軸近傍に空間部が形成されるように
行うこと；及び、該トレンチの空間部及び該トレンチの
上部と該インターフェーシング領域の上面所定部を一体
化したフィールド絶縁膜を形成すること；を特徴とす
る。
【００３２】
【発明の実施の形態】以下、本発明の一実施態様を示す
図面を参照しつつ本発明を詳細に説明する。本発明に係
る半導体パワー集積回路の素子隔離構造は、図１に示す
ように、ＨＶ素子領域３１ｈｒ、ＬＶ素子領域３１ｌｒ
及びインタフェーシング領域３１ｉｒがそれぞれ設けら
れた一つの半導体ＳＯＩ基板３１；と、該半導体ＳＯＩ
基板のＨＶ素子領域３１ｈｒとインタフェーシング領域
３１ｉｒとの境界部に該半導体基板のシリコン層３１ａ
を貫通するように形成されたトレンチ３６；と、該トレ
ンチの壁面に順次形成されたＳｉＯ2膜からなる第４絶
縁膜３７、ＨＬＣＤ・ＳｉＯ2膜からなる第５絶縁膜３
８及びポリシリコンからなる導電膜３９；と、該トレン
チ３６の上部及び該インターフェーシング領域の上部
（以下、インターフェーシング領域の基板露出部とい
う）並びにＬＶ素子領域の上部所定の部位（以下、ＬＶ
素子領域の基板露出部という）を除く該半導体ＳＯＩ基
板の上面に形成されたＳｉＯ2膜からなる第１絶縁膜パ
ターン３２；と、該トレンチの上部と該インターフェー
シング領域の基板露出部及び該ＬＶ素子領域の基板露出
部にそれぞれ形成されたＳｉＯ2膜からなるフィールド
絶縁膜４２ａ、４２ｂ（図示の通り、フィールド絶縁膜
４２ａは該トレンチの上部と該インターフェーシング領
域の基板露出部に一体的に形成されている。また該トレ
ンチの壁面に形成された導電膜の一部も該フィールド絶
縁膜の一部を構成している）と、から構成されている。
図面を参照しつつ本発明を詳細に説明する。本発明に係
る半導体パワー集積回路の素子隔離構造は、図１に示す
ように、ＨＶ素子領域３１ｈｒ、ＬＶ素子領域３１ｌｒ
及びインタフェーシング領域３１ｉｒがそれぞれ設けら
れた一つの半導体ＳＯＩ基板３１；と、該半導体ＳＯＩ
基板のＨＶ素子領域３１ｈｒとインタフェーシング領域
３１ｉｒとの境界部に該半導体基板のシリコン層３１ａ
を貫通するように形成されたトレンチ３６；と、該トレ
ンチの壁面に順次形成されたＳｉＯ2膜からなる第４絶
縁膜３７、ＨＬＣＤ・ＳｉＯ2膜からなる第５絶縁膜３
８及びポリシリコンからなる導電膜３９；と、該トレン
チ３６の上部及び該インターフェーシング領域の上部
（以下、インターフェーシング領域の基板露出部とい
う）並びにＬＶ素子領域の上部所定の部位（以下、ＬＶ
素子領域の基板露出部という）を除く該半導体ＳＯＩ基
板の上面に形成されたＳｉＯ2膜からなる第１絶縁膜パ
ターン３２；と、該トレンチの上部と該インターフェー
シング領域の基板露出部及び該ＬＶ素子領域の基板露出
部にそれぞれ形成されたＳｉＯ2膜からなるフィールド
絶縁膜４２ａ、４２ｂ（図示の通り、フィールド絶縁膜
４２ａは該トレンチの上部と該インターフェーシング領
域の基板露出部に一体的に形成されている。また該トレ
ンチの壁面に形成された導電膜の一部も該フィールド絶
縁膜の一部を構成している）と、から構成されている。
【００３３】以下、このように構成された本発明に係る
半導体パワー集積回路の素子隔離構造の形成方法につい
て図を参照しつつ説明する。
半導体パワー集積回路の素子隔離構造の形成方法につい
て図を参照しつつ説明する。
【００３４】先ず、半導体ＳＯＩ基板３１の上面にＳｉ
Ｏ2の第１絶縁膜３２（厚さ：４００Å）を熱酸化にて
形成し、次いで該第１絶縁膜の上面にＬＰＣＶＤ・Ｓｉ
3Ｎ4膜からなる第２絶縁膜３３（厚さ：１４００Å）を
形成し、更に該第２絶縁膜の上面にＨＬＤ・ＳｉＯ2膜
からなる第３絶縁膜３４を形成する。ここで、該半導体
ＳＯＩ基板には、ＨＶ素子領域３１ｈｒとＬＶ素子領域
３１ｌｒがインタフェーシング領域３１ｉｒを介してそ
れぞれ設定されている（図２（Ａ）参照）。尚、該第１
絶縁膜は９５０℃の水素／酸素雰囲気下で形成する。
Ｏ2の第１絶縁膜３２（厚さ：４００Å）を熱酸化にて
形成し、次いで該第１絶縁膜の上面にＬＰＣＶＤ・Ｓｉ
3Ｎ4膜からなる第２絶縁膜３３（厚さ：１４００Å）を
形成し、更に該第２絶縁膜の上面にＨＬＤ・ＳｉＯ2膜
からなる第３絶縁膜３４を形成する。ここで、該半導体
ＳＯＩ基板には、ＨＶ素子領域３１ｈｒとＬＶ素子領域
３１ｌｒがインタフェーシング領域３１ｉｒを介してそ
れぞれ設定されている（図２（Ａ）参照）。尚、該第１
絶縁膜は９５０℃の水素／酸素雰囲気下で形成する。
【００３５】次いで、前記の第３絶縁膜３４の上面に第
１感光膜パターン３５を形成し、該第１感光膜パターン
をマスクとして前記の第１絶縁膜３２、第２絶縁膜３３
及び第３絶縁膜３４をＣＨＦ3／ＣＦ4ガスによる反応性
イオンエッチング（Reactiveion etching）にてパター
ニングし、前記の半導体ＳＯＩ基板３１の上面所定部
（ＨＶ素子領域３１ｈｒとインタフェーシング領域３１
ｉｒとの境界部）を露出させる（図２（Ｂ）参照）。
１感光膜パターン３５を形成し、該第１感光膜パターン
をマスクとして前記の第１絶縁膜３２、第２絶縁膜３３
及び第３絶縁膜３４をＣＨＦ3／ＣＦ4ガスによる反応性
イオンエッチング（Reactiveion etching）にてパター
ニングし、前記の半導体ＳＯＩ基板３１の上面所定部
（ＨＶ素子領域３１ｈｒとインタフェーシング領域３１
ｉｒとの境界部）を露出させる（図２（Ｂ）参照）。
【００３６】次いで、前記の第１感光膜パターン３５を
除去した後、パターニングされた第１絶縁膜３２、第２
絶縁膜３３及び第３絶縁膜３４をマスクとして、露出せ
しめられた半導体ＳＯＩ基板３１のシリコン層３１ａを
ＳＦ6／ＨＢｒ／Ｃｌ2ガスによりエッチングを施してト
レンチ３６を形成し（図２（Ｃ）参照）、そして該第３
絶縁膜を２０：１に希釈されたフッ酸緩衝液（Bufferd
HF）に浸して除去する。
除去した後、パターニングされた第１絶縁膜３２、第２
絶縁膜３３及び第３絶縁膜３４をマスクとして、露出せ
しめられた半導体ＳＯＩ基板３１のシリコン層３１ａを
ＳＦ6／ＨＢｒ／Ｃｌ2ガスによりエッチングを施してト
レンチ３６を形成し（図２（Ｃ）参照）、そして該第３
絶縁膜を２０：１に希釈されたフッ酸緩衝液（Bufferd
HF）に浸して除去する。
【００３７】次いで、熱酸化（９５０℃の酸素／水素雰
囲気下）を行い、前記のトレンチ３６の壁面にＳｉＯ2
膜である第４絶縁膜３７（厚さ：１０００Å）を形成す
る（図３（Ａ）参照）。
囲気下）を行い、前記のトレンチ３６の壁面にＳｉＯ2
膜である第４絶縁膜３７（厚さ：１０００Å）を形成す
る（図３（Ａ）参照）。
【００３８】次いで、前記の第４絶縁膜３７及びパター
ニングされた第２絶縁膜３３の上面にＨＬＤ・ＳｉＯ2
膜からなる第５絶縁膜３８（厚さ：３０００Å）を形成
し（図３（Ｂ）参照）、そして該第５絶縁膜の上面にポ
リシリコン導電膜３９をＬＰＣＶＤにより形成する（こ
の操作はトレンチ３６の内部空間が埋立られるように行
うが、該トレンチ内部空間内の導電膜３９が相互に接触
しないようにその中央部に空間部３９ａを設ける。結果
として、該トレンチ内部空間内の導電膜は該空間部を挟
んで対向する形態となる。図３（Ｃ）参照）。
ニングされた第２絶縁膜３３の上面にＨＬＤ・ＳｉＯ2
膜からなる第５絶縁膜３８（厚さ：３０００Å）を形成
し（図３（Ｂ）参照）、そして該第５絶縁膜の上面にポ
リシリコン導電膜３９をＬＰＣＶＤにより形成する（こ
の操作はトレンチ３６の内部空間が埋立られるように行
うが、該トレンチ内部空間内の導電膜３９が相互に接触
しないようにその中央部に空間部３９ａを設ける。結果
として、該トレンチ内部空間内の導電膜は該空間部を挟
んで対向する形態となる。図３（Ｃ）参照）。
【００３９】次いで、前記の導電膜３９にエッチングを
施して、該導電膜の一部が前記のトレンチ３６の内部空
間内のみに残るようにし（図４（Ａ）参照）、そして２
０：１に希釈されたＢＯＥ（Buffered Oxide Etchant）
溶液に浸して前記の第５絶縁膜３８を該トレンチの壁面
にのみ残るように除去した後、９５０℃の水素／酸素雰
囲気下で熱酸化を行いトレンチ３６の上面にＳｉＯ2膜
からなる第６絶縁膜４０（厚さ：１０００Å）を形成す
る（図４（Ｂ）参照）。
施して、該導電膜の一部が前記のトレンチ３６の内部空
間内のみに残るようにし（図４（Ａ）参照）、そして２
０：１に希釈されたＢＯＥ（Buffered Oxide Etchant）
溶液に浸して前記の第５絶縁膜３８を該トレンチの壁面
にのみ残るように除去した後、９５０℃の水素／酸素雰
囲気下で熱酸化を行いトレンチ３６の上面にＳｉＯ2膜
からなる第６絶縁膜４０（厚さ：１０００Å）を形成す
る（図４（Ｂ）参照）。
【００４０】次いで、前記の第２絶縁膜３３及び第６絶
縁膜４０の上面に感光膜のＬＯＣＯＳパターン４１を形
成する。ここで、該ＬＯＣＯＳパターンは、ＨＶ素子領
域３１ｈｒにおいては該第６絶縁膜の一部と、ＬＶ素子
領域３１ｌｒと、インタフェース領域３１ｉｒと該ＬＶ
素子領域との境界部とがマスクされるように形成する
（図４（Ｃ）参照）。
縁膜４０の上面に感光膜のＬＯＣＯＳパターン４１を形
成する。ここで、該ＬＯＣＯＳパターンは、ＨＶ素子領
域３１ｈｒにおいては該第６絶縁膜の一部と、ＬＶ素子
領域３１ｌｒと、インタフェース領域３１ｉｒと該ＬＶ
素子領域との境界部とがマスクされるように形成する
（図４（Ｃ）参照）。
【００４１】次いで、前記のＬＯＣＯＳパターン４１を
マスクとして、前記の第１絶縁膜３２及び第２絶縁膜３
３にエッチングを施して半導体ＳＯＩ基板３１の上面所
定部を露出させる（図５（Ａ）参照）。
マスクとして、前記の第１絶縁膜３２及び第２絶縁膜３
３にエッチングを施して半導体ＳＯＩ基板３１の上面所
定部を露出させる（図５（Ａ）参照）。
【００４２】次いで、前記のＬＯＣＯＳパターン４１を
除去して前記の第６絶縁膜４０を完全に露出させた（図
５（Ｂ）参照）後、１０００℃の酸素／水素雰囲気下で
熱酸化を行い、先に露出せしめられた半導体ＳＯＩ基板
３１上面所定部と導電膜３９の上面にそれぞれフィール
ド絶縁膜４２ａ、４２ｂ（厚さ：７０００Å）を形成す
る。このとき、前記トレンチ３６の空間部３９ａに酸素
が浸入するので該部分にもＳｉＯ2の絶縁膜３９ｂが形
成される（該ＳｉＯ2の絶縁膜は、前記のフィールド絶
縁膜４２ａと一体化する（図５（Ｃ）参照）。最後に、
第２絶縁膜３３を除去して本発明に係る半導体パワー集
積回路の素子隔離構造の形成を終了する（図１参照）。
除去して前記の第６絶縁膜４０を完全に露出させた（図
５（Ｂ）参照）後、１０００℃の酸素／水素雰囲気下で
熱酸化を行い、先に露出せしめられた半導体ＳＯＩ基板
３１上面所定部と導電膜３９の上面にそれぞれフィール
ド絶縁膜４２ａ、４２ｂ（厚さ：７０００Å）を形成す
る。このとき、前記トレンチ３６の空間部３９ａに酸素
が浸入するので該部分にもＳｉＯ2の絶縁膜３９ｂが形
成される（該ＳｉＯ2の絶縁膜は、前記のフィールド絶
縁膜４２ａと一体化する（図５（Ｃ）参照）。最後に、
第２絶縁膜３３を除去して本発明に係る半導体パワー集
積回路の素子隔離構造の形成を終了する（図１参照）。
【００４３】
【発明の効果】以上説明したように、本発明に係る半導
体パワー集積回路の素子隔離構造においては、ＨＶ素子
領域とインターフェーシング領域との境界部にトレンチ
を形成し、ＬＶ素子領域及びインタフェーシング領域に
それぞれＬＯＣＯＳのフィールド絶縁膜を形成し、更に
該インターフェーシング領域に形成するフィールド絶縁
膜は該トレンチ内の導電膜の絶縁膜としても機能するよ
うに形成しているため、素子隔離構造の形成工程を簡略
化し得る。
体パワー集積回路の素子隔離構造においては、ＨＶ素子
領域とインターフェーシング領域との境界部にトレンチ
を形成し、ＬＶ素子領域及びインタフェーシング領域に
それぞれＬＯＣＯＳのフィールド絶縁膜を形成し、更に
該インターフェーシング領域に形成するフィールド絶縁
膜は該トレンチ内の導電膜の絶縁膜としても機能するよ
うに形成しているため、素子隔離構造の形成工程を簡略
化し得る。
【００４４】更に、トレンチの壁面に形成する導電膜を
該トレンチの中心軸部分に空間部を設けてそれらが該空
間部を挟んで相互に対向するように形成し、熱酸化によ
るフィールド絶縁膜の形成の際、該空間部に酸素を浸入
させて、該空間部にも熱酸化によるフィールド絶縁膜を
形成するようにしたため、高電圧素子間のブレークダウ
ン発生現象を抑制して、製品の信頼性を向上し得る。
該トレンチの中心軸部分に空間部を設けてそれらが該空
間部を挟んで相互に対向するように形成し、熱酸化によ
るフィールド絶縁膜の形成の際、該空間部に酸素を浸入
させて、該空間部にも熱酸化によるフィールド絶縁膜を
形成するようにしたため、高電圧素子間のブレークダウ
ン発生現象を抑制して、製品の信頼性を向上し得る。
【図１】本発明に係る半導体パワー集積回路の素子隔離
構造の一実施態様を示した断面図である。
構造の一実施態様を示した断面図である。
【図２】本発明に係る半導体パワー集積回路の素子隔離
構造の形成方法の一実施態様を工程にて示した断面図で
ある。
構造の形成方法の一実施態様を工程にて示した断面図で
ある。
【図３】本発明に係る半導体パワー集積回路の素子隔離
構造の形成方法の一実施態様を工程（図２のそれに続く
工程）にて示した断面図である。
構造の形成方法の一実施態様を工程（図２のそれに続く
工程）にて示した断面図である。
【図４】本発明に係る半導体パワー集積回路の素子隔離
構造の形成方法の一実施態様を工程（図３のそれに続く
工程）にて示した断面図である。
構造の形成方法の一実施態様を工程（図３のそれに続く
工程）にて示した断面図である。
【図５】本発明に係る半導体パワー集積回路の素子隔離
構造の形成方法の一実施態様を工程（図４のそれに続く
工程）にて示した断面図である。
構造の形成方法の一実施態様を工程（図４のそれに続く
工程）にて示した断面図である。
【図６】従来の半導体パワー集積回路の素子隔離構造を
示した断面図である。
示した断面図である。
【図７】従来のパワー集積回路の素子隔離構造の形成方
法を工程にて示した断面図である。
法を工程にて示した断面図である。
【図８】従来のパワー集積回路の素子隔離構造の形成方
法を工程（図７に示したそれに続く工程）にて示した断
面図である。
法を工程（図７に示したそれに続く工程）にて示した断
面図である。
【図９】従来のパワー集積回路の素子隔離構造の形成方
法を工程（図８に示したそれに続く工程）にて示した断
面図である。
法を工程（図８に示したそれに続く工程）にて示した断
面図である。
【図１０】従来のパワー集積回路の素子隔離構造の形成
方法を工程（図９に示したそれに続く工程）にて示した
断面図である。
方法を工程（図９に示したそれに続く工程）にて示した
断面図である。
【図１１】従来のパワー集積回路の素子隔離構造の形成
方法を工程（図１０に示したそれに続く工程）にて示し
た断面図である。
方法を工程（図１０に示したそれに続く工程）にて示し
た断面図である。
【図１２】従来のパワー集積回路の素子隔離構造の形成
方法を工程（図１１に示したそれに続く工程）にて示し
た断面図である。
方法を工程（図１１に示したそれに続く工程）にて示し
た断面図である。
【符号の説明】 ３１：半導体ＳＯＩ基板 ３１ａ：シリコン層 ３１ｂ：絶縁層 ３１ｃ：シリコン層 ３１ｈｒ：高電圧素子を含む領域 ３１ｉｒ：インターフェーシング領域 ３１ｌｒ：低電圧素子を含む領域 ３２：第１絶縁膜 ３３：第２絶縁膜 ３４：第３絶縁膜 ３５：第１感光膜パターン ３６：トレンチ ３７：第４絶縁膜 ３８：第５絶縁膜 ３９：導電膜 ４０：第６絶縁膜 ４１：ＬＯＣＯＳパターン ４２ａ、４２ｂ：フィールド絶縁膜
Claims (6)
- 【請求項１】 半導体パワー集積回路の素子隔離構造で
あって、高電圧素子を含む領域と低電圧素子を含む領域
がインターフェーシング領域を介して設けられた半導体
ＳＯＩ基板の上面に第１絶縁膜パターンを、該基板の該
高電圧素子を含む領域と該インターフェーシング領域と
の境界部に形成されたトレンチの上部と内部を含む該イ
ンターフェーシング領域及び該低電圧素子を含む領域の
上面の所定部位にフィールド絶縁膜を、それぞれ設ける
と共に、該トレンチの壁面に第４絶縁膜、第５絶縁膜、
導電膜をこの順に設けたことを特徴とする素子の隔離構
造。 - 【請求項２】 前記のトレンチの内部を含む部分に設け
られたフィールド絶縁膜が、前記のトレンチの壁面に形
成された導電膜を該絶縁膜を介して相互に対向するよう
に形成されたものである請求項１に記載の素子隔離構
造。 - 【請求項３】 前記のトレンチの内部を含む部分に設け
られたフィールド絶縁膜が、前記のトレンチの上部を含
む部分に設けられたフィールド絶縁膜及びインターフェ
ーシング領域の上面に設けられたフィールド絶縁膜と一
体に形成されたものである請求項１又は２に記載の素子
隔離構造。 - 【請求項４】 前記の第１絶縁膜が前記の半導体ＳＯＩ
基板の熱酸化によって得られたシリコン酸化膜であり、
前記の第４絶縁膜が前記のトレンチの壁面として露出し
た半導体ＳＯＩ基板の熱酸化により得られたシリコン酸
化膜であり、前記の第５絶縁膜が高温低圧化学気相蒸着
法にて形成されたシリコン酸化膜であり、前記の各フィ
ールド絶縁膜が露出した半導体ＳＯＩ基板の熱酸化によ
って得られたシリコン酸化膜である請求項１に記載の素
子隔離構造。 - 【請求項５】 半導体パワー集積回路の素子隔離構造の
形成方法であって、高電圧素子を含む領域と低電圧素子
を含む領域とをインターフェーシング領域をその間に介
して有する半導体ＳＯＩ基板の該高電圧素子を含む領域
と該インターフェーシング領域との境界部に該半導体Ｓ
ＯＩ基板のシリコン層を貫通するように設けられるトレ
ンチを形成する前に、該半導体ＳＯＩ基板の上面に３層
の絶縁膜を形成すること；該トレンチの内部空間に導電
膜材料を蒸着・充填する前に該トレンチの壁面に第４絶
縁膜と第５絶縁膜とを形成すること；該トレンチの内部
空間への導電膜材料の蒸着・充填を該トレンチの中心軸
近傍に空間部が形成されるように行うこと；及び、 該トレンチの空間部及び該トレンチの上部と該インター
フェーシング領域の上面所定部を一体化したフィールド
絶縁膜を形成すること；を特徴とする方法。 - 【請求項６】 前記の第１絶縁膜、第４絶縁膜及びフィ
ールド絶縁膜が前記の半導体ＳＯＩ基板のシリコン層及
び前記のトレンチ内部空間に蒸着・充填された導電膜材
料の熱酸化によって形成されるものである請求項５に記
載の方法。
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