KR19990065969A - 반도체 파워 집적회로에서의 소자격리구조 및 그 방법 - Google Patents

반도체 파워 집적회로에서의 소자격리구조 및 그 방법 Download PDF

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Abstract

본 발명은 반도체 파워 집적회로에서의 소자격리구조 및 그 방법에 관한 것으로, 이와같은 소자격리구조는 고전압 소자영역과 저전압 소자영역이 정의된 반도체 기판과; 상기 반도체 기판의 고전압 소자영역에, 상기 고전압 소자와 저전압 소자의 인터페이싱영역(interfacing region)에 중복형성된 트렌치와; 상기 트렌치에 순차적으로 매립형성된 제 4 절연막, 제 5 절연막, 그리고 도전막과; 상기 트렌치를 포함한 상기 반도체 기판상에 형성된 제 1 절연막패턴과; 상기 트렌치의 상면에, 상기 절연막패턴 사이에 노출된 상기 반도체 기판에 각각 형성된 필드절연막으로 구성되고, 필드절연막을 로코스방법에 의해 형성시 트렌치의 도전막에 형성된 빈공간으로 산소가 침투하여 열산화막을 형성함으로서 고전압에서도 고전압 소자간에 브레이크다운이 발생하는 것을 억제하여 공정재현성, 공정단가, 공정신뢰성 측면이 개선되는 효과가 있다.

Description

반도체 파워 집적회로에서의 소자격리구조 및 그 방법
본 발명은 반도체 소자의 격리구조 및 그 방법에 관한 것으로, 특히 SOI(Silicon on insulator)기판을 이용하여 고전압소자영역과 저전압소자영역 사이의 공유영역을 로코스(LOCOS : LOCal Oxidation of Silicon)방법에 의한 필드절연막으로 격리하도록 개선된 반도체 파워 IC(power Integrated Circuit)에서의 소자격리구조 및 그 방법에 관한 것이다.
최근, 반도체 소자의 집적도 향상과 그에 따른 제조설계기술의 발달로 인하여 반도체 칩 하나로 시스템(system)을 구성하려는 시도가 일고 있다. 이러한 시스템의 단일 칩(single chip)화는 주로 시스템의 주요기능인 콘트롤러(controller), 메모리(memory), 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술위주로 발전되어 왔다.
이와 같은 시스템의 경량화, 콤팩트(compact)화가 이루어지기 위해서는 시스템의 전원을 조절하는 회로부 즉, 입력단, 출력단, 주요기능을 하는 회로와 단일 칩화가 가능하여야 한다. 상기 입력단과 출력단은 고전압(High Voltage, 이하 HV 라한다.)이 인가되는 회로이므로, 일반적인 저전압(Low Voltage, 이하 LV 라한다.) 씨모스(CMOS) 회로로 구성할 수 없어 고전압 파워 트랜지스터로 구성하였다.
따라서, 시스템의 크기와 무게를 줄이기 위해서는 전원의 입력단, 출력단, 콘트롤러를 단일칩으로 구성하여야 한다. 이를 가능하게 하는 기술이 파워 집적회로 기술로서 이는 HV 트랜지스터(Transistor, 이하 TR 라한다.)과 LV CMOS 회로를 하나의 칩으로 구성하는 기술이다.
종래에는 HV 브레이크다운(breakdown)을 구현하기 위하여 두꺼운 에피층(epi layer)을 갖는 웨이퍼에 깊은 접합깊이(Deep Junction Depth)를 형성하였는데, 이는 제조시 수천분의 확산시간(diffusion time)을 필요로 하고, 이로 인해 처리량(throughput)이 낮은 단점이 있고, HV TR과 TR간의 소자격리를 접합격리(junction isolation) 또는 자기격리(self-isolation)로 하므로, 칩 크기가 커지는 단점이 있었고, 더 큰 단점은 일반 CMOS공정과 집적하기가 어려운 단점을 가지고 있다. 이를 개선하기 위하여 개발된 기술이 SOI기판을 이용하는 파워 집적회로 기술이다. 이러한 SOI파워 집적회로는 깊은 접합깊이를 필요로 하지 않고, 또한 소자와 소자간의 격리를 트렌치(trench)격리로 구현함으로서 칩의 크기를 작게 할 수 있고, 제조 처리량을 크게 향상시킬 수 있다. 무엇보다도 SOI 파워 집적회로 기술의 장점은 일반 CMOS 기술과 집적하기가 용이한 장점을 가지고 있어 파워 집적회로 분야의 전망을 밝게 하고 있다.
SOI기판을 이용한 파워 집적회로 기술에서는 HV 소자영역을 트렌치방법으로 격리하고, LV CMOS 영역을 로코스(LOCOS)방법으로 격리하게 되는데, 상기 두 영역을 연속적으로 연결하는 소자격리방법 및 필드를 구성하는 기술이 핵심기술이다.
종래에는 HV 소자영역을 트렌치로 격리하고, LV CMOS 영역을 로코스로 격리하며, HV와 LV 의 인터페이싱영역을 CVD 산화막(SiO2)을 이용한 필드산화막으로 구현하였다.
이러한 종래 반도체 파워 집적회로에서의 소자격리구조 및 그 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래 반도체 파워 집적회로에서의 소자격리구조를 도시한 종단면도로서, 이에 도시된 바와 같이, HV TR이 형성될 HV 소자영역(1hr)과 LV CMOS 회로가 형성될 LV 소자영역(1lr)이 정의된 반도체 SOI 기판(1)과, 상기 HV 소자영역과 상기 HV 소자와 LV 소자의 인터페이싱영역(1ir)에 중복(overlap)형성된 트렌치(4)와, 상기 트렌치(4)내에 매립형성된 폴리실리콘막(6)과, 상기 폴리실리콘막(6)과 상기 반도체 SOI 기판(1)의 상면에 형성된 제 2 SiO2막(7)과, 상기 트렌치(4)의 상기 제 4 절연막패턴(7)상에 대응되어 형성된 제 3 HLD SiO2막(8)과, 상기 제 2 SiO2막(7) 사이에 노출된 상기 반도체 SOI 기판(1)에 형성된 필드절연막(7a)으로 구성된다.
상기 트렌치(4)와 상기 폴리실리콘막(6) 사이에는 제 2 HLD SiO2막(5)이 형성되고, 상기 필드절연막(7a)은 상기 인터페이싱영역(1ir)과 상기 LV 소자영역(1lr)에 각각 형성되며, 상기 인터페이싱영역(1ir)에 형성된 필드절연막(7a)은 상기 제 3 HLD SiO2막(8)에 인접하게 형성된다.
도 2a 내지 도 2p 는 종래 반도체 파워 집적회로에서의 소자격리방법을 설명하기 위한 순차적인 종단면도로서, 이에 대한 설명은 다음과 같다.
도 2a 에 도시된 바와 같이, 반도체 SOI 기판(1)상에 하드마스크용 SiO2막을(2) 고온저압화학기상증착(High temperature Low pressure Deposition : 이하 HLD 라한다.)방법에 의해 1000Å로 형성한다. 이하, HLD방법에 의해 형성된 실리콘산화막을 HLD SiO2막이라 한다. 상기 반도체 SOI 기판(1)은 HV TR이 형성될 HV 소자영역(1hr)과 LV CMOS 회로가 형성될 LV 소자영역(1lr)으로 정의된다. 또한, 상기 HV 소자영역(lhr)과 LV 소자영역(llr) 사이에 인터페이싱영역(lir)이 정의된다.
여기서, 통상적인 감광막을 하드마스크용으로 사용하면 Si 에칭에 대한 선택비(selectivity)가 낮아 충분한 마스크역할을 할 수 없어 사용치 않는다.
도 2b 에 도시된 바와 같이, 상기 제 1 HLD SiO2막(2)상에 제 1 감광막패턴(3)을 형성하고, 상기 제 1 감광막패턴(3)을 마스크로 상기 제 1 HLD SiO2막(2)을 에칭한다. 이때, 상기 에칭된 제 1 HLD SiO2막(2)에 대응하는 상기 반도체 SOI 기판(1)의 상면은 노출된다.
도 2c 에 도시된 바와 같이, 상기 제 1 감광막패턴(3)을 제거하고, 상기 에칭된 제 1 HLD SiO2막(2)을 하드마스크로 노출된 상기 반도체 SOI 기판(1)의 실리콘층(1a)을 에칭하여 트렌치(4)를 형성한다. 이때, 상기 반도체 SOI 기판(1)의 절연층(1b)이 노출된다.
도 2d 에 도시된 바와 같이, 상기 트렌치(4)를 포함한 상기 제 1 HLD SiO2막(2)상에 제 1 SiO2막(미도시)을 열산화방법에 의해 엷게 형성하고, 상기 트렌치(4)를 포함한 상기 반도체 SOI 기판(1) 전면에 제 2 HLD SiO2막(5)을 1400Å로 컨포멀(conformal)하게 형성한다. 상기 제 1 SiO2막은 900℃의 수소/산소분위기에서 형성된다.
도 2e 에 도시된 바와 같이, 상기 트렌치(4)를 포함한 상기 반도체 SOI 기판(1)상에 폴리실리콘막(6)을 충분히 증착하여 상기 트렌치(4)를 완전히 매립한다. 여기서, 상기 제 2 HLD SiO2막(5)과 폴리실리콘막(6)의 두께는 상기 트렌치(4)가 완전히 매립될 수 있도록 상기 트렌치(4)의 폭에 따라 결정된다.
도 2f 에 도시된 바와 같이, 상기 트렌치(4)에 대응되는 상기 반도체 SOI 기판(1)의 상기 제 2 HLD SiO2막(5)의 상면이 노출되도록 상기 폴리실리콘막(6)을 에치백한다.
도 2g 에 도시된 바와 같이, 상기 트렌치(4)에 대응되는 상기 반도체 SOI 기판(1)의 표면이 노출되도록 상기 제 1 HLD SiO2막(2)과 제 2 HLD SiO2막(5)을 HF 에칭용액에 담구어 제거한다. 이때, 상기 트렌치(4)내에 형성된 상기 제 2 HLD SiO2막(5)은 남는다.
도 2h 에 도시된 바와 같이, 노출된 상기 반도체 SOI 기판(1)과 상기 트렌치(4)에 제 2 SiO2막(7)을 열산화방법에 의해 400Å정도로 형성하고, 상기 제 2 SiO2막(7)상에 제 3 HLD SiO2막(8)을 형성한다. 상기 제 3 HLD SiO2막(8)의 두께는 HV 소자영역(1hr)의 배선이 통과할 때, 항복(breakdown)이 발생하지 않을 정도로 두껍게 형성된다. 상기 제 2 SiO2막(7)은 950℃의 수소/산소분위기에서 형성된다.
도 2i 에 도시된 바와 같이, 상기 제 3 HLD SiO2막(8)상에 제 2 감광막패턴(9)을 형성한다. 상기 제 2 감광막패턴(9)은 HV 소자영역(1hr)과 인터페이싱영역(1ir)에 중복되어 형성되는 필드절연막을 정의한다.
도 2j 에 도시된 바와 같이, 상기 제 2 감광막패턴(9)을 마스크로 노출된 상기 제 3 HLD SiO2막(8)을 에칭하여 제거한다. 이때, 상기 에칭된 제 3 HLD SiO2막(8)에 대응하는 상기 제 2 SiO2막(7)의 상면이 노출된다.
도 2k 에 도시된 바와 같이, 상기 제 2 감광막패턴(9)을 제거한다.
도 2l 에 도시된 바와 같이, 상기 노출된 제 2 SiO2막(7)과 상기 제 3 HLD SiO2막(8)의 상면에 Si3N4막(10)을 저압화학기상증착(Low Pressure Chemical Vapor Deposition precess : 이하, LPCVD라한다.)방법에 의해 형성한다. 이하, LPCVD방법에 의해 형성된 Si3N4막을 LPCVD Si3N4막이라 한다.
도 2m 에 도시된 바와 같이, 상기 LPCVD Si3N4막(10)상에 로코스패턴(LOCOS pattern)(11)을 형성한다. 상기 로코스패턴(11)은 감광막으로 형성되고, HV 소자(lhr)의 트렌치영역(4)을, HV 소자(1hr)와 LV 소자(llr)의 인터페이싱영역(lir)과 LV 소자(1lr)의 격리영역(isolation region)을 각각 정의한다.
도 2n 에 도시된 바와 같이, 상기 로코스패턴(11)을 마스크로 노출된 상기 LPCVD Si3N4막(10)을 에칭하여 패터닝한다. 이때, 상기 에칭된 LPCVD Si3N4막(10)에 대응하는 상기 제 2 SiO2막(7)의 상면이 노출된다.
도 2o 에 도시된 바와 같이, 상기 로코스패턴(11)을 제거하고, 상기 패턴된 LPCVD Si3N4막(10)과 상기 제 3 HLD SiO2막(8)을 마스크로 하여 노출된 상기 제 2 SiO2막(7)을 열산화방법에 의해 7000Å로 성장시켜 LV 소자영역(1lr)과 인터페이싱영역(1ir)에 필드절연막(7a)을 각각 형성한다. 상기 필드절연막(7a)은 950℃의 산소/수소분위기에서 형성된다.
도 2p 에 도시된 바와 같이, 상기 LPCVD Si3N4막(10)을 제거함으로서 종래 반도체 파워 집적회로 에서의 소자격리방법이 완료된다.
상기한 바와 같은 반도체 파워 집적회로에서의 소자격리구조 및 그 방법은 HLD SiO2막을 HV 소자와 LV 소자의 인터페이싱영역에 필드절연막으로 사용함으로서, 상기 HLD SiO2막의 증착공정, 마스킹 공정, 에칭공정등이 요구되어 공정이 복잡해지는 문제점이 있었다.
또한, 후속공정인 배선공정을 위한 절연막을 증착하고, 상기 절연막을 에칭하여 HV 소자영역과 LV 소자영역에 콘택홀을 형성하고, 이를 비교하면 상기 절연막의 표면단차나 타포러지로 인하여 콘택홀의 가로세로비(aspect ratio)가 크게 차이가 나서 금속배선공정을 하기기 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 HV 소자와 LV 소자의 인터페이싱영역에 로코스방법에 의한 열산화막을 형성하는 격리공정이 개선된 반도체 파워 집적회로에서의 소자격리구조 및 그 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 트렌치을 폴리실리콘, CVD SiO2막 및 열산화막으로 매립하여 HV 소자와 LV 소자의 항복전압특성이 향상된 반도체 파워 집적회로에서의 소자격리구조 및 그 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 파워 집적회로 에서의 소자격리구조는 고전압 소자영역과 저전압 소자영역이 정의된 반도체 기판과; 상기 반도체 기판의 고전압 소자영역에, 상기 고전압 소자와 저전압 소자의 인터페이싱영역(interfacing region)에 중복형성된 트렌치와; 상기 트렌치에 순차적으로 매립형성된 제 4 절연막, 제 5 절연막, 그리고 도전막과; 상기 트렌치를 포함한 상기 반도체 기판상에 형성된 제 1 절연막패턴과; 상기 트렌치의 상면에, 상기 절연막패턴 사이에 노출된 상기 반도체 기판에 각각 형성된 필드절연막으로 구성된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 파워 집적회로에서의 소자격리방법은 고전압 소자영역과 저전압 소자영역이 정의된 반도체 기판에 트렌치를 형성하는 공정과; 상기 트렌치을 제 4 절연막, 제 5 절연막, 그리고 도전막을 연속적으로 증착하여 매립하는 공정과; 상기 트렌치을 포함한 상기 반도체 기판상에 제 1 절연막패턴을 형성하는 공정과; 상기 트렌치상에, 상기 제 1 절연막패턴 사이의 노출된 상기 반도체 기판에 필드절연막를 각각 형성하는 공정을 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래 반도체 파워 집적회로에서의 소자격리구조를 설명하기 위한 종단면도.
도 2a 내지 도 2o 는 종래 반도체 파워 집적회로에서의 소자격리방법을 설명하기 위한 순차적인 종단면도.
도 3은 본 발명에 따른 반도체 파워 집적회로에서의 소자격리구조를 설명하기 위한 종단면도.
도 4a 내지 도 4l은 본 발명에 따른 반도체 파워 집적회로에서의 소자격리방법을 설명하기 위한 순차적인 종단면도.
** 도면의 주요부분에 대한 부호설명 **
31 : 반도체 SOI 기판 32 : 제 1 절연막
33 : 제 2 절연막 34 : 제 3 절연막
35 : 제 1 감광막패턴 36 : 트렌치
37 : 제 4 절연막 38 : 제 5 절연막
39 : 도전막 40 : 제 6 절연막
41 : 로코스패턴 42a, 42b : 필드절연막
이하, 본 발명에 따른 반도체 파워 집적회로에서의 소자격리구조 및 그 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4 에 도시된 바와 같이, 본 발명에 따른 반도체 파워 집적회로 에서의 소자격리구조는 HV 소자영역(31hr)과 LV 소자영역(31lr)이 정의된 반도체 SOI 기판(31)과, 상기 반도체 SOI 기판(31)의 HV 소자영역(31hr)과 HV 소자와 LV 소자의 인터페이싱영역(31ir)에 중복형성된 트렌치(36)와; 상기 트렌치(36)에 순차적으로 매립형성된 제 4 절연막(37), 제 5 절연막(38) 및 도전막(39)과; 상기 트렌치(36)를 포함한 상기 반도체 SOI 기판(31)상에 형성된 제 1 절연막패턴(32) 및 그 위에 형성된 제 2 절연막(33)과; 상기 트렌치(36)상에, 상기 절연막패턴(32)(33) 사이의 노출된 상기 반도체 SOI 기판(31)에 각각 형성된 필드절연막(42a)(42b)으로 구성된다.
상기 도전막(39)의 중앙에는 절연막(39b)이 형성되고, 이 절연막(39b)은 상기 필드절연막(42a)과 연결된다.
도 4a 내지 도 4l 는 본 발명에 따른 반도체 파워 집적회로에서의 소자격리방법을 설명하기 위한 순차적인 종단면도로서, 이에 대해 설명하면 다음과 같다.
도 4a 에 도시된 바와 같이, 반도체 SOI 기판(31)상에 SiO2막(제 1 절연막)(32)을 열산화(thermal oxidation)방법에 의해 400Å로 형성하고, 상기 제 1 절연막(32)상에 LPCVD Si3N4막(제 2 절연막)(33)을 1400Å로 형성하고, 상기 제 2 절연막(33)상에 HLD SiO2막(제 3 절연막)(34)을 형성한다. 상기 반도체 기판(31)은 HV 소자영역(31hr), LV 소자영역(31lr), 그리고 HV 소자와 LV 소자 사이의 인터페이싱영역(31ir)으로 정의되고, 상기 제 1 절연막(32)은 950℃의 수소/산소분위기에서 형성된다.
도 4b에 도시된 바와 같이, 상기 제 3 절연막(34)상에 상기 HV 소자영역(31hr)의 반도체 SOI 기판(31)에 트렌치영역을 정의하는 제 1 감광막패턴(35)을 형성하고, 상기 제 1 감광막패턴(35)을 마스크로 상기 제 1 절연막(32), 제 2 절연막(33) 및 제 3 절연막(34)을 CHF3/CF4가스를 이용한 반응성이온에칭(reaction ion etching)방법에 의해 에칭하여 패터닝한다. 이때, 트렌치가 형성될 영역에 상기 반도체 SOI 기판(31)이 노출된다.
도 4c 에 도시된 바와 같이, 상기 제 1 감광막패턴(35)을 제거하고, 상기 패턴된 제 1 절연막(32), 제 2 절연막(33) 및 제 3 절연막(34)을 마스크로 노출된 상기 반도체 SOI 기판(31)의 실리콘층(31a)을 SF6/HBr/Cl2가스를 이용하여 에칭함으로서 트렌치(36)을 형성하고, 상기 제 3 절연막(34)을 20 : 1로 희석된 BHF(Bufferd HF) 에칭용액에 담구어 제거한다.
도 4d 에 도시된 바와 같이, 상기 트렌치 측벽상에 SiO2막(제 4 절연막)(37)을 열산화방법에 의해 1000Å로 형성한다. 상기 제 4 절연막(37)은 950℃의 산소/수소분위기에서 형성된다.
도 4e 에 도시된 바와 같이, 상기 트렌치(36)를 포함한 상기 반도체 SOI 기판(31) 전면에 HLD SiO2막(제 5 절연막)(38)을 컨포멀(conformal)하게 3000Å로 형성한다.
도 4f 에 도시된 바와 같이, 상기 트렌치(36)를 포함한 상기 반도체 SOI 기판(31) 전면에 폴리실리콘막(도전막)(39)을 LPCVD에 의해 형성하여 상기 트렌치(36)를 매립한다. 이때, 상기 트렌치(36)의 폭을 고려하여 상기 트렌치(36)에 매립되는 상기 도전막(39)의 계면이 완전히 접촉되지 않도록 길이방향의 틈이 형성된다. 즉, 상기 트렌치(36)의 중앙에 길이방향으로 빈 공간(39a)이 존재한다.
도 4g 에 도시된 바와 같이, 상기 트렌치(36)에 대응되는 상기 반도체 SOI 기판(31)의 제 5 절연막(38)의 상면이 노출되도록 상기 도전막(39)을 에치백한다.
도 4h 에 도시된 바와 같이, 노출된 상기 제 5 절연막(38)을 20 : 1로 희석된 비오이(BOE)용액에 담구어 제거하고, 상기 트렌치(36)상에 SiO2막(제 6 절연막)(40)을 열산화방법에 의해 1000Å로 형성한다. 상기 제 6 절연막(40)은 950℃의 수소/산소분위기에서 형성된다.
도 4i 에 도시된 바와 같이, 상기 제 2 절연막(33)과 상기 제 6 절연막(40)의 상면에 로코스패턴(41)을 형성한다. 상기 로코스패턴(41)은 감광막으로 형성되고, 상기 HV 소자영역(3lhr)의 트렌치영역을, HV 소자(31hr)와 LV 소자(31lr)의 인터페이싱영역(3lir)과 LV 소자(31lr)의 격리영역(isolation region)을 각각 정의한다.
도 4j 에 도시된 바와 같이, 상기 로코스패턴(41)을 마스크로 상기 제 1 절연막(32)과 제 2 절연막(33)을 에칭하여 패터닝한다. 이때, 상기 에칭된 영역에 대응하는 반도체 SOI 기판(31)이 노출된다.
도 4k 에 도시된 바와 같이, 상기 로코스패턴(41)은 제거된다. 이때, 상기 제 6 절연막(40)이 완전히 노출된다.
도 4l 에 도시된 바와 같이, 노출된 상기 반도체 SOI 기판(1)과 상기 트렌치(36)상에 형성된 제 6 절연막(40)을 열산화방법에 의해 7000Å로 성장시킴으로서, LV 소자영역(31lr)에 필드절연막(42b)을, HV 소자와 LV 소자의 인터페이싱영역(31ir) 및 HV 소자의 트렌치영역를 연결하는 일체형의 필드절연막(42a)을 형성한다. 이때, 상기 트렌치(36)의 빈 공간(39a)에 산소가 침투하여 SiO2막(39b)이 형성되고, 이 SiO2막(39b)은 상기 필드절연막(42a)과 일체로 형성된다. 이후, 상기 제 2 절연막(33)을 제거함으로서 본 발명에 따른 반도체 파워 집적회로에서의 소자격리방법이 완료된다. 상기 필드절연막(41a)(42b)은 1000℃의 산소/수소분위기에서 형성된다.
상기한 바와 같은 본 발명에 따른 반도체 파워 집적회로에서의 소자격리구조 및 그 방법은 HV 소자영역을 트렌치방법으로, LV 소자영역을 로코스방법으로, 상기 HV 소자와 LV 소자의 인터페이싱영역을 로코스방법으로 격리함으로서 공정을 단순화시키는 효과가 있다.
또한, 필드절연막을 로코스방법에 의해 형성시 트렌치내의 도전막사이에 형성된 빈공간으로 산소가 침투하여 열산화막을 형성함으로서 고전압에서도 HV 소자간에 브레이크다운이 발생하는 것을 억제하여 공정재현성, 공정단가, 공정신뢰성 측면이 개선된 효과가 있다.
후속공정인 배선공정을 하기 위해 콘택홀을 가지는 절연막을 형성시 상기 절연막의 표면에 단차 및 타포러지가 완만하여 HV 소자영역과 LV 소자영역의 콘택홀 가로세로의비(aspect ratio)가 개선되어 고신뢰성의 배선구조를 이루는 효과가 있다.

Claims (5)

  1. 고전압 소자영역(31hr)과 저전압 소자영역(31lr)이 정의된 반도체 기판(31)과;
    상기 반도체 기판(31)의 고전압 소자영역(31hr)에, 상기 고전압 소자와 저전압 소자의 인터페이싱영역(interfacing region)(31ir)에 중복형성된 트렌치(36)와;
    상기 트렌치(36)에 순차적으로 매립형성된 제 4 절연막(37), 제 5 절연막(38), 그리고 도전막(39)과;
    상기 트렌치(36)를 포함한 상기 반도체 기판(31)상에 형성된 제 1 절연막패턴(32)과;
    상기 트렌치(36)의 상면에, 상기 절연막패턴(32) 사이에 노출된 상기 반도체 기판(31)에 각각 형성된 필드절연막(42a)(42b)으로 구성된 것을 특징으로 하는 반도체 파워 집적회로에서의 소자격리구조.
  2. 제 1 항에 있어서, 상기 도전막(39)은 그 내부에 길이방향의 절연막(39b)을 가지는 것을 특징으로 하는 반도체 파워 집적회로에서의 소자격리구조.
  3. 제 2 항에 있어서, 상기 절연막(39b)은 상기 필드절연막(42a)과 일체로 형성된 것을 특징으로 하는 반도체 파워 집적회로에서의 소자격리구조.
  4. 제 1 항에 있어서, 상기 필드절연막(42a)(42b)은 열산화막(thermal oxide film)인 것을 특징으로 하는 반도체 파워 집적회로에서의 소자격리구조.
  5. 고전압 소자영역(31hr)과 저전압 소자영역(31lr)이 정의된 반도체 기판(31)에 트렌치(36)를 형성하는 공정과;
    상기 트렌치(36)을 제 4 절연막(37), 제 5 절연막(38), 그리고 도전막(39)을 연속적으로 증착하여 매립하는 공정과;
    상기 트렌치(36)을 포함한 상기 반도체 기판(31)상에 제 1 절연막패턴(32)을 형성하는 공정과;
    상기 트렌치(36)상에, 상기 제 1 절연막패턴(32) 사이의 노출된 상기 반도체 기판(31)에 필드절연막(42a)(42b)를 각각 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 파워 집적회로에서의 소자격리방법.
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