JP3245076B2 - 浅い分離溝を平坦化する方法 - Google Patents
浅い分離溝を平坦化する方法Info
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Landscapes
- Drying Of Semiconductors (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
製造、特に、半導体基板内に形成されたＴＥＯＳＳｉＯ
2 充填の浅い分離溝を平坦化する改良された方法に関す
るものである。
製造、特に、半導体基板内に形成されたＴＥＯＳＳｉＯ
2 充填の浅い分離溝を平坦化する改良された方法に関す
るものである。
【０００２】
【従来の技術】半導体集積回路（ＩＣ）の製造におい
て、深い分離溝および浅い分離溝は、広く用いられてお
り、特に、１６ＭビットＤＲＡＭチップの製造に広く用
いられている。深い溝は、記憶キャパシタを画成するた
めにシリコン基板内に作製され、浅い溝は各キャパシタ
溝をその近辺から分離するのに用いられる。浅い分離溝
に関する限り、従来のプロセスは、以下の３つの基本的
な工程を含んでいる。すなわち、（１）パターニングさ
れたＳｉ3 Ｎ4 層（ＩＴマスク）が設けられたシリコン
基板内に浅い溝を形成する工程と、（２）ＴＥＯＳ Ｓ
ｉＯ2 のような絶縁材料の層で前記溝を充填する工程
と、（３）絶縁層を平坦化する工程とである。すべての
これらの処理工程は、浅い溝分離（ＳＴＩ；Ｓｈａｌｌ
ｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）モジュール
において、行われる。上述した平坦化の基本工程は、基
本的に、以下の２つの主工程よりなる。すなわち、
（１）ほぼ平坦な面を有する平坦化媒質の層を、ＴＥＯ
Ｓ ＳｉＯ2 層上に形成する工程と、（２）構造の化学
機械研磨が続いて行われるＲＩＥエッチング（ＡＢエッ
チング）工程とである（以降、平坦化主工程と言う）。
平坦化基本工程の目的は、全体として、なんらの欠陥な
しに、ＴＥＯＳ ＳｉＯ2 の表面をできるだけ平坦にす
ることである。
て、深い分離溝および浅い分離溝は、広く用いられてお
り、特に、１６ＭビットＤＲＡＭチップの製造に広く用
いられている。深い溝は、記憶キャパシタを画成するた
めにシリコン基板内に作製され、浅い溝は各キャパシタ
溝をその近辺から分離するのに用いられる。浅い分離溝
に関する限り、従来のプロセスは、以下の３つの基本的
な工程を含んでいる。すなわち、（１）パターニングさ
れたＳｉ3 Ｎ4 層（ＩＴマスク）が設けられたシリコン
基板内に浅い溝を形成する工程と、（２）ＴＥＯＳ Ｓ
ｉＯ2 のような絶縁材料の層で前記溝を充填する工程
と、（３）絶縁層を平坦化する工程とである。すべての
これらの処理工程は、浅い溝分離（ＳＴＩ；Ｓｈａｌｌ
ｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）モジュール
において、行われる。上述した平坦化の基本工程は、基
本的に、以下の２つの主工程よりなる。すなわち、
（１）ほぼ平坦な面を有する平坦化媒質の層を、ＴＥＯ
Ｓ ＳｉＯ2 層上に形成する工程と、（２）構造の化学
機械研磨が続いて行われるＲＩＥエッチング（ＡＢエッ
チング）工程とである（以降、平坦化主工程と言う）。
平坦化基本工程の目的は、全体として、なんらの欠陥な
しに、ＴＥＯＳ ＳｉＯ2 の表面をできるだけ平坦にす
ることである。
【０００３】図１は、構造１０を示す。構造１０は、上
部にパシベーション層１２を有するシリコン基板１１よ
りなるウェハの一部分である。典型的には、このパシベ
ーション層１２は、１４．５ｎｍ厚のＳｉＯ2 の下部層
と、１７５ｎｍ（公称）厚のＳｉ3 Ｎ4 上部層とからな
る。パシベーション層１２は、以降、簡単のためにＳｉ
3 Ｎ4 層１２と言うものとする。基本的には、基板１１
は、それぞれ“アレイ（ａｒｒａｙ）”領域および“カ
ーフ／サポート（ｋｅｒｆ／ｓｕｐｐｏｒｔ）”領域と
称される２つの領域１３，１４よりなる。複数のメモリ
素子（それぞれ活性デバイス（ＩＧＦＥＴ）よりなる）
と、１つのキャパシタとは、“アレイ”領域に集積され
る。“カーフ／サポート”領域は、すべてのテスト・デ
バイスと、複数のメモリ素子を動作させるのに必要な
“グルー（ｇｌｕｅ）”回路とを有している。深い分離
溝は、“アレイ”領域１３内にのみ形成される。２つの
深い溝１５Ａ，１５Ｂが、図１に示されている。各深い
溝（一般に１５で示される）は、上部がドープされる真
性ポリシリコンで部分的に充填される。基礎ＯＮＯ（酸
化物／窒化物／酸化物）層１６は、ポリシリコン充填物
１７を、シリコン基板１１から分離する。ポリシリコン
充填物１７の上部を取り囲んで、ＳｉＯ2 カラー（ｃｏ
ｌｌａｒ）１８が設けられ、ドープト・ポリシリコン
と、溝側壁上のＯＮＯ層１６との間の分離を増大させ
る。図１から明らかなように、Ｓｉ3 Ｎ4 層１２の厚さ
は、“アレイ”領域１３上の方が、“カーフ／サポー
ト”領域１４上におけるよりもかなり薄い。例えば、約
１５０ｎｍに対して約１２０ｎｍである（主にカラー形
成中に、パシベーション層１２を構成するＳｉ3 Ｎ4 材
料の部分的な消耗がある）。このように、構造１０は、
１６ＭビットＤＲＡＭチップの製造に用いられる通常の
深い分離溝プロセスの後の、シリコン・ウェハの一部分
の典型的な例である。浅い分離溝は、シリコン基板１１
内に画成されなければならない。
部にパシベーション層１２を有するシリコン基板１１よ
りなるウェハの一部分である。典型的には、このパシベ
ーション層１２は、１４．５ｎｍ厚のＳｉＯ2 の下部層
と、１７５ｎｍ（公称）厚のＳｉ3 Ｎ4 上部層とからな
る。パシベーション層１２は、以降、簡単のためにＳｉ
3 Ｎ4 層１２と言うものとする。基本的には、基板１１
は、それぞれ“アレイ（ａｒｒａｙ）”領域および“カ
ーフ／サポート（ｋｅｒｆ／ｓｕｐｐｏｒｔ）”領域と
称される２つの領域１３，１４よりなる。複数のメモリ
素子（それぞれ活性デバイス（ＩＧＦＥＴ）よりなる）
と、１つのキャパシタとは、“アレイ”領域に集積され
る。“カーフ／サポート”領域は、すべてのテスト・デ
バイスと、複数のメモリ素子を動作させるのに必要な
“グルー（ｇｌｕｅ）”回路とを有している。深い分離
溝は、“アレイ”領域１３内にのみ形成される。２つの
深い溝１５Ａ，１５Ｂが、図１に示されている。各深い
溝（一般に１５で示される）は、上部がドープされる真
性ポリシリコンで部分的に充填される。基礎ＯＮＯ（酸
化物／窒化物／酸化物）層１６は、ポリシリコン充填物
１７を、シリコン基板１１から分離する。ポリシリコン
充填物１７の上部を取り囲んで、ＳｉＯ2 カラー（ｃｏ
ｌｌａｒ）１８が設けられ、ドープト・ポリシリコン
と、溝側壁上のＯＮＯ層１６との間の分離を増大させ
る。図１から明らかなように、Ｓｉ3 Ｎ4 層１２の厚さ
は、“アレイ”領域１３上の方が、“カーフ／サポー
ト”領域１４上におけるよりもかなり薄い。例えば、約
１５０ｎｍに対して約１２０ｎｍである（主にカラー形
成中に、パシベーション層１２を構成するＳｉ3 Ｎ4 材
料の部分的な消耗がある）。このように、構造１０は、
１６ＭビットＤＲＡＭチップの製造に用いられる通常の
深い分離溝プロセスの後の、シリコン・ウェハの一部分
の典型的な例である。浅い分離溝は、シリコン基板１１
内に画成されなければならない。
【０００４】まず第１に、図１の構造は、約１．１μｍ
の厚さを有する感光材料の層１９で被覆される。適切な
材料は、ＴＯＫＹＯ−ＯＨＫＡ，Ｔｏｋｙｏ，Ｊａｐａ
ｎによって販売されているＩＰ３２５０と呼ばれるホト
レジストである。付着の後、ホトレジスト層１９を露光
し、ベークしおよび現像して、パターニングされた層ま
たはマスクを残す。これらは図２において、１９で示さ
れている。このマスク（ＩＴマスクと呼ばれる）１９の
目的は、シリコン基板１１の表面に、浅い溝の位置を定
めることである。ＩＴマスク１９を画成した後、ＩＴエ
ッチングによってプロセスが続けられる。ウェハが、Ａ
ＭＥ５０００（ＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓ Ｉ
ｎｃ．，Ｓａｎｔａ Ｃｌａｒａ，Ｃａｌｉｆｏｒｎｉ
ａ，ＵＳＡによって製造されたＭＥＲＩＥプラズマ・エ
ッチング装置）に、次の処理条件で配置される。
の厚さを有する感光材料の層１９で被覆される。適切な
材料は、ＴＯＫＹＯ−ＯＨＫＡ，Ｔｏｋｙｏ，Ｊａｐａ
ｎによって販売されているＩＰ３２５０と呼ばれるホト
レジストである。付着の後、ホトレジスト層１９を露光
し、ベークしおよび現像して、パターニングされた層ま
たはマスクを残す。これらは図２において、１９で示さ
れている。このマスク（ＩＴマスクと呼ばれる）１９の
目的は、シリコン基板１１の表面に、浅い溝の位置を定
めることである。ＩＴマスク１９を画成した後、ＩＴエ
ッチングによってプロセスが続けられる。ウェハが、Ａ
ＭＥ５０００（ＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓ Ｉ
ｎｃ．，Ｓａｎｔａ Ｃｌａｒａ，Ｃａｌｉｆｏｒｎｉ
ａ，ＵＳＡによって製造されたＭＥＲＩＥプラズマ・エ
ッチング装置）に、次の処理条件で配置される。
【０００５】 ＮＦ3 ・・・・・：８ｓｃｃｍ Ｎ2 ・・・・・・：６５ｓｃｃｍ ＣＨＦ3 ・・・・：４ｓｃｃｍ 圧力・・・・・・：５．３２Ｐａ（４０ｍＴｏｒｒ） 電力・・・・・・：６００Ｗ 磁界・・・・・・：０Ｇａｕｓｓ カソード温度・・：２０℃ 時間・・・・・・：２７５ｓ このエッチング混合物は、選択的ではなく、種々の材料
（ポリシリコン，ＳｉＯ2 ，Ｓｉ3 Ｎ4 ，単結晶シリコ
ン）を侵食し、約６７５ｎｍの深さまで、ほぼ同じ速度
で、露出層を形成する。次に、ＩＴマスク１９はアッシ
ングによって除去される。プロセスのこの段階での構造
１０は、図３に示される。図３においては、２つの異な
るサイズの浅い溝（狭い溝と比較的広い溝）が示されて
おり、参照番号２０Ａ，２０Ｂによって示されている。
“アレイ”領域では、メモリ素子の活性デバイスをネス
ト（ｎｅｓｔ）するためには、浅い溝が必要であり、し
たがって集積密度を上げるには、浅い溝はできるだけ小
さくなければならない。これに反して、“カーフ／サポ
ート”領域では、テスト・デバイスの分離のために、溝
は比較的広い。図３から明らかなように、分離されたＳ
ｉ3 Ｎ4 パッド１２は残されたままである。
（ポリシリコン，ＳｉＯ2 ，Ｓｉ3 Ｎ4 ，単結晶シリコ
ン）を侵食し、約６７５ｎｍの深さまで、ほぼ同じ速度
で、露出層を形成する。次に、ＩＴマスク１９はアッシ
ングによって除去される。プロセスのこの段階での構造
１０は、図３に示される。図３においては、２つの異な
るサイズの浅い溝（狭い溝と比較的広い溝）が示されて
おり、参照番号２０Ａ，２０Ｂによって示されている。
“アレイ”領域では、メモリ素子の活性デバイスをネス
ト（ｎｅｓｔ）するためには、浅い溝が必要であり、し
たがって集積密度を上げるには、浅い溝はできるだけ小
さくなければならない。これに反して、“カーフ／サポ
ート”領域では、テスト・デバイスの分離のために、溝
は比較的広い。図３から明らかなように、分離されたＳ
ｉ3 Ｎ4 パッド１２は残されたままである。
【０００６】次の工程は、Ｓｉ3 Ｎ4 パッド１２によっ
て保護されない水平面の部分上、およびシリコン基板１
１内に形成された浅い溝２０Ａ，２０Ｂの側壁上に、薄
いＳｉＯ2 犠牲層を熱成長させることである。反応性イ
オン・エッチング（ＲＩＥ）工程（ＩＴエッチング）の
実行による表面損傷を避けるためには、シリコン表面の
酸化が行われる。図４から明らかなように、プロセスの
この段階では、浅い溝２０Ａ，２０Ｂの底壁および側壁
は、約２２．５ｎｍの厚さを有する薄いＳｉＯ2 犠牲層
２１で被覆される（層２１は、以降の図では、示されな
い）。
て保護されない水平面の部分上、およびシリコン基板１
１内に形成された浅い溝２０Ａ，２０Ｂの側壁上に、薄
いＳｉＯ2 犠牲層を熱成長させることである。反応性イ
オン・エッチング（ＲＩＥ）工程（ＩＴエッチング）の
実行による表面損傷を避けるためには、シリコン表面の
酸化が行われる。図４から明らかなように、プロセスの
この段階では、浅い溝２０Ａ，２０Ｂの底壁および側壁
は、約２２．５ｎｍの厚さを有する薄いＳｉＯ2 犠牲層
２１で被覆される（層２１は、以降の図では、示されな
い）。
【０００７】次に、浅い溝２０Ａ，２０Ｂは、ＴＥＯＳ
ＳｉＯ2 材料で充填される。このためには、ＴＥＯＳ
ＳｉＯ2 層２２が、約８４５ｎｍの厚さで構造１０上
にコンフォーマルに付着されて、溝を過充填する。１７
５ｎｍの過充填が、目標である。このＴＥＯＳ ＳｉＯ
2 層２２は、一般に、テトラエチルオルトシリケート
（ＴＥＯＳ）および酸素を用いて、ＬＰＣＶＤ（減圧Ｃ
ＶＤ）またはＰＥＣＶＤ（プラズマ励起ＣＶＤ）法によ
って形成される。その結果得られた構造を、図５に示
す。狭い窪み２３Ａおよび広い窪み（または凹部）２３
Ｂが、各浅い溝２０Ａ，２０Ｂ上に見い出される。他の
狭い窪み２３Ｃが、また、図５に示されている。窪みの
間に、構造１０の表面は、典型的な盛上り部を与える。
製造のこの工程で、構造１０は、平坦化されなければな
らず、ＴＥＯＳ ＳｉＯ2 層２２の最初の厚さは、製品
仕様によって定まる一定の値にまで減らされなければな
らない。
ＳｉＯ2 材料で充填される。このためには、ＴＥＯＳ
ＳｉＯ2 層２２が、約８４５ｎｍの厚さで構造１０上
にコンフォーマルに付着されて、溝を過充填する。１７
５ｎｍの過充填が、目標である。このＴＥＯＳ ＳｉＯ
2 層２２は、一般に、テトラエチルオルトシリケート
（ＴＥＯＳ）および酸素を用いて、ＬＰＣＶＤ（減圧Ｃ
ＶＤ）またはＰＥＣＶＤ（プラズマ励起ＣＶＤ）法によ
って形成される。その結果得られた構造を、図５に示
す。狭い窪み２３Ａおよび広い窪み（または凹部）２３
Ｂが、各浅い溝２０Ａ，２０Ｂ上に見い出される。他の
狭い窪み２３Ｃが、また、図５に示されている。窪みの
間に、構造１０の表面は、典型的な盛上り部を与える。
製造のこの工程で、構造１０は、平坦化されなければな
らず、ＴＥＯＳ ＳｉＯ2 層２２の最初の厚さは、製品
仕様によって定まる一定の値にまで減らされなければな
らない。
【０００８】次に、平坦化の基本工程が行われる。基本
工程は、実際には、次のような２つの主な処理工程より
なる。すなわち、最初に、図５の構造１０の表面に平坦
化媒質を形成し、次に、Ｓｉ3 Ｎ4 パッド１２のほぼ表
面まで、構造を平坦化する。要するに、平坦化媒質を形
成する主工程は、２つのホトレジスト層の連続付着であ
り、平坦化の主工程は、次のような２つの工程で行われ
る。すなわち、最初に、構造のエッチバック（ＡＢエッ
チングと称される）が同じプラズマ・エッチング装置で
行われ、次に、構造は化学機械研磨される。基本的に
は、ＡＢエッチングの目的は、凹部２３Ｂの底部に達す
ることである。他方、化学機械研磨の目的は、ＴＥＯＳ
ＳｉＯ2 層２２の最終表面を、完全に平坦にし、Ｓｉ
3 Ｎ4 パッド１２の表面に対して約−６０ｎｍに位置す
るようにすることである。
工程は、実際には、次のような２つの主な処理工程より
なる。すなわち、最初に、図５の構造１０の表面に平坦
化媒質を形成し、次に、Ｓｉ3 Ｎ4 パッド１２のほぼ表
面まで、構造を平坦化する。要するに、平坦化媒質を形
成する主工程は、２つのホトレジスト層の連続付着であ
り、平坦化の主工程は、次のような２つの工程で行われ
る。すなわち、最初に、構造のエッチバック（ＡＢエッ
チングと称される）が同じプラズマ・エッチング装置で
行われ、次に、構造は化学機械研磨される。基本的に
は、ＡＢエッチングの目的は、凹部２３Ｂの底部に達す
ることである。他方、化学機械研磨の目的は、ＴＥＯＳ
ＳｉＯ2 層２２の最終表面を、完全に平坦にし、Ｓｉ
3 Ｎ4 パッド１２の表面に対して約−６０ｎｍに位置す
るようにすることである。
【０００９】好ましくは、平坦化媒質を形成する主工程
は、２つの連続するホトレジスト層を付着することによ
り行われる。米国特許第５２７３８５６号明細書に開示
されているようなホトレジストの第１の層２４（ＡＢ
１）が、８３０ｎｍの厚さで、構造１０上に付着され、
露光され、ベークされ、現像されて、ＡＢ１マスクと称
されるパターニングされた層２４を残す。基本的には、
このマスク２４の目的は、図６から明らかなように、２
３Ｂのような広い窪みと、２３Ａ（２３Ｃではない）の
ような所定数の狭い窪みを充填することである。この構
成は、後に説明する“シリコン研磨”に関係した欠陥を
減少させる、均一性プロセス問題に関連している。最後
に、構造１０は、ＡＢ１層２４のホトレジスト材料を、
流動させて窪みを完全に充填するのに十分な温度（約１
４０℃）に上昇される。
は、２つの連続するホトレジスト層を付着することによ
り行われる。米国特許第５２７３８５６号明細書に開示
されているようなホトレジストの第１の層２４（ＡＢ
１）が、８３０ｎｍの厚さで、構造１０上に付着され、
露光され、ベークされ、現像されて、ＡＢ１マスクと称
されるパターニングされた層２４を残す。基本的には、
このマスク２４の目的は、図６から明らかなように、２
３Ｂのような広い窪みと、２３Ａ（２３Ｃではない）の
ような所定数の狭い窪みを充填することである。この構
成は、後に説明する“シリコン研磨”に関係した欠陥を
減少させる、均一性プロセス問題に関連している。最後
に、構造１０は、ＡＢ１層２４のホトレジスト材料を、
流動させて窪みを完全に充填するのに十分な温度（約１
４０℃）に上昇される。
【００１０】次に、同じホトレジストよりなる８３０ｎ
ｍ厚さの第２の層２５が、層２４上に設けられ、ベーク
される。この第２の工程の後では、ウェハ表面は粗い平
坦であるとみなすことができる。実際には、レジスト・
バブルが発生し、層２４，２５が重なる箇所に、わずか
なレリーフ・トポグラフィが存在する。この工程の段階
での構造１０は、図７に示されている。
ｍ厚さの第２の層２５が、層２４上に設けられ、ベーク
される。この第２の工程の後では、ウェハ表面は粗い平
坦であるとみなすことができる。実際には、レジスト・
バブルが発生し、層２４，２５が重なる箇所に、わずか
なレリーフ・トポグラフィが存在する。この工程の段階
での構造１０は、図７に示されている。
【００１１】図７の構造の粗く平坦化された表面は、Ｔ
ＥＯＳ ＳｉＯ2 層２２に転写され、シリコン基板１１
上に、薄いがほぼ平坦な層を与える。実際には、上述し
たＡＢエッチング工程は、３つの異なったサブ工程で構
成され、“アレイ”領域と“カーフ／サポート”領域と
の間に存在するパターン・ファクタ差とは関係なく、Ｔ
ＥＯＳ ＳｉＯ2 層２２の厚さを調整する。最終的な目
的は、広い窪み２３Ｂに達するまで、盛上り部の箇所
で、ＴＥＯＳ ＳｉＯ2 層２２の表面をエッチングする
ことである。すべてのこれらのサブ工程は、前述したＡ
ＭＥ５０００プラズマ・エッチング装置で行われ、化学
作用のみが異なる。
ＥＯＳ ＳｉＯ2 層２２に転写され、シリコン基板１１
上に、薄いがほぼ平坦な層を与える。実際には、上述し
たＡＢエッチング工程は、３つの異なったサブ工程で構
成され、“アレイ”領域と“カーフ／サポート”領域と
の間に存在するパターン・ファクタ差とは関係なく、Ｔ
ＥＯＳ ＳｉＯ2 層２２の厚さを調整する。最終的な目
的は、広い窪み２３Ｂに達するまで、盛上り部の箇所
で、ＴＥＯＳ ＳｉＯ2 層２２の表面をエッチングする
ことである。すべてのこれらのサブ工程は、前述したＡ
ＭＥ５０００プラズマ・エッチング装置で行われ、化学
作用のみが異なる。
【００１２】第１のサブ工程によれば、ウェハはＡＭＥ
５０００プラズマ・エッチング装置内に配置され、ＴＥ
ＯＳ ＳｉＯ2 層２２の表面（盛上り部の箇所での）に
達するまで、上部レジストＡＢ２層２５がエッチングさ
れる。処理条件は、次のとおりである。
５０００プラズマ・エッチング装置内に配置され、ＴＥ
ＯＳ ＳｉＯ2 層２２の表面（盛上り部の箇所での）に
達するまで、上部レジストＡＢ２層２５がエッチングさ
れる。処理条件は、次のとおりである。
【００１３】 ＣＨＦ3 ・・・・・・・・・・・：７０ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：６０ｓｃｃｍ 圧力・・・・・・・・・・・・・：１８．２５Ｐａ（１３７ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：５６２Ｗ 光学的終点検出・・・・・・・・：Ｙｅｓ オーバエッチング・・・・・・・：１２ｓ 選択性 レジスト／ＴＥＯＳ・・：１．５／１（ブランケット） 均一性・・・・・・・・・・・・：＜２％ 適切なアルゴリズムによって、干渉光学的終点が用いら
れて、ＡＢ２層２５／ＴＥＯＳ ＳｉＯ2 層２２の界面
が検出される。エッチング終点の検出後、一定のオーバ
・エッチングが行われる。約４０ｎｍのＴＥＯＳ Ｓｉ
Ｏ2 層２２（盛上り部の箇所での）および下部ＡＢ１レ
ジスト層２４が、オーバエッチングの間に除去される。
その結果得られる構造は、図８に示されている。
れて、ＡＢ２層２５／ＴＥＯＳ ＳｉＯ2 層２２の界面
が検出される。エッチング終点の検出後、一定のオーバ
・エッチングが行われる。約４０ｎｍのＴＥＯＳ Ｓｉ
Ｏ2 層２２（盛上り部の箇所での）および下部ＡＢ１レ
ジスト層２４が、オーバエッチングの間に除去される。
その結果得られる構造は、図８に示されている。
【００１４】次に、第２のエッチング・サブ工程は、次
の処理条件で行われる。
の処理条件で行われる。
【００１５】 ＣＨＦ3 ・・・・・・・・・・・：８０ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：５０ｓｃｃｍ 圧力・・・・・・・・・・・・・：３０Ｐａ（２２０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：２０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：７００Ｗ エッチング時間・・・・・・・・：３０ｓｅｃ 選択性 レジスト／ＴＥＯＳ・・：１／１（ブランケット） 均一性・・・・・・・・・・・・：＜２％ このサブ工程の間、ＡＢ１レジスト層２４およびＴＥＯ
Ｓ ＳｉＯ2 層２２は、同一速度でエッチングされるよ
うに思われる。これは、“アレイ”領域と“カーフ／サ
ポート”領域との間のパターン・ファクタの故に、事実
ではない。レジスト層２４およびＴＥＯＳ ＳｉＯ2 層
２２の両方に対して、約１６０ｎｍエッチングされる。
製造のこの工程での構造は、図９に示されている。小さ
な窪み（例えば、２３Ａ，２３Ｃ）の位置でのＡＢ１ホ
トレジスト層２４のわずかな残りが、および広い窪み２
３Ｂの位置でのＡＢ１ホトレジスト層２４のかなりの残
りが存在することがわかる。これらの残りは、以下に説
明される次の処理工程のためのマスクとして働く。
Ｓ ＳｉＯ2 層２２は、同一速度でエッチングされるよ
うに思われる。これは、“アレイ”領域と“カーフ／サ
ポート”領域との間のパターン・ファクタの故に、事実
ではない。レジスト層２４およびＴＥＯＳ ＳｉＯ2 層
２２の両方に対して、約１６０ｎｍエッチングされる。
製造のこの工程での構造は、図９に示されている。小さ
な窪み（例えば、２３Ａ，２３Ｃ）の位置でのＡＢ１ホ
トレジスト層２４のわずかな残りが、および広い窪み２
３Ｂの位置でのＡＢ１ホトレジスト層２４のかなりの残
りが存在することがわかる。これらの残りは、以下に説
明される次の処理工程のためのマスクとして働く。
【００１６】第３の最終のサブ工程では、ＴＥＯＳ Ｓ
ｉＯ2 層２２は、次の処理条件でエッチングされる。
ｉＯ2 層２２は、次の処理条件でエッチングされる。
【００１７】 ＣＨＦ3 ・・・・・・・・・・・：９５ｓｃｃｍ ＣＯ2 ・・・・・・・・・・・・：４０ｓｃｃｍ 圧力・・・・・・・・・・・・・：２０Ｐａ（１５０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：２５Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：９００Ｗ 光学的終点検出・・・・・・・・：Ｙｅｓ オーバエッチング・・・・・・・：Ｎｏ 選択性 レジスト／ＴＥＯＳ・・：６／１（ブランケット） 均一性・・・・・・・・・・・・：＜３％ 製造のこの工程での構造は、図１０に示される。このエ
ッチング混合物は、次のように選ばれている。すなわ
ち、このサブ工程の間に、ＴＥＯＳ ＳｉＯ2 層２２
が、ＡＢ１ホトレジスト層２４を形成する材料よりも速
くエッチングされて、浅い分離溝２０Ａ，２０Ｂ上のＴ
ＥＯＳ ＳｉＯ2 材料が必ず保護されるようにする。図
１０に示されるように、“アレイ”領域１３において、
所望のレベルよりも深くエッチングが行われる（前述し
たように、最適レベルは、凹部２３Ｂの底部である）。
異なるエッチング速度および異方性条件によって、ピー
ク状のＴＥＯＳ ＳｉＯ2 が残り、“フェンス（ｆｅｎ
ｃｅ）”（通常、このように呼ばれる）が、構造１０の
表面に残される。これらフェンスは、図１０に２２′で
示される。
ッチング混合物は、次のように選ばれている。すなわ
ち、このサブ工程の間に、ＴＥＯＳ ＳｉＯ2 層２２
が、ＡＢ１ホトレジスト層２４を形成する材料よりも速
くエッチングされて、浅い分離溝２０Ａ，２０Ｂ上のＴ
ＥＯＳ ＳｉＯ2 材料が必ず保護されるようにする。図
１０に示されるように、“アレイ”領域１３において、
所望のレベルよりも深くエッチングが行われる（前述し
たように、最適レベルは、凹部２３Ｂの底部である）。
異なるエッチング速度および異方性条件によって、ピー
ク状のＴＥＯＳ ＳｉＯ2 が残り、“フェンス（ｆｅｎ
ｃｅ）”（通常、このように呼ばれる）が、構造１０の
表面に残される。これらフェンスは、図１０に２２′で
示される。
【００１８】ＡＢエッチングの終りに、Ｓｉ3 Ｎ4 パッ
ド１２上の残りのＴＥＯＳ ＳｉＯ2 層２２の厚さが測
定される。
ド１２上の残りのＴＥＯＳ ＳｉＯ2 層２２の厚さが測
定される。
【００１９】最後に、ＡＢ１ホトレジスト層２４の残り
の部分が、ＡＭＥ５０００プラズマ・エッチング装置の
専用チャンバ内で、除去される。ホトレジストを除去し
た後の構造は、図１１に示される。
の部分が、ＡＭＥ５０００プラズマ・エッチング装置の
専用チャンバ内で、除去される。ホトレジストを除去し
た後の構造は、図１１に示される。
【００２０】次に、化学機械研磨の工程が行われる。こ
の工程の間に、Ｓｉ3 Ｎ4 パッド１２上に残るＴＥＯＳ
ＳｉＯ2 層２２が除去される。構造１０は、Ｓｉ3 Ｎ
4 パッド表面に達するまで、化学機械研磨され、研磨
は、Ｓｉ3 Ｎ4 パッドの上側レベルの下約６０ｎｍにま
で続けられる。この工程は、市販されている研磨スラリ
ーによって行われる。例えば適切なスラリーは、ＣＡＢ
ＯＴ−ＳＰＥＲＣＥ，Ｅｌｄｏｒａｄｏ Ｈｉｌｌｓ，
Ｃａｌｉｆｏｒｎｉａ，ＵＳＡによりＳＣＩの名称で販
売されている。製造のこの段階での構造は、図１２に示
されている。
の工程の間に、Ｓｉ3 Ｎ4 パッド１２上に残るＴＥＯＳ
ＳｉＯ2 層２２が除去される。構造１０は、Ｓｉ3 Ｎ
4 パッド表面に達するまで、化学機械研磨され、研磨
は、Ｓｉ3 Ｎ4 パッドの上側レベルの下約６０ｎｍにま
で続けられる。この工程は、市販されている研磨スラリ
ーによって行われる。例えば適切なスラリーは、ＣＡＢ
ＯＴ−ＳＰＥＲＣＥ，Ｅｌｄｏｒａｄｏ Ｈｉｌｌｓ，
Ｃａｌｉｆｏｒｎｉａ，ＵＳＡによりＳＣＩの名称で販
売されている。製造のこの段階での構造は、図１２に示
されている。
【００２１】浅い溝の形成プロセスは、ＴＥＯＳ Ｓｉ
Ｏ2 層２２のアニールおよびＳｉ3Ｎ4 パッド１２の除
去によって、終了する。アニールの目的は、ＴＥＯＳ
ＳｉＯ2 を高密度化して、最終的な厚さが、約５％だけ
減少した図１２の段階でのＴＥＯＳ ＳｉＯ2 層２２の
厚さとなるようにすることである。製造のこの段階で
は、下側の単結晶シリコンを保護するのに、Ｓｉ3 Ｎ4
パッド１２が必ず必要とされる。Ｓｉ3 Ｎ4 パッドが無
ければ、下側の単結晶シリコンは、損傷を受けるであろ
う。Ｓｉ3 Ｎ4 パッド１２の除去は、ウェット・エッチ
ングによって行われる。このウェット・プロセスは、非
常に高いＳｉ3 Ｎ4 ／ＴＥＯＳ ＳｉＯ2選択性を有す
るので、Ｓｉ3 Ｎ4 パッドの上に残っている未研磨のＴ
ＥＯＳ ＳｉＯ2 材料の膜が存在すれば、この膜が非常
に薄い（例えば、１．５ｎｍ）としても、Ｓｉ3 Ｎ4 パ
ッド１２をエッチングすることができない。Ｓｉ3 Ｎ4
パッドの残留は、この除去工程の後でのみ、明らかにす
ることができる。
Ｏ2 層２２のアニールおよびＳｉ3Ｎ4 パッド１２の除
去によって、終了する。アニールの目的は、ＴＥＯＳ
ＳｉＯ2 を高密度化して、最終的な厚さが、約５％だけ
減少した図１２の段階でのＴＥＯＳ ＳｉＯ2 層２２の
厚さとなるようにすることである。製造のこの段階で
は、下側の単結晶シリコンを保護するのに、Ｓｉ3 Ｎ4
パッド１２が必ず必要とされる。Ｓｉ3 Ｎ4 パッドが無
ければ、下側の単結晶シリコンは、損傷を受けるであろ
う。Ｓｉ3 Ｎ4 パッド１２の除去は、ウェット・エッチ
ングによって行われる。このウェット・プロセスは、非
常に高いＳｉ3 Ｎ4 ／ＴＥＯＳ ＳｉＯ2選択性を有す
るので、Ｓｉ3 Ｎ4 パッドの上に残っている未研磨のＴ
ＥＯＳ ＳｉＯ2 材料の膜が存在すれば、この膜が非常
に薄い（例えば、１．５ｎｍ）としても、Ｓｉ3 Ｎ4 パ
ッド１２をエッチングすることができない。Ｓｉ3 Ｎ4
パッドの残留は、この除去工程の後でのみ、明らかにす
ることができる。
【００２２】ＡＢエッチング・シーケンスについてのウ
ェハ・ロードマップ（ｗａｆｅｒｒｏａｄ−ｍａｐ）
は、図１３に要約されている。図１３には、４つのチャ
ンバ２７Ａ〜２７Ｄと、中央負荷／無負荷モジュール２
８と、モジュールに連結された待合せステーション２９
と、真空封止部３０とからなるＡＭＥ５０００プラズマ
・エッチング装置２６が示されている。図１３は、ま
た、厚さ測定装置３１（例えば、ＰＲＯＭＥＴＲＩＸ）
を示している。矢印は、プラズマ・エッチング装置２６
内でのウェハの移動を示す。図１３から明らかなよう
に、ただ２つの反応チャンバが必要とされる。上述した
３つのサブ工程は、チャンバ２７Ａ内で行われ、ＡＢ１
ホトレジスト２４の残りは、チャンバ２７Ｂ内で除去さ
れる。ＴＥＯＳ ＳｉＯ2 厚さの測定は、測定装置３１
内で行われる（“カーフ／サポート”領域のＳｉ3 Ｎ4
パッド上で）。
ェハ・ロードマップ（ｗａｆｅｒｒｏａｄ−ｍａｐ）
は、図１３に要約されている。図１３には、４つのチャ
ンバ２７Ａ〜２７Ｄと、中央負荷／無負荷モジュール２
８と、モジュールに連結された待合せステーション２９
と、真空封止部３０とからなるＡＭＥ５０００プラズマ
・エッチング装置２６が示されている。図１３は、ま
た、厚さ測定装置３１（例えば、ＰＲＯＭＥＴＲＩＸ）
を示している。矢印は、プラズマ・エッチング装置２６
内でのウェハの移動を示す。図１３から明らかなよう
に、ただ２つの反応チャンバが必要とされる。上述した
３つのサブ工程は、チャンバ２７Ａ内で行われ、ＡＢ１
ホトレジスト２４の残りは、チャンバ２７Ｂ内で除去さ
れる。ＴＥＯＳ ＳｉＯ2 厚さの測定は、測定装置３１
内で行われる（“カーフ／サポート”領域のＳｉ3 Ｎ4
パッド上で）。
【００２３】この製造プロセスでは、化学機械研磨は、
所要時間が長く且つ高価な処理工程である。残念なこと
には、プロセスのモニタリングの困難性の故に、エッチ
ング速度は、研磨されるウェハの数の関数として変化
し、“アレイ”領域と“カーフ／サポート”領域との間
でエッチング速度が異なる（技術用語で“ディッシング
（ｄｉｓｈｉｎｇ）効果”と呼ばれる）ので、化学機械
研磨工程は、１回の工程ではなく、２または３回の工程
で行われる。最初の工程の前、および工程の間、すべて
のウェハが測定され、（ＴＥＯＳ ＳｉＯ2 層２２の厚
さは、２３Ｂのような広い窪みの中心で測定される）、
プロセス・パラメータは調整されなければならない。図
１４は、厚さ測定装置３２（例えば、ＰＲＯＭＥＴＲＩ
Ｘ）と、ＷＥＳＴＥＣＨ，Ｔｅｍｐｅ，Ａｒｉｚｏｎ
ａ，ＵＳＡによって販売されているモデル３７２Ｍのよ
うな化学機械研磨機３３との間のウェハ・ロードマップ
を示している。当業者には周知のように、化学機械研磨
工程は、非常に小さいプロセス・ウィンドウを有してい
る。というのは、化学機械研磨工程は、すべての前の処
理工程に依存し、さらにはいかなるプロセス変動をも治
すことができないからである。しかし、ＡＢエッチング
の際に形成されたフェンス２２′の存在の故に、化学機
械研磨工程は、実際には必須である。
所要時間が長く且つ高価な処理工程である。残念なこと
には、プロセスのモニタリングの困難性の故に、エッチ
ング速度は、研磨されるウェハの数の関数として変化
し、“アレイ”領域と“カーフ／サポート”領域との間
でエッチング速度が異なる（技術用語で“ディッシング
（ｄｉｓｈｉｎｇ）効果”と呼ばれる）ので、化学機械
研磨工程は、１回の工程ではなく、２または３回の工程
で行われる。最初の工程の前、および工程の間、すべて
のウェハが測定され、（ＴＥＯＳ ＳｉＯ2 層２２の厚
さは、２３Ｂのような広い窪みの中心で測定される）、
プロセス・パラメータは調整されなければならない。図
１４は、厚さ測定装置３２（例えば、ＰＲＯＭＥＴＲＩ
Ｘ）と、ＷＥＳＴＥＣＨ，Ｔｅｍｐｅ，Ａｒｉｚｏｎ
ａ，ＵＳＡによって販売されているモデル３７２Ｍのよ
うな化学機械研磨機３３との間のウェハ・ロードマップ
を示している。当業者には周知のように、化学機械研磨
工程は、非常に小さいプロセス・ウィンドウを有してい
る。というのは、化学機械研磨工程は、すべての前の処
理工程に依存し、さらにはいかなるプロセス変動をも治
すことができないからである。しかし、ＡＢエッチング
の際に形成されたフェンス２２′の存在の故に、化学機
械研磨工程は、実際には必須である。
【００２４】図１５は、図６〜図１３によって説明され
た平坦化主工程の終りにおける理想的な構造を示す。平
坦化主工程の後、図１５の拡大図において明瞭に示され
ているように、約−６０ｎｍの“ラップ・アラウンド
（ｗｒａｐ−ａｒｏｕｎｄ）”ターゲットが存在する。
残念なことに、前述したすべてのパラメータ調整および
未解決の問題にかかわらず、得られるラップ・アラウン
ドは、或るロットの最初のウェハと最後のウェハとの間
で、および同一ウェハの“アレイ”領域と“カーフ／サ
ポート”領域との間でさえも、かなり変化する。
た平坦化主工程の終りにおける理想的な構造を示す。平
坦化主工程の後、図１５の拡大図において明瞭に示され
ているように、約−６０ｎｍの“ラップ・アラウンド
（ｗｒａｐ−ａｒｏｕｎｄ）”ターゲットが存在する。
残念なことに、前述したすべてのパラメータ調整および
未解決の問題にかかわらず、得られるラップ・アラウン
ドは、或るロットの最初のウェハと最後のウェハとの間
で、および同一ウェハの“アレイ”領域と“カーフ／サ
ポート”領域との間でさえも、かなり変化する。
【００２５】前述の平坦化主工程シーケンス（シーケン
スに対し主に寄与する化学機械研磨工程を含む）が用い
られる場合には、２種類の問題が発生する。これらの問
題は、“シリコン研磨”および“Ｓｉ3 Ｎ4 パッド残
留”である。これらの問題は、“アレイ”領域および
“カーフ／サポート”領域上のＳｉ3 Ｎ4 層１２の厚さ
変動、化学機械研磨工程を適切に制御する困難性、およ
び異なるパターン・ファクタによる影響を含む、種々の
原因を有している。
スに対し主に寄与する化学機械研磨工程を含む）が用い
られる場合には、２種類の問題が発生する。これらの問
題は、“シリコン研磨”および“Ｓｉ3 Ｎ4 パッド残
留”である。これらの問題は、“アレイ”領域および
“カーフ／サポート”領域上のＳｉ3 Ｎ4 層１２の厚さ
変動、化学機械研磨工程を適切に制御する困難性、およ
び異なるパターン・ファクタによる影響を含む、種々の
原因を有している。
【００２６】化学機械研磨が“非常に重要”ならば、或
るＳｉ3 Ｎ4 パッド１２は、完全に除去され、基板１１
のシリコンは、アニールの間、もはや保護されない。最
終的に、ＩＧＦＥＴのゲート酸化物の品質は悪くなる。
このケースは、図１６（Ａ）に示されており、矢印は、
露出したシリコン表面を示している。これは、前述した
Ｓｉ3 Ｎ4 層１２の厚さ変動に直接に起因する。
るＳｉ3 Ｎ4 パッド１２は、完全に除去され、基板１１
のシリコンは、アニールの間、もはや保護されない。最
終的に、ＩＧＦＥＴのゲート酸化物の品質は悪くなる。
このケースは、図１６（Ａ）に示されており、矢印は、
露出したシリコン表面を示している。これは、前述した
Ｓｉ3 Ｎ4 層１２の厚さ変動に直接に起因する。
【００２７】これに反して、化学機械研磨工程が、“所
要時間がかなり長くなければ”、ＴＥＯＳ ＳｉＯ2 材
料を、Ｓｉ3 Ｎ4 パッド１２上に残すことができ、前述
したＳｉ3 Ｎ4 パッド除去工程の際に、ハードマスク保
護膜として働き、パッドの完全な除去を防止する。この
場合、或るＳｉ3 Ｎ4 パッドが、当業者に既知のゲート
導体（ＧＣ）の下に残留し、これがＩＧＦＥＴを不作動
にする。このケースは、図１６（Ｂ）に示されており、
矢印が除去されなかったＳｉ3 Ｎ4 パッドを示してい
る。
要時間がかなり長くなければ”、ＴＥＯＳ ＳｉＯ2 材
料を、Ｓｉ3 Ｎ4 パッド１２上に残すことができ、前述
したＳｉ3 Ｎ4 パッド除去工程の際に、ハードマスク保
護膜として働き、パッドの完全な除去を防止する。この
場合、或るＳｉ3 Ｎ4 パッドが、当業者に既知のゲート
導体（ＧＣ）の下に残留し、これがＩＧＦＥＴを不作動
にする。このケースは、図１６（Ｂ）に示されており、
矢印が除去されなかったＳｉ3 Ｎ4 パッドを示してい
る。
【００２８】これら両方のケースにおいて、厚さ測定装
置３２内で行われた測定により行われたプロセス調整が
適切であっても、これらの欠陥は満足するように修正す
ることはできない。というのは、化学機械研磨は、本質
的に機械的技術であり、この技術はすべての起こり得る
変動、あるいは前の処理工程により生じる非均一性を統
合することができないからである。実際には、化学機械
研磨工程のプロセス・ウィンドウは、非常に小さく、製
品群に強く依存している。これらの欠陥をこうむるチッ
プに対し、最終テストでゼロ歩留りが予測される。前記
平坦化工程シーケンスは、ウェハが連続して供せられる
処理工程の成功裡の実行に強く望まれる優れた再現性を
可能にしない。
置３２内で行われた測定により行われたプロセス調整が
適切であっても、これらの欠陥は満足するように修正す
ることはできない。というのは、化学機械研磨は、本質
的に機械的技術であり、この技術はすべての起こり得る
変動、あるいは前の処理工程により生じる非均一性を統
合することができないからである。実際には、化学機械
研磨工程のプロセス・ウィンドウは、非常に小さく、製
品群に強く依存している。これらの欠陥をこうむるチッ
プに対し、最終テストでゼロ歩留りが予測される。前記
平坦化工程シーケンスは、ウェハが連続して供せられる
処理工程の成功裡の実行に強く望まれる優れた再現性を
可能にしない。
【００２９】
【発明が解決しようとする課題】したがって本発明の主
な目的は、ＴＥＯＳ ＳｉＯ2 が充填された浅い分離溝
を平坦化する方法であって、従来技術の主な平坦化工程
を改善し、特に化学機械研磨工程の必要性を排除する方
法を提供することにある。
な目的は、ＴＥＯＳ ＳｉＯ2 が充填された浅い分離溝
を平坦化する方法であって、従来技術の主な平坦化工程
を改善し、特に化学機械研磨工程の必要性を排除する方
法を提供することにある。
【００３０】本発明の他の目的は、ＴＥＯＳ ＳｉＯ2
が充填された浅い分離溝を平坦化する方法であって、
“シリコン研磨”および“Ｓｉ3 Ｎ4 パッド残留”の欠
陥を抑制する方法を提供することにある。
が充填された浅い分離溝を平坦化する方法であって、
“シリコン研磨”および“Ｓｉ3 Ｎ4 パッド残留”の欠
陥を抑制する方法を提供することにある。
【００３１】本発明のさらに他の目的は、ＴＥＯＳ Ｓ
ｉＯ2 が充填された浅い分離溝を平坦化する方法であっ
て、従来の平坦化主工程のプロセス・ウィンドウによる
問題を排除する方法を提供することにある。
ｉＯ2 が充填された浅い分離溝を平坦化する方法であっ
て、従来の平坦化主工程のプロセス・ウィンドウによる
問題を排除する方法を提供することにある。
【００３２】本発明のさらに他の目的は、ＴＥＯＳ Ｓ
ｉＯ2 が充填された浅い分離溝を平坦化する方法であっ
て、再現性があり、特に最終テスト（ＦＴ）で高い製造
歩留りを有する方法を提供することにある。
ｉＯ2 が充填された浅い分離溝を平坦化する方法であっ
て、再現性があり、特に最終テスト（ＦＴ）で高い製造
歩留りを有する方法を提供することにある。
【００３３】本発明のさらに他の目的は、ＴＥＯＳ Ｓ
ｉＯ2 が充填された浅い分離溝を平坦化する方法であっ
て、かなりのコスト低減のために、従来の技術よりも、
より簡単で、より高いスループットを有する方法を提供
することにある。
ｉＯ2 が充填された浅い分離溝を平坦化する方法であっ
て、かなりのコスト低減のために、従来の技術よりも、
より簡単で、より高いスループットを有する方法を提供
することにある。
【００３４】
【課題を解決するための手段】本発明によれば、３つの
処理工程よりなる、新規かつ改善された平坦化主工程
（ＡＴエッチングと言う）により、ＴＥＯＳ ＳｉＯ2
充填の浅い分離溝を平坦化する方法が開示されている。
基本的には、プロセス・ウィンドウの概念は捨てられて
いる。というのは、“シリコン研磨”および“Ｓｉ3 Ｎ
4 残留”タイプの欠陥は排除されるからである。本発明
の方法は、また、最終的なテスト歩留り、コスト低減、
再現性に関して、重要な利点を与える。
処理工程よりなる、新規かつ改善された平坦化主工程
（ＡＴエッチングと言う）により、ＴＥＯＳ ＳｉＯ2
充填の浅い分離溝を平坦化する方法が開示されている。
基本的には、プロセス・ウィンドウの概念は捨てられて
いる。というのは、“シリコン研磨”および“Ｓｉ3 Ｎ
4 残留”タイプの欠陥は排除されるからである。本発明
の方法は、また、最終的なテスト歩留り、コスト低減、
再現性に関して、重要な利点を与える。
【００３５】出発構造は、パターニングされたＳｉ3 Ｎ
4 パシベーション層が設けられたシリコン基板である。
次に、深い溝および浅い溝を、基板内に形成する。次
に、深い溝および浅い溝を、ＴＥＯＳ ＳｉＯ2 でコン
フォーマルに充填する。次に、平坦化媒質（それぞれ下
部層および上部層に対しＡＴ１およびＡＴ２と呼ばれる
２つの積層されたホトレジスト層によって典型的に作ら
れた）を、構造上に形成して、ほぼ平坦な面を与える。
この製造段階では、構造は、従来の製造プロセスによっ
て作製される。
4 パシベーション層が設けられたシリコン基板である。
次に、深い溝および浅い溝を、基板内に形成する。次
に、深い溝および浅い溝を、ＴＥＯＳ ＳｉＯ2 でコン
フォーマルに充填する。次に、平坦化媒質（それぞれ下
部層および上部層に対しＡＴ１およびＡＴ２と呼ばれる
２つの積層されたホトレジスト層によって典型的に作ら
れた）を、構造上に形成して、ほぼ平坦な面を与える。
この製造段階では、構造は、従来の製造プロセスによっ
て作製される。
【００３６】基本的に本発明方法によれば、この平坦面
は、初めに、ＴＥＯＳ ＳｉＯ2 層における非選択性の
２工程プラズマ・エッチングによって、転写される。こ
れら２工程プラズマ・エッチングには、任意に、ホトレ
ジスト材料の残り（もしあれば）を除去するための除去
工程が続く。最後に、ＴＥＯＳ ＳｉＯ2 ／Ｓｉ3 Ｎ4
選択性ＲＩＥエッチング工程を行う。このエッチング工
程は、Ｓｉ3 Ｎ4 層上で停止する。
は、初めに、ＴＥＯＳ ＳｉＯ2 層における非選択性の
２工程プラズマ・エッチングによって、転写される。こ
れら２工程プラズマ・エッチングには、任意に、ホトレ
ジスト材料の残り（もしあれば）を除去するための除去
工程が続く。最後に、ＴＥＯＳ ＳｉＯ2 ／Ｓｉ3 Ｎ4
選択性ＲＩＥエッチング工程を行う。このエッチング工
程は、Ｓｉ3 Ｎ4 層上で停止する。
【００３７】第１の処理工程によれば、ＴＥＯＳ Ｓｉ
Ｏ2 材料よりもわずかに速くＡＴ２ホトレジストをエッ
チングするＣＨＦ3 ／ＮＦ3 化学物質を用いて、ＡＭＥ
５０００プラズマ・エッチング装置のようなマルチチャ
ンバＲＩＥ装置の１つの反応チャンバ内で、ＡＴ２ホト
レジスト層を普通にエッチングする。次に、以前の選択
性を変え、かつ、ＡＴ１ホトレジストおよびＴＥＯＳ
ＳｉＯ2 材料の両方に対して同じエッチング速度を有す
るためには、同じチャンバ内で、同じではあるが異なる
パラメータ（例えば、異なるガス比）を有する化学物質
を用いる。このエッチング工程の終点は、ＡＴ１ホトレ
ジスト／ＴＥＯＳ ＳｉＯ2 界面で光学干渉計法によっ
て制御する。この工程は、オーバ・エッチングを含んで
いる。
Ｏ2 材料よりもわずかに速くＡＴ２ホトレジストをエッ
チングするＣＨＦ3 ／ＮＦ3 化学物質を用いて、ＡＭＥ
５０００プラズマ・エッチング装置のようなマルチチャ
ンバＲＩＥ装置の１つの反応チャンバ内で、ＡＴ２ホト
レジスト層を普通にエッチングする。次に、以前の選択
性を変え、かつ、ＡＴ１ホトレジストおよびＴＥＯＳ
ＳｉＯ2 材料の両方に対して同じエッチング速度を有す
るためには、同じチャンバ内で、同じではあるが異なる
パラメータ（例えば、異なるガス比）を有する化学物質
を用いる。このエッチング工程の終点は、ＡＴ１ホトレ
ジスト／ＴＥＯＳ ＳｉＯ2 界面で光学干渉計法によっ
て制御する。この工程は、オーバ・エッチングを含んで
いる。
【００３８】この２工程ＲＩＥエッチングが終了した
後、構造１０の面にＡＴ１ホトレジストが残れば、この
残留物は、同じ反応チャンバ内で（あるいは特定のホト
レジスト除去装置内で）Ｏ2 ／Ｎ2 プラズマで除去され
る。
後、構造１０の面にＡＴ１ホトレジストが残れば、この
残留物は、同じ反応チャンバ内で（あるいは特定のホト
レジスト除去装置内で）Ｏ2 ／Ｎ2 プラズマで除去され
る。
【００３９】最後に、同じ反応チャンバ内において、非
常に高いＳｉ3 Ｎ4 ／ＴＥＯＳ ＳｉＯ2 選択性を有す
るＣ4 Ｆ8 ／Ａｒ（またはＣ4 Ｆ8 ／ＣＯ／Ａｒ）化学
物質（すなわち、Ｓｉ3 Ｎ4 よりも少なくとも８倍速く
ＴＥＯＳ ＳｉＯ2 をエッチングする）で、第３工程す
なわち最終工程を行う。エッチングは、干渉法終点検出
装置が、Ｓｉ3 Ｎ4 層の面に達したことを検出すると、
停止する。この工程は、オーバ・エッチングを含んでお
り、その期間は、典型的に次の処理モジュールによって
要求されるラップ・アラウンド値の製品仕様に依存して
いる。
常に高いＳｉ3 Ｎ4 ／ＴＥＯＳ ＳｉＯ2 選択性を有す
るＣ4 Ｆ8 ／Ａｒ（またはＣ4 Ｆ8 ／ＣＯ／Ａｒ）化学
物質（すなわち、Ｓｉ3 Ｎ4 よりも少なくとも８倍速く
ＴＥＯＳ ＳｉＯ2 をエッチングする）で、第３工程す
なわち最終工程を行う。エッチングは、干渉法終点検出
装置が、Ｓｉ3 Ｎ4 層の面に達したことを検出すると、
停止する。この工程は、オーバ・エッチングを含んでお
り、その期間は、典型的に次の処理モジュールによって
要求されるラップ・アラウンド値の製品仕様に依存して
いる。
【００４０】構造は、Ｓｉ3 Ｎ4 パッドを除去するため
に、従来の製造プロセスで説明したように処理される状
態にある。しかし、本発明によれば、新しいＡＴエッチ
ングの前に（すなわち、ＴＥＯＳ ＳｉＯ2 充填工程が
終わった直後に）、ＴＥＯＳＳｉＯ2 アニールが好適に
行われる。
に、従来の製造プロセスで説明したように処理される状
態にある。しかし、本発明によれば、新しいＡＴエッチ
ングの前に（すなわち、ＴＥＯＳ ＳｉＯ2 充填工程が
終わった直後に）、ＴＥＯＳＳｉＯ2 アニールが好適に
行われる。
【００４１】図１〜図１６を参照して前述した従来技術
の従来の平坦化方法において、化学機械研磨は、全く排
除されている。その結果、この製造段階でのプロセス・
ウィンドウの問題はもはや存在せず、製造歩留りが増大
する。さらに、異なるエッチング終点制御により、ウェ
ハ対ウェハ再現性がかなり改善される。また、２つの反
応チャンバの代りに、ただ１つの反応チャンバが用いら
れ、種々のＴＥＯＳＳｉＯ2 層の厚さ測定がもはや行な
われないことに留意すべきである。
の従来の平坦化方法において、化学機械研磨は、全く排
除されている。その結果、この製造段階でのプロセス・
ウィンドウの問題はもはや存在せず、製造歩留りが増大
する。さらに、異なるエッチング終点制御により、ウェ
ハ対ウェハ再現性がかなり改善される。また、２つの反
応チャンバの代りに、ただ１つの反応チャンバが用いら
れ、種々のＴＥＯＳＳｉＯ2 層の厚さ測定がもはや行な
われないことに留意すべきである。
【００４２】本発明の改善された新しい平坦化主工程
（ＡＴエッチング）は、半導体産業において、および特
に１６ＭビットＤＲＡＭおよびロジック製品の製造にお
いて、広く応用される。また、本発明の平坦化主工程
は、将来の技術（例えば、６４Ｍビットおよび２５６Ｍ
ビットＤＲＡＭチップ）に完全に適応される。
（ＡＴエッチング）は、半導体産業において、および特
に１６ＭビットＤＲＡＭおよびロジック製品の製造にお
いて、広く応用される。また、本発明の平坦化主工程
は、将来の技術（例えば、６４Ｍビットおよび２５６Ｍ
ビットＤＲＡＭチップ）に完全に適応される。
【００４３】
【発明の実施の形態】図１〜図７によって説明した工程
は、新しい平坦化プロセス（以降、ＡＴエッチングと言
う）についても有効である。これらの工程は、必要なら
いくつかの調整を最適化に対して行うことができること
を除いて、だいたい同じである。区別するために、２
４，２５でそれぞれ示される２つのＡＢ１層，ＡＢ２層
を、ＡＴ１，ＡＴ２とする。
は、新しい平坦化プロセス（以降、ＡＴエッチングと言
う）についても有効である。これらの工程は、必要なら
いくつかの調整を最適化に対して行うことができること
を除いて、だいたい同じである。区別するために、２
４，２５でそれぞれ示される２つのＡＢ１層，ＡＢ２層
を、ＡＴ１，ＡＴ２とする。
【００４４】好ましくは、ＴＥＯＳ ＳｉＯ2 アニール
を、図１２の化学機械研磨後に行う代わりに、図５で説
明されるＴＥＯＳ ＳｉＯ2 充填の工程後に行う。ＴＥ
ＯＳＳｉＯ2 材料の高密化を目的とするこのアニール工
程は、最終のＴＥＯＳ ＳｉＯ2 層２２の厚さおよび
“ラップ・アラウンド”深さの良好な制御を可能にす
る。
を、図１２の化学機械研磨後に行う代わりに、図５で説
明されるＴＥＯＳ ＳｉＯ2 充填の工程後に行う。ＴＥ
ＯＳＳｉＯ2 材料の高密化を目的とするこのアニール工
程は、最終のＴＥＯＳ ＳｉＯ2 層２２の厚さおよび
“ラップ・アラウンド”深さの良好な制御を可能にす
る。
【００４５】新しい平坦化工程（ＡＴエッチング）は、
典型的には、３つの工程で行われる（前述した１６Ｍビ
ットＤＲＡＭチップに対して）。
典型的には、３つの工程で行われる（前述した１６Ｍビ
ットＤＲＡＭチップに対して）。
【００４６】工程１では、構造１０を、以下に与えられ
る処理条件を用いてエッチングする。ＣＨＦ3 ／ＮＦ3
の化学物質を用いる目的は、ＡＴ２ホトレジスト／ＴＥ
ＯＳＳｉＯ2 選択性を、ＴＥＯＳ ＳｉＯ2 よりわずか
に速く、ホトレジストをエッチングするように適合させ
ることである。しかし、この工程は、実際には重要では
ない。
る処理条件を用いてエッチングする。ＣＨＦ3 ／ＮＦ3
の化学物質を用いる目的は、ＡＴ２ホトレジスト／ＴＥ
ＯＳＳｉＯ2 選択性を、ＴＥＯＳ ＳｉＯ2 よりわずか
に速く、ホトレジストをエッチングするように適合させ
ることである。しかし、この工程は、実際には重要では
ない。
【００４７】 ＣＨＦ3 ・・・・・・・・・・・：７０ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：６０ｓｃｃｍ 圧力・・・・・・・・・・・・・：２４Ｐａ（１８０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：５６０Ｗ 干渉法終点検出・・・・・・・・：Ｙｅｓ 選択性 ＡＴ２／ＴＥＯＳ・・・：１．５／１（ブランケット） 均一性・・・・・・・・・・・・：＜２％ この工程の際、ＡＴ２ホトレジスト２５は、ＡＴ２／Ｔ
ＥＯＳ ＳｉＯ2 界面に達するまで、エッチングされ
る。適切なアルゴリズムによって、干渉法終点検出を用
いて、ＴＥＯＳ ＳｉＯ2 盛上り部の表面が露出する時
を検出する。上記したパラメータは、最良のエッチング
均一性（中心−対−縁部）、代表的には２％より小さい
値を得るために設定される。その結果得られた構造を、
図１７に示す。
ＥＯＳ ＳｉＯ2 界面に達するまで、エッチングされ
る。適切なアルゴリズムによって、干渉法終点検出を用
いて、ＴＥＯＳ ＳｉＯ2 盛上り部の表面が露出する時
を検出する。上記したパラメータは、最良のエッチング
均一性（中心−対−縁部）、代表的には２％より小さい
値を得るために設定される。その結果得られた構造を、
図１７に示す。
【００４８】次に工程２において、構造１０には、同じ
化学物質が、異なる温度で与えられて、低いＡＴ１ホト
レジスト／ＴＥＯＳ ＳｉＯ2 選択性（または、全く選
択性なし）を与える。処理条件を、以下に示す。
化学物質が、異なる温度で与えられて、低いＡＴ１ホト
レジスト／ＴＥＯＳ ＳｉＯ2 選択性（または、全く選
択性なし）を与える。処理条件を、以下に示す。
【００４９】 ＣＨＦ3 ・・・・・・・・・・・：９５ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：３５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（３００ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：８Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：７００Ｗ 干渉法終点検出・・・・・・・・：Ｙｅｓ オーバエッチング・・・・・・・：６ｓ 選択性 ＡＴ２／ＴＥＯＳ・・・：０．９５〜１．０５／１１（ブランケット ） 均一性・・・・・・・・・・・・：＜１％ この工程は、さらに重要である。“アレイ”領域と“カ
ーフ／サポート”領域との間のパターン・ファクタ効果
を補償するためには、ＴＥＯＳ ＳｉＯ2 材料および層
２４のＡＴ１ホトレジストは、ほぼ同じエッチング速度
でエッチングされなければならない。同様に、これらパ
ラメータは、最良の可能なエッチング均一性（中心−対
−縁部）、例えば１％より小さい値を得るために設定さ
れている。干渉法終点検出を用いて、凹部２３Ｂの底部
のＴＥＯＳ ＳｉＯ2 に達するのを検出する。ＡＴ１ホ
トレジスト材料の全部を除去するために、オーバエッチ
ングを行う。この工程の後、図１８から明らかなよう
に、ウェハ表面上に、もはやフェンス２２′は存在しな
い。
ーフ／サポート”領域との間のパターン・ファクタ効果
を補償するためには、ＴＥＯＳ ＳｉＯ2 材料および層
２４のＡＴ１ホトレジストは、ほぼ同じエッチング速度
でエッチングされなければならない。同様に、これらパ
ラメータは、最良の可能なエッチング均一性（中心−対
−縁部）、例えば１％より小さい値を得るために設定さ
れている。干渉法終点検出を用いて、凹部２３Ｂの底部
のＴＥＯＳ ＳｉＯ2 に達するのを検出する。ＡＴ１ホ
トレジスト材料の全部を除去するために、オーバエッチ
ングを行う。この工程の後、図１８から明らかなよう
に、ウェハ表面上に、もはやフェンス２２′は存在しな
い。
【００５０】しかし、ＡＴ１ホトレジスト２４の或る部
分が、構造１０の表面に残るならば、それらはアッシン
グによって除去する。
分が、構造１０の表面に残るならば、それらはアッシン
グによって除去する。
【００５１】工程３では、高選択性の化学物質を用い
て、層２２のＴＥＯＳ ＳｉＯ2 材料を除去する。この
ためには、Ｃ4 Ｆ8 ／Ａｒ化学物質を用いる。この化学
物質のＳｉ3 Ｎ4 ／ＴＥＯＳ ＳｉＯ2 選択性は、パラ
メータの設定によって、１０／１のように高くすること
ができる。
て、層２２のＴＥＯＳ ＳｉＯ2 材料を除去する。この
ためには、Ｃ4 Ｆ8 ／Ａｒ化学物質を用いる。この化学
物質のＳｉ3 Ｎ4 ／ＴＥＯＳ ＳｉＯ2 選択性は、パラ
メータの設定によって、１０／１のように高くすること
ができる。
【００５２】 Ａｒ ・・・・・・・・・・・・：１５０ｓｃｃｍ Ｃ4 Ｆ8 ・・・・・・・・・・・：５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（１５０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：５０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：８００Ｗ 干渉法終点検出・・・・・・・・：Ｙｅｓ オーバエッチング・・・・・・・：１５ｓ 選択性 Ｓｉ3 Ｎ4 ／ＴＥＯＳ・：９／１（ブランケット） 均一性・・・・・・・・・・・・：＜４％ １０／１より大きい選択性が要求されるならば、酸化炭
素ＣＯ（６０ｓｃｃｍ）を加えなければならない。ＴＥ
ＯＳ ＳｉＯ2 材料は、Ｓｉ3 Ｎ4 パッド表面に達する
まで（干渉計によって自動的に検出される）、エッチン
グされる。オーバエッチングが行われて、Ｓｉ3 Ｎ4 パ
ッド表面以下にエッチングして、−６０ｎｍの所望のラ
ップ・アラウンドを形成する。その結果得られた構造
を、図１９に示す。この工程の結果、ラップ・アラウン
ド深さは、前のプロセスの変動とは無関係であり、この
ことは優れた再現性を保証する。オーバエッチングは、
仕様を満足するための製品要件の関数である。このオー
バエッチングの際、前述したＴＥＯＳ ＳｉＯ2 膜が残
るならば、それは除去され、これにより“Ｓｉ3 Ｎ4パ
ッド残留”タイプの欠陥（Ｓｉ3 Ｎ4 パッドの除去工程
後に観察できるのみである）が除去される。或る製品が
そのようなオーバエッチングを必要としないならば、Ａ
Ｔ１ホトレジスト層２４を、種々の厚さで付着すること
が常に可能である。
素ＣＯ（６０ｓｃｃｍ）を加えなければならない。ＴＥ
ＯＳ ＳｉＯ2 材料は、Ｓｉ3 Ｎ4 パッド表面に達する
まで（干渉計によって自動的に検出される）、エッチン
グされる。オーバエッチングが行われて、Ｓｉ3 Ｎ4 パ
ッド表面以下にエッチングして、−６０ｎｍの所望のラ
ップ・アラウンドを形成する。その結果得られた構造
を、図１９に示す。この工程の結果、ラップ・アラウン
ド深さは、前のプロセスの変動とは無関係であり、この
ことは優れた再現性を保証する。オーバエッチングは、
仕様を満足するための製品要件の関数である。このオー
バエッチングの際、前述したＴＥＯＳ ＳｉＯ2 膜が残
るならば、それは除去され、これにより“Ｓｉ3 Ｎ4パ
ッド残留”タイプの欠陥（Ｓｉ3 Ｎ4 パッドの除去工程
後に観察できるのみである）が除去される。或る製品が
そのようなオーバエッチングを必要としないならば、Ａ
Ｔ１ホトレジスト層２４を、種々の厚さで付着すること
が常に可能である。
【００５３】浅い溝の形成プロセスは、従来技術の方法
による前述したウェット・エッチングによってＳｉ3 Ｎ
4 パッドを除去する工程によって終了する。
による前述したウェット・エッチングによってＳｉ3 Ｎ
4 パッドを除去する工程によって終了する。
【００５４】図２０は、ＡＴエッチング工程の際のウェ
ハ・ロードマップを示す。ウェハは、マルチチャンバ・
プラズマ・エッチング装置２６のただ１つの反応チャン
バを出入りする。他のチャンバ（２７Ｂ）内でのホトレ
ジスト除去は、前述したように任意である。図２０から
明らかなように、測定装置３１（図１３参照）は、もは
や必要でない。
ハ・ロードマップを示す。ウェハは、マルチチャンバ・
プラズマ・エッチング装置２６のただ１つの反応チャン
バを出入りする。他のチャンバ（２７Ｂ）内でのホトレ
ジスト除去は、前述したように任意である。図２０から
明らかなように、測定装置３１（図１３参照）は、もは
や必要でない。
【００５５】いくつかのプロセス変更を行って、前述し
た本発明の方法をさらに改良することができる。例え
ば、等方性エッチング工程を、完全にフェンスを除去す
るための工程２の後に、行うことができる。工程２の化
学物質が適切で、圧力を減少させる（例えば、２０ｍ
Ｔ）ことが必要ならば、工程１および２を、１つの工程
に併合することができる。さらに、本発明の方法は、前
述した従来のプロセスに比べて、多数のパラメータの良
好な最適化を可能とする。例えば、より薄いＳｉ3Ｎ4
層１２（例えば１４０ｎｍ）を、１７５ｎｍの代わりに
用いることができる。凹部２０Ｂの深さを、例えば６７
５ｎｍの代わりに５５０ｎｍに減じることができる。と
いうのは、Ｓｉ3 Ｎ4 パッドをエッチングするなんらの
危険性ももはや存在しないからである。その結果、より
薄いＴＥＯＳ ＳｉＯ2 層２２が可能となり（例えば８
５０ｎｍの代わりに７００ｎｍ）、およびＴＥＯＳ Ｓ
ｉＯ2の過充填を、１７５ｎｍから５０ｎｍへ減少させ
ることができる（これは、ロジック製品について有用で
あることがわかる）。ＡＴ２ホトレジスト層２５の厚さ
を減少させ、これにより大きなＴＥＯＳ ＳｉＯ2 領域
にわたって、重要なＴＥＯＳの均一性を改善することが
できる。ＡＴ１のホトレジスト層の厚さも、減少させる
ことができる。工程３のオーバエッチングを、現在の利
点を損うことなく増大することができる（例えば、６０
ｎｍの代わりに１００ｎｍ）。というのは、ＴＥＯＳ
ＳｉＯ2 のアニールが、ＡＢエッチングの後ではなく前
に好適になされており、およびＳｉ3 Ｎ4 パッドは、オ
ーバエッチングの際にエッチングされないからである。
したがって、シリコン侵食は、従来の方法の化学機械研
磨工程とは異なり、かつ、“アレイ”領域と“カーフ／
サポート”領域との間のＳｉ3 Ｎ4 層１２の厚さの差と
は関係なく、生じない。最後に、ＡＴ１マスクの構成
は、実際に簡単になる（ＡＢ１マスクに比べて）。
た本発明の方法をさらに改良することができる。例え
ば、等方性エッチング工程を、完全にフェンスを除去す
るための工程２の後に、行うことができる。工程２の化
学物質が適切で、圧力を減少させる（例えば、２０ｍ
Ｔ）ことが必要ならば、工程１および２を、１つの工程
に併合することができる。さらに、本発明の方法は、前
述した従来のプロセスに比べて、多数のパラメータの良
好な最適化を可能とする。例えば、より薄いＳｉ3Ｎ4
層１２（例えば１４０ｎｍ）を、１７５ｎｍの代わりに
用いることができる。凹部２０Ｂの深さを、例えば６７
５ｎｍの代わりに５５０ｎｍに減じることができる。と
いうのは、Ｓｉ3 Ｎ4 パッドをエッチングするなんらの
危険性ももはや存在しないからである。その結果、より
薄いＴＥＯＳ ＳｉＯ2 層２２が可能となり（例えば８
５０ｎｍの代わりに７００ｎｍ）、およびＴＥＯＳ Ｓ
ｉＯ2の過充填を、１７５ｎｍから５０ｎｍへ減少させ
ることができる（これは、ロジック製品について有用で
あることがわかる）。ＡＴ２ホトレジスト層２５の厚さ
を減少させ、これにより大きなＴＥＯＳ ＳｉＯ2 領域
にわたって、重要なＴＥＯＳの均一性を改善することが
できる。ＡＴ１のホトレジスト層の厚さも、減少させる
ことができる。工程３のオーバエッチングを、現在の利
点を損うことなく増大することができる（例えば、６０
ｎｍの代わりに１００ｎｍ）。というのは、ＴＥＯＳ
ＳｉＯ2 のアニールが、ＡＢエッチングの後ではなく前
に好適になされており、およびＳｉ3 Ｎ4 パッドは、オ
ーバエッチングの際にエッチングされないからである。
したがって、シリコン侵食は、従来の方法の化学機械研
磨工程とは異なり、かつ、“アレイ”領域と“カーフ／
サポート”領域との間のＳｉ3 Ｎ4 層１２の厚さの差と
は関係なく、生じない。最後に、ＡＴ１マスクの構成
は、実際に簡単になる（ＡＢ１マスクに比べて）。
【００５６】本発明の方法による新規かつ改良された平
坦化主工程は、製造歩留り，コスト低減，容易な処理，
再現性に関して、優れた効果を有している。“シリコン
研磨”および“Ｓｉ3 Ｎ4 パッド残留”による欠陥は除
去されるので、歩留りは改善され、その結果、プロセス
・ウィンドウはもはやＳＴＩモジュールについての問題
ではない。コストの改善は、処理工程の低減により実現
される。種々のＴＥＯＳ ＳｉＯ2 厚さ測定（ＴＥＯＳ
ＳｉＯ2 充填とＡＢエッチングの後、および化学機械
研磨の際）は、不必要である。ＡＴマスクは、ＡＢマス
クよりも複雑ではなく、すべての新しい製品に対して再
設計を必要としない。所要時間が長くかつ高価な化学機
械研磨工程は、もはや不必要である。全ＡＴエッチング
の際に、ウェハ処理を行うことのない“フル・クラスタ
ライズト（ｆｕｌｌ ｃｌｕｓｔｅｒｉｚｅｄ）”プロ
セスを有することができる。最後に、改良された平坦化
制御（ウェハ対ウェハ，ロット対ロット）の故に、良好
なウェハ対ウェハ再現性が得られる。ラップ・アラウン
ドは、自動的なエッチング停止および調整されたオーバ
エッチングについての、干渉法終点検出によって、全体
的に制御できる。本発明の教示に従って製造されたウェ
ハは、良好な平坦性（中心−対−縁部，“アレイ”領域
−対−“カーフ／サポート”領域）を有し、パターン・
ファクタ効果の影響は、かなり減少する。
坦化主工程は、製造歩留り，コスト低減，容易な処理，
再現性に関して、優れた効果を有している。“シリコン
研磨”および“Ｓｉ3 Ｎ4 パッド残留”による欠陥は除
去されるので、歩留りは改善され、その結果、プロセス
・ウィンドウはもはやＳＴＩモジュールについての問題
ではない。コストの改善は、処理工程の低減により実現
される。種々のＴＥＯＳ ＳｉＯ2 厚さ測定（ＴＥＯＳ
ＳｉＯ2 充填とＡＢエッチングの後、および化学機械
研磨の際）は、不必要である。ＡＴマスクは、ＡＢマス
クよりも複雑ではなく、すべての新しい製品に対して再
設計を必要としない。所要時間が長くかつ高価な化学機
械研磨工程は、もはや不必要である。全ＡＴエッチング
の際に、ウェハ処理を行うことのない“フル・クラスタ
ライズト（ｆｕｌｌ ｃｌｕｓｔｅｒｉｚｅｄ）”プロ
セスを有することができる。最後に、改良された平坦化
制御（ウェハ対ウェハ，ロット対ロット）の故に、良好
なウェハ対ウェハ再現性が得られる。ラップ・アラウン
ドは、自動的なエッチング停止および調整されたオーバ
エッチングについての、干渉法終点検出によって、全体
的に制御できる。本発明の教示に従って製造されたウェ
ハは、良好な平坦性（中心−対−縁部，“アレイ”領域
−対−“カーフ／サポート”領域）を有し、パターン・
ファクタ効果の影響は、かなり減少する。
【００５７】本発明の改良された平坦化方法（ＡＴエッ
チング）は、半導体産業において、特に、１６Ｍビット
ＤＲＡＭおよびロジック製品の製品において、広く応用
できる。本発明の方法は、将来の技術（例えば、６４Ｍ
ビットおよび２５６ＭビットＤＲＡＭチップ）に完全に
適用できる。
チング）は、半導体産業において、特に、１６Ｍビット
ＤＲＡＭおよびロジック製品の製品において、広く応用
できる。本発明の方法は、将来の技術（例えば、６４Ｍ
ビットおよび２５６ＭビットＤＲＡＭチップ）に完全に
適用できる。
【００５８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）シリコン基板（１１）内に形成され、上部に形成
されたＴＥＯＳ ＳｉＯ2 のコンフォーマル層（２２）
で充填された浅い溝（２０Ａ，２０Ｂ）を画成するパタ
ーニングされたＳｉ3 Ｎ4 パシベーション層（１２）に
よって被覆されたシリコン基板よりなる半導体構造（１
０）内に形成された、ＴＥＯＳ ＳｉＯ2充填の浅い分
離溝を平坦化する方法であって、 ａ）構造上に平坦化媒質（２４，２５）を形成して、ほ
ぼ平坦な面を与えるステップと、 ｂ）前記ほぼ平坦な面を、低い選択性を有するかまたは
選択性はない（約１／１）が、高い均一性（約３％より
小さい）を有するドライ・エッチングによって、前記Ｔ
ＥＯＳ ＳｉＯ2 層へ転写するステップと、 ｃ）Ｓｉ3 Ｎ4 よりも少なくとも８倍速くＴＥＯＳ Ｓ
ｉＯ2 をエッチングするＴＥＯＳ ＳｉＯ2 ／Ｓｉ3 Ｎ
4 高選択性の化学物質で前記構造をドライ・エッチング
し、前記Ｓｉ3 Ｎ4 パシベーション層の上面に達する
と、エッチングを停止するステップと、を含む方法。 （２）前記高選択性の化学物質は、Ｃ4 Ｆ8 ／Ａｒ混合
物よりなる、上記（１）に記載の方法。 （３）前記ステップｃ）のドライ・エッチングを、プラ
ズマ・エッチング装置の反応チャンバ内で、以下の処理
条件 Ａｒ・・・・・・・・・・・・・：１５０ｓｃｃｍ Ｃ4 Ｆ8 ・・・・・・・・・・・：５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（１５０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：５０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：８００Ｗ 選択性 Ｓｉ3 Ｎ4 ／ＴＥＯＳ・：９／１（ブランケット） 均一性・・・・・・・・・・・・：＜４％ で行う、上記（１）または（２）に記載の方法。 （４）前記高選択性の化学物質は、Ｃ4 Ｆ8 ／ＣＯ／Ａ
ｒ混合物よりなる、上記（１）に記載の方法。 （５）前記ステップｃ）のドライ・エッチングを、プラ
ズマ・エッチング装置の反応チャンバ内で、以下の処理
条件 Ａｒ・・・・・・・・・・・・・：１５０ｓｃｃｍ ＣＯ・・・・・・・・・・・・・：６０ｓｃｃｍ Ｃ4 Ｆ8 ・・・・・・・・・・・：５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（１５０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：５０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：８００Ｗ 選択性 Ｓｉ3 Ｎ4 ／ＴＥＯＳ・：１５／１（ブランケット） 均一性・・・・・・・・・・・・：＜４％ で行う、上記（４）に記載の方法。 （６）前記ステップｃ）は、所望のラップ・アラウンド
を形成するオーバ・エッチングを含む、上記（１）〜
（５）のいずれかに記載の方法。 （７）平坦化媒質を形成する前記ステップａ）は、 ａ１）前記ＴＥＯＳ ＳｉＯ2 層の厚さよりもわずかに
大きい厚さで、ホトレジスト材料の第１の層（２４）を
付着するサブステップと、 ａ２）前記ほぼ平坦な面を与えるために、前記第１の層
上にホトレジスト材料の第２の層（２５）を付着するサ
ブステップと、を含む上記（１）に記載の方法。 （８）前記第１および第２の層に、同じホトレジスト材
料を用いる、上記（７）に記載の方法。 （９）前記転写ステップｂ）を、プラズマ・エッチング
装置の１つのチャンバ内で、且つ化学物質を変えない
で、ドライ・エッチングによって単一の工程で行う、上
記（８）に記載の方法。 （１０）前記化学物質は、ＣＨＦ3 ／ＮＦ3 よりなる、
上記（９）に記載の方法。 （１１）前記転写ステップｂ）を、プラズマ・エッチン
グ装置において、同一の化学物質ではあるが異なるエッ
チング・パラメータで、前記プラズマ・エッチング装置
の同一のチャンバ内で、ドライ・エッチングによって、
２つの工程（工程１および２）で行う、上記（８）に記
載の方法。 （１２）前記化学物質は、ＣＨＦ3 ／ＮＦ3 よりなる、
上記（１１）に記載の方法。 （１３）前記工程１および２に対する処理条件は、 ＣＨＦ3 ・・・・・・・・・・・：７０ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：６０ｓｃｃｍ 圧力・・・・・・・・・・・・・：２４Ｐａ（１８０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：５６０Ｗ 選択性 ＡＴ２／ＴＥＯＳ・・・：１．５／１（ブランケット） 均一性・・・・・・・・・・・・：＜２％ 工程２ ＣＨＦ3 ・・・・・・・・・・・：９５ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：３５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（３００ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：８Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：７００Ｗ 選択性 ＡＴ２／ＴＥＯＳ・・・：０．９５〜１．０５／１１（ブランケット ） 均一性・・・・・・・・・・・・：＜１％ （１４）ｄ）残りのパシベーションＳｉ3 Ｎ4 層を除去
するステップをさらに含む、上記（１）〜（１３）のい
ずれかに記載の方法。 （１５）ＴＥＯＳ ＳｉＯ2 層を、ステップａ）の前に
アニールする、上記（１）〜（１４）のいずれかに記載
の方法。 （１６）前記Ｓｉ3 Ｎ4 層の上面を、干渉法で検出す
る、上記（１）〜（１５）のいずれかに記載の方法。
の事項を開示する。 （１）シリコン基板（１１）内に形成され、上部に形成
されたＴＥＯＳ ＳｉＯ2 のコンフォーマル層（２２）
で充填された浅い溝（２０Ａ，２０Ｂ）を画成するパタ
ーニングされたＳｉ3 Ｎ4 パシベーション層（１２）に
よって被覆されたシリコン基板よりなる半導体構造（１
０）内に形成された、ＴＥＯＳ ＳｉＯ2充填の浅い分
離溝を平坦化する方法であって、 ａ）構造上に平坦化媒質（２４，２５）を形成して、ほ
ぼ平坦な面を与えるステップと、 ｂ）前記ほぼ平坦な面を、低い選択性を有するかまたは
選択性はない（約１／１）が、高い均一性（約３％より
小さい）を有するドライ・エッチングによって、前記Ｔ
ＥＯＳ ＳｉＯ2 層へ転写するステップと、 ｃ）Ｓｉ3 Ｎ4 よりも少なくとも８倍速くＴＥＯＳ Ｓ
ｉＯ2 をエッチングするＴＥＯＳ ＳｉＯ2 ／Ｓｉ3 Ｎ
4 高選択性の化学物質で前記構造をドライ・エッチング
し、前記Ｓｉ3 Ｎ4 パシベーション層の上面に達する
と、エッチングを停止するステップと、を含む方法。 （２）前記高選択性の化学物質は、Ｃ4 Ｆ8 ／Ａｒ混合
物よりなる、上記（１）に記載の方法。 （３）前記ステップｃ）のドライ・エッチングを、プラ
ズマ・エッチング装置の反応チャンバ内で、以下の処理
条件 Ａｒ・・・・・・・・・・・・・：１５０ｓｃｃｍ Ｃ4 Ｆ8 ・・・・・・・・・・・：５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（１５０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：５０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：８００Ｗ 選択性 Ｓｉ3 Ｎ4 ／ＴＥＯＳ・：９／１（ブランケット） 均一性・・・・・・・・・・・・：＜４％ で行う、上記（１）または（２）に記載の方法。 （４）前記高選択性の化学物質は、Ｃ4 Ｆ8 ／ＣＯ／Ａ
ｒ混合物よりなる、上記（１）に記載の方法。 （５）前記ステップｃ）のドライ・エッチングを、プラ
ズマ・エッチング装置の反応チャンバ内で、以下の処理
条件 Ａｒ・・・・・・・・・・・・・：１５０ｓｃｃｍ ＣＯ・・・・・・・・・・・・・：６０ｓｃｃｍ Ｃ4 Ｆ8 ・・・・・・・・・・・：５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（１５０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：５０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：８００Ｗ 選択性 Ｓｉ3 Ｎ4 ／ＴＥＯＳ・：１５／１（ブランケット） 均一性・・・・・・・・・・・・：＜４％ で行う、上記（４）に記載の方法。 （６）前記ステップｃ）は、所望のラップ・アラウンド
を形成するオーバ・エッチングを含む、上記（１）〜
（５）のいずれかに記載の方法。 （７）平坦化媒質を形成する前記ステップａ）は、 ａ１）前記ＴＥＯＳ ＳｉＯ2 層の厚さよりもわずかに
大きい厚さで、ホトレジスト材料の第１の層（２４）を
付着するサブステップと、 ａ２）前記ほぼ平坦な面を与えるために、前記第１の層
上にホトレジスト材料の第２の層（２５）を付着するサ
ブステップと、を含む上記（１）に記載の方法。 （８）前記第１および第２の層に、同じホトレジスト材
料を用いる、上記（７）に記載の方法。 （９）前記転写ステップｂ）を、プラズマ・エッチング
装置の１つのチャンバ内で、且つ化学物質を変えない
で、ドライ・エッチングによって単一の工程で行う、上
記（８）に記載の方法。 （１０）前記化学物質は、ＣＨＦ3 ／ＮＦ3 よりなる、
上記（９）に記載の方法。 （１１）前記転写ステップｂ）を、プラズマ・エッチン
グ装置において、同一の化学物質ではあるが異なるエッ
チング・パラメータで、前記プラズマ・エッチング装置
の同一のチャンバ内で、ドライ・エッチングによって、
２つの工程（工程１および２）で行う、上記（８）に記
載の方法。 （１２）前記化学物質は、ＣＨＦ3 ／ＮＦ3 よりなる、
上記（１１）に記載の方法。 （１３）前記工程１および２に対する処理条件は、 ＣＨＦ3 ・・・・・・・・・・・：７０ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：６０ｓｃｃｍ 圧力・・・・・・・・・・・・・：２４Ｐａ（１８０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：５６０Ｗ 選択性 ＡＴ２／ＴＥＯＳ・・・：１．５／１（ブランケット） 均一性・・・・・・・・・・・・：＜２％ 工程２ ＣＨＦ3 ・・・・・・・・・・・：９５ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：３５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（３００ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：８Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：７００Ｗ 選択性 ＡＴ２／ＴＥＯＳ・・・：０．９５〜１．０５／１１（ブランケット ） 均一性・・・・・・・・・・・・：＜１％ （１４）ｄ）残りのパシベーションＳｉ3 Ｎ4 層を除去
するステップをさらに含む、上記（１）〜（１３）のい
ずれかに記載の方法。 （１５）ＴＥＯＳ ＳｉＯ2 層を、ステップａ）の前に
アニールする、上記（１）〜（１４）のいずれかに記載
の方法。 （１６）前記Ｓｉ3 Ｎ4 層の上面を、干渉法で検出す
る、上記（１）〜（１５）のいずれかに記載の方法。
【図１】浅い分離溝を作製する従来のプロセスの工程シ
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
【図２】浅い分離溝を作製する従来のプロセスの工程シ
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
【図３】浅い分離溝を作製する従来のプロセスの工程シ
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
【図４】浅い分離溝を作製する従来のプロセスの工程シ
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
【図５】浅い分離溝を作製する従来のプロセスの工程シ
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
【図６】浅い分離溝を作製する従来のプロセスの工程シ
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
【図７】浅い分離溝を作製する従来のプロセスの工程シ
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
【図８】浅い分離溝を作製する従来のプロセスの工程シ
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
【図９】浅い分離溝を作製する従来のプロセスの工程シ
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
ーケンスであって、浅い分離溝を充填するＴＥＯＳ Ｓ
ｉＯ2 層の平坦化を終了させる最終の化学機械研磨工程
を含む工程シーケンスにおける、深い溝を有する半導体
構造の断面図である。
【図１０】浅い分離溝を作製する従来のプロセスの工程
シーケンスであって、浅い分離溝を充填するＴＥＯＳ
ＳｉＯ2 層の平坦化を終了させる最終の化学機械研磨工
程を含む工程シーケンスにおける、深い溝を有する半導
体構造の断面図である。
シーケンスであって、浅い分離溝を充填するＴＥＯＳ
ＳｉＯ2 層の平坦化を終了させる最終の化学機械研磨工
程を含む工程シーケンスにおける、深い溝を有する半導
体構造の断面図である。
【図１１】浅い分離溝を作製する従来のプロセスの工程
シーケンスであって、浅い分離溝を充填するＴＥＯＳ
ＳｉＯ2 層の平坦化を終了させる最終の化学機械研磨工
程を含む工程シーケンスにおける、深い溝を有する半導
体構造の断面図である。
シーケンスであって、浅い分離溝を充填するＴＥＯＳ
ＳｉＯ2 層の平坦化を終了させる最終の化学機械研磨工
程を含む工程シーケンスにおける、深い溝を有する半導
体構造の断面図である。
【図１２】浅い分離溝を作製する従来のプロセスの工程
シーケンスであって、浅い分離溝を充填するＴＥＯＳ
ＳｉＯ2 層の平坦化を終了させる最終の化学機械研磨工
程を含む工程シーケンスにおける、深い溝を有する半導
体構造の断面図である。
シーケンスであって、浅い分離溝を充填するＴＥＯＳ
ＳｉＯ2 層の平坦化を終了させる最終の化学機械研磨工
程を含む工程シーケンスにおける、深い溝を有する半導
体構造の断面図である。
【図１３】マルチチャンバ・プラズマ・エッチング装置
の２つの反応チャンバと、厚さ測定装置との間でウェハ
が運ばれるＡＢエッチング工程の際のウェハ・ロードマ
ップを示す図である。
の２つの反応チャンバと、厚さ測定装置との間でウェハ
が運ばれるＡＢエッチング工程の際のウェハ・ロードマ
ップを示す図である。
【図１４】研磨装置と厚さ測定装置との間でウェハが運
ばれる化学機械研磨工程の際のウェハ・ロードマップを
示す図である。
ばれる化学機械研磨工程の際のウェハ・ロードマップを
示す図である。
【図１５】浅い溝の作製プロセスの終りに得られる理想
的な構造の断面を示す図である。
的な構造の断面を示す図である。
【図１６】“シリコン研磨”および“Ｓｉ3 Ｎ4 パッド
残留”タイプの欠陥をそれぞれ示すための図１５の断面
図である。
残留”タイプの欠陥をそれぞれ示すための図１５の断面
図である。
【図１７】図７に示す工程の終了後の、本発明の方法に
よる新しい改善された主工程（ＡＢエッチング）の新規
なシーケンスを示す図である。
よる新しい改善された主工程（ＡＢエッチング）の新規
なシーケンスを示す図である。
【図１８】図７に示す工程の終了後の、本発明の方法に
よる新しい改善された主工程（ＡＢエッチング）の新規
なシーケンスを示す図である。
よる新しい改善された主工程（ＡＢエッチング）の新規
なシーケンスを示す図である。
【図１９】図７に示す工程の終了後の、本発明の方法に
よる新しい改善された主工程（ＡＢエッチング）の新規
なシーケンスを示す図である。
よる新しい改善された主工程（ＡＢエッチング）の新規
なシーケンスを示す図である。
【図２０】マルチチャンバ・プラズマ・エッチング装置
の１つの反応チャンバにウェハが出入りするＡＴエッチ
ング工程の際のウェハ・ロードマップを示す図である。
の１つの反応チャンバにウェハが出入りするＡＴエッチ
ング工程の際のウェハ・ロードマップを示す図である。
１０ 構造 １１ シリコン基板 １２ パシベーション層 １３ “アレイ”領域 １４ “カーフ／サポート”領域 １５Ａ，１５Ｂ 深い溝 １６ ＯＮＯ層 １７ ポリシリコン充填物 １８ ＳｉＯ2 カラー １９ 感光材料の層 ２０Ａ，２０Ｂ 浅い溝 ２１ ＳｉＯ2 犠牲層 ２２ ＴＥＯＳ ＳｉＯ2 材料 ２２′ フェンス ２３Ａ，２３Ｂ，２３Ｃ 窪み ２４，２５ ホトレジスト層 ２６ プラズマ・エッチング装置 ２７Ａ〜２７Ｄ チャンバ ２８ 中央負荷／無負荷モジュール ２９ 待合わせステーション ３０ 真空封止部 ３１，３２ 厚さ測定装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (72)発明者 フレデリック・ルブラン フランス エヴリー 91000 ルー ピ ー ピカソ５ (72)発明者 レンゾ・マッカナン フランス ヴィラブ 91100 シェミン デ ヴィンス 11 (56)参考文献 特開 平５−206261（ＪＰ，Ａ) 特開 平６−112192（ＪＰ，Ａ) 特開 平４−370934（ＪＰ，Ａ) 特開 平７−86239（ＪＰ，Ａ) 特開 昭62−274082（ＪＰ，Ａ) 特開 平５−74737（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/76 H01L 21/822 H01L 21/8242
Claims (14)
- 【請求項１】シリコン基板内に形成され、上部に形成さ
れたＴＥＯＳ ＳｉＯ2 のコンフォーマル層で充填され
た浅い溝を画成するパターニングされたＳｉ3 Ｎ4 層に
よって被覆されたシリコン基板よりなる半導体構造内に
形成された、ＴＥＯＳ ＳｉＯ2 充填の浅い分離溝を平
坦化する方法であって、 ａ）前記ＴＥＯＳ ＳｉＯ2 層をアニールした後、前記
半導体 構造上に平坦化媒質を形成して、ほぼ平坦な面
を与えるステップと、 ｂ）前記ほぼ平坦な面を、低い選択性を有するかまたは
選択性はない（約１／１）が、高い均一性（約３％より
小さい）を有するドライ・エッチングによって、前記Ｔ
ＥＯＳ ＳｉＯ2 層へ転写するステップと、 ｃ）Ｓｉ3 Ｎ4 よりも少なくとも８倍速くＴＥＯＳ Ｓ
ｉＯ2 をエッチングするＴＥＯＳ ＳｉＯ2 ／Ｓｉ3 Ｎ
4 高選択性の化学物質で前記構造をドライ・エッチング
し、前記パターニングされたＳｉ3 Ｎ4 層の上面に達す
ると、エッチングを停止するステップとを備え、 前記転写ステップｂ）を、プラズマ・エッチング装置に
おいて、同一の化学物質ではあるが異なるエッチング・
パラメータで、前記プラズマ・エッチング装置の同一の
チャンバ内で、ドライ・エッチングによって、２つの工
程（工程１および２）で行うことを特徴とする 方法。 - 【請求項２】前記高選択性の化学物質は、Ｃ4 Ｆ8 ／Ａ
ｒ混合物よりなる、請求項１記載の方法。 - 【請求項３】前記ステップｃ）のドライ・エッチング
を、プラズマ・エッチング装置の反応チャンバ内で、以
下の処理条件 Ａｒ・・・・・・・・・・・・・：１５０ｓｃｃｍ Ｃ4 Ｆ8 ・・・・・・・・・・・：５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（１５０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：５０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：８００Ｗ 選択性 Ｓｉ3 Ｎ4 ／ＴＥＯＳ・：９／１（ブランケット） 均一性・・・・・・・・・・・・：＜４％ で行う、請求項１または２記載の方法。 - 【請求項４】前記高選択性の化学物質は、Ｃ4 Ｆ8 ／Ｃ
Ｏ／Ａｒ混合物よりなる、請求項１記載の方法。 - 【請求項５】前記ステップｃ）のドライ・エッチング
を、プラズマ・エッチング装置の反応チャンバ内で、以
下の処理条件 Ａｒ・・・・・・・・・・・・・：１５０ｓｃｃｍ ＣＯ・・・・・・・・・・・・・：６０ｓｃｃｍ Ｃ4 Ｆ8 ・・・・・・・・・・・：５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（１５０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：５０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：８００Ｗ 選択性 Ｓｉ3 Ｎ4 ／ＴＥＯＳ・：１５／１（ブランケット） 均一性・・・・・・・・・・・・：＜４％ で行う、請求項４記載の方法。 - 【請求項６】前記ステップｃ）は、所望のラップ・アラ
ウンドを形成するオーバ・エッチングを含む、請求項１
〜５のいずれかに記載の方法。 - 【請求項７】平坦化媒質を形成する前記ステップａ）
は、 ａ１）前記ＴＥＯＳ ＳｉＯ2 層の厚さよりもわずかに
大きい厚さで、ホトレジスト材料の第１の層を付着する
サブステップと、 ａ２）前記ほぼ平坦な面を与えるために、前記第１の層
上にホトレジスト材料の第２の層を付着するサブステッ
プと、 を含む請求項１記載の方法。 - 【請求項８】前記第１および第２の層に、同じホトレジ
スト材料を用いる、請求項７記載の方法。 - 【請求項９】前記転写ステップｂ）を、プラズマ・エッ
チング装置の１つのチャンバ内で、且つ化学物質を変え
ないで、ドライ・エッチングによって単一の工程で行
う、請求項８記載の方法。 - 【請求項１０】前記化学物質は、ＣＨＦ3 ／ＮＦ3 より
なる、請求項９記載の方法。 - 【請求項１１】前記化学物質は、ＣＨＦ3 ／ＮＦ3 より
なる、請求項１記載の方法。 - 【請求項１２】前記工程１に対する処理条件は、 ＣＨＦ3 ・・・・・・・・・・・：７０ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：６０ｓｃｃｍ 圧力・・・・・・・・・・・・・：２４Ｐａ（１８０ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：０Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：５６０Ｗ 選択性 ＡＴ２／ＴＥＯＳ・・・：１．５／１（ブランケット） 均一性・・・・・・・・・・・・：＜２％ あり、工程２に対する処理条件は、 ＣＨＦ3 ・・・・・・・・・・・：９５ｓｃｃｍ ＮＦ3 ・・・・・・・・・・・・：３５ｓｃｃｍ 圧力・・・・・・・・・・・・・：４０Ｐａ（３００ｍＴｏｒｒ） 磁界・・・・・・・・・・・・・：８Ｇａｕｓｓ ＲＦ電力・・・・・・・・・・・：７００Ｗ 選択性 ＡＴ２／ＴＥＯＳ・・・：０．９５〜１．０５／１１（ブランケット ） 均一性・・・・・・・・・・・・：＜１％ である請求項１１記載の方法
- 【請求項１３】ｄ）残りのパターニングされたＳｉ3 Ｎ
4 層を除去するステップをさらに含む、請求項１〜１２
のいずれかに記載の方法。 - 【請求項１４】前記Ｓｉ3 Ｎ4 層の上面を、干渉法で検
出する、請求項１〜１３のいずれかに記載の方法。
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| EP95480172 | 1995-12-06 | ||
| FR95480172.6 | 1995-12-06 |
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|---|---|---|---|
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|---|---|
| JP (1) | JP3245076B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9551582B2 (en) | 1998-01-27 | 2017-01-24 | Blanding Hovenweep, Llc | Mobile communication device |
| US10361802B1 (en) | 1999-02-01 | 2019-07-23 | Blanding Hovenweep, Llc | Adaptive pattern recognition based control system and method |
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|---|---|---|---|---|
| KR100889553B1 (ko) * | 2007-07-23 | 2009-03-23 | 주식회사 동부하이텍 | 시스템 인 패키지 및 그 제조 방법 |
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|---|---|---|---|---|
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| US10361802B1 (en) | 1999-02-01 | 2019-07-23 | Blanding Hovenweep, Llc | Adaptive pattern recognition based control system and method |
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| Publication number | Publication date |
|---|---|
| JPH09181053A (ja) | 1997-07-11 |
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