JP2005011834A - 半導体装置の製造方法および半導体装置製造システム - Google Patents
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Abstract
【課題】品質のバラツキが低減された半導体装置を提供する。
【解決手段】被研磨膜の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とを比較することによって、研磨前の被研磨膜の膜厚分布を逆算し、研磨後に目標膜厚分布通りの被研磨膜の膜厚分布が得られるように予め成膜条件を制御することができる。このため、研磨によってウェハ表面の段差のバラツキが発生する可能性があっても、最終的に得られる被研磨膜の膜厚分布が目標膜厚分布通りとすることが可能である。従って、品質のバラツキが低減された半導体装置を提供することができる。
【選択図】 図４
【解決手段】被研磨膜の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とを比較することによって、研磨前の被研磨膜の膜厚分布を逆算し、研磨後に目標膜厚分布通りの被研磨膜の膜厚分布が得られるように予め成膜条件を制御することができる。このため、研磨によってウェハ表面の段差のバラツキが発生する可能性があっても、最終的に得られる被研磨膜の膜厚分布が目標膜厚分布通りとすることが可能である。従って、品質のバラツキが低減された半導体装置を提供することができる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に半導体装置の製造過程における平坦化に関する。
【０００２】
【従来の技術】
従来、トランジスタ同士を電気的に絶縁分離する技術としてＬＯＣＯＳ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）分離が用いられてきた。しかし、トランジスタの急激な微細化が進み、ＬＯＣＯＳ分離ではバーズビークによるトランジスタ領域の縮小や分離間耐圧の低下いう不具合が発生する。そこで、新たな素子分離技術として、ＳＴＩと呼ばれる溝分離絶縁技術が開発されている（例えば、Ｂ．Ｄａｖａｒｉ ｅｔ ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ，９２，（１９８８）など）。
【０００３】
近年、半導体装置の高集積化に伴って、素子や配線の微細化および多層化が進んでいる。これに伴い、従来あまり問題とならなかった基板表面に存在する凹凸（段差）が原因となる問題（例えば、リソグラフイーにおいてレジストのパターニングによって形成されるレジストマスクの寸法バラツキ、および段差部分での配線ショート等）が顕在化している。基板表面の段差は、例えば、半導体装置の製造装置（露光装置やエッチング装置）の性能と並んで、レジストマスクおよび配線等を形成する際の寸法制御に大きな影響を与える。このため、近年の半導体製造プロセスにおいては、基板表面の高度な平坦化が非常に強く要求されている。
【０００４】
一般に、基板表面の平坦化には、化学的機械研磨法（ＣＭＰ法）が広く用いられている。ＣＭＰ法は、素子分離、配線層間の絶縁膜の平坦化、埋め込みＣｕ配線の形成などに幅広く用いられており、半導体装置の製造において必要不可欠となっている。
【０００５】
特に、ＭＩＳトランジスタの間に形成されるＳＴＩによる基板表面の段差は、ＭＩＳトランジスタのゲート電極の形成に際して、寸法制御に大きな影響を与える。そこで、ＳＴＩが形成された基板の表面を平坦化する技術の開発が盛んに行なわれ、実用化されている。
【０００６】
以下、図９を参照しながら、ＣＭＰ技術を用いてＳＴＩが形成された基板表面を平坦化する従来の技術について説明する。
【０００７】
まず、図９（ａ）に示す工程で、半導体基板（ここではシリコン基板とする）１上にシリコン酸化膜２、シリコン窒化膜３を順次堆積する。次いで、シリコン窒化膜３上にレジスト７を塗布し、リソグラフィー法によりレジスト７のパターニングを行なうことによって、レジスト７に開口部７ａを形成する。
【０００８】
次に、図９（ｂ）に示す工程で、レジスト７をマスクとしてドライエッチングを行なうことによって、開口部７ａ内のシリコン窒化膜３、シリコン酸化膜２およびシリコン基板１を除去し、溝４を形成する。
【０００９】
次に、図９（ｃ）に示す工程で、溝４の表面にシリコン酸化膜５を形成した後、溝４が完全に埋まるまで絶縁膜６で溝４を埋める。ここで、絶縁膜６としてはＣＶＤ法を用いたＴＥＯＳ膜やシリコン酸化膜が用いられる。
【００１０】
次に、図９（ｄ）に示す工程で、絶縁膜６をアニール処理した後、ＣＭＰにより先に溝４に埋めた絶縁膜６をシリコン窒化膜３が露出するまで研磨する。最後に、シリコン窒化膜３をリン酸で選択的に除去することによってＳＴＩ８が形成される。
【００１１】
しかしながら、どのようなＣＭＰ装置であっても、研磨される被研磨膜の研磨レートの分布（以下、研磨レート分布と略す）は、不規則に経時変化する。研磨される被研磨膜の研磨レート分布が不規則に経時変化すると、例えばＳＴＩ形成工程では、研磨後においてウェハの中央部とウェハの外周部とでＣＭＰストッパとなるシリコン窒化膜の膜厚にバラツキが発生する。このため、素子分離領域の段差にバラツキが生じる。
【００１２】
このように生じた基板表面の段差のバラツキによって、その後にリソグラフィなどによって形成されるゲート寸法にもバラツキが生じる。従って、ウェハの中央部に形成される半導体装置とウェハの外周部に形成される半導体装置との間では、特性が異なり、半導体装置の品質にバラツキが発生するおそれがある。
【００１３】
上述のような、ウェハ内の膜厚分布に由来する基板表面の段差のバラツキを解消する方法としては、下記の特許文献１に開示されている方法が挙げられる。下記の特許文献１の方法によれば、ウェハ内で被研磨膜の膜厚が厚くなる部位に対してウェットエッチング処理を施すことにより、被研磨膜の平坦化をある程度行なった後、ＣＭＰ法による平坦化処理を行なうことによって、研磨後のウェハ表面の段差のバラツキを低減させる。
【００１４】
【特許文献１】
特開２００２−１３４４６６号公報。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記の方法では、研磨前に平坦化処理を施しても、研磨時においてウェハ表面の段差のバラツキが発生する可能性がある。従って、研磨前に平坦化した効果が損なわれる不具合がある。
【００１６】
本発明は、上記事情を鑑みてなされたものであり、品質のバラツキが低減された半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、ウェハ上に成膜される被研磨膜の研磨レート分布と、上記被研磨膜の研磨後の目標膜厚分布とを設定する工程（ａ）と、上記研磨レート分布と上記目標膜厚分布とから、上記被研磨膜の研磨前の膜厚分布を算出する工程（ｂ）と、上記被研磨膜の研磨前の膜厚分布を実現するように、上記被研磨膜を成膜する工程（ｃ）と、上記被研磨膜を研磨する工程（ｄ）とを含む。
【００１８】
本発明の半導体装置の製造方法では、被研磨膜の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とを比較することによって、研磨前の被研磨膜の膜厚分布を逆算し、研磨後に目標膜厚分布通りの被研磨膜の膜厚分布が得られるように予め成膜条件を制御することができる。このため、研磨によってウェハ表面の段差のバラツキが発生する可能性があっても、最終的に得られる被研磨膜の膜厚分布が目標膜厚分布通りとすることが可能である。従って、品質のバラツキが低減された半導体装置を提供することができる。
【００１９】
上記工程（ｄ）の前に、上記ウェハ上に成膜された上記被研磨膜の膜厚分布を測定する工程（ｅ）と、上記工程（ｄ）の後に、上記被研磨膜の膜厚分布を測定する工程（ｆ）と、上記工程（ｆ）の後に、上記工程（ｅ）で得られた上記被研磨膜の膜厚分布と、上記工程（ｆ）で得られた上記被研磨膜の膜厚分布とに基づいて上記研磨レート分布を更新する工程（ｇ）とをさらに含む構成とすることが好ましい。
【００２０】
このことによって、研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化が成膜条件で常に補正されるので、研磨装置の被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨を行なうことができる。
【００２１】
上記工程（ａ）から上記工程（ｇ）までを繰り返す構成とすることが好ましい。
【００２２】
このことによって、研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化が成膜条件で常に補正される。従って、研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨後には所望の被研磨膜の膜厚分布を持つウェハを安定して得ることができる。
【００２３】
初回の上記工程（ａ）において、テスト用ウェハを用いることが好ましい。
【００２４】
このことによって、初回の工程（ａ）で設定された初期の研磨レート分布を更新することができる。従って、２回目のルーチン以降で研磨するウェハにおいて、被研磨膜の目標膜厚分布を精度良く得ることが可能となる。また、１回目のルーチンで、配線などのパターンが形成された実際に使用するウェハを無駄にすることがない。
【００２５】
上記工程（ｃ）では、プラズマＣＶＤ法によって上記被研磨膜を成膜する構成としてもよい。
【００２６】
上記工程（ｃ）の前に、複数の工程をさらに含む構成としてもよい。
【００２７】
このことによって、成膜工程を制御するだけでは得られないような膜厚分布でも、被研磨膜の研磨前の膜厚分布として得ることができるようになる。
【００２８】
本発明の半導体製造システムは、ウェハ上に被研磨膜を成膜する成膜手段と、上記被研磨膜を研磨する研磨手段と、上記研磨手段における上記被研磨膜の研磨レート分布と、上記被研磨膜の研磨後の目標膜厚分布とを記憶する記憶手段と、上記研磨手段における上記被研磨膜の研磨レート分布と、上記被研磨膜の研磨後の目標膜厚分布とから、上記被研磨膜の研磨前の膜厚分布を算出し、上記被研磨膜の研磨前の膜厚分布を実現するように、上記成膜手段を制御する上記制御手段とを備える。
【００２９】
本発明の半導体装置製造システムでは、研磨手段における被研磨膜の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とを比較することによって、研磨前の被研磨膜の膜厚分布を逆算し、研磨後に目標膜厚分布通りの被研磨膜の膜厚分布が得られるように予め成膜条件を制御することができる。このため、研磨によってウェハの表面の段差のバラツキが発生する可能性があっても、最終的に得られる被研磨膜の膜厚分布が目標膜厚分布通りとすることが可能である。従って、品質のバラツキが低減された半導体装置を提供することができる。
【００３０】
上記成膜手段は、プラズマＣＶＤ装置であってもよい。
【００３１】
上記被研磨膜の膜厚を測定する上記膜厚測定手段をさらに備え、上記記憶手段は、上記膜厚測定手段を、上記被研磨膜の研磨前の膜厚分布および研磨後の膜厚分布を測定するように制御し、上記研磨前の膜厚分布と上記研磨後の膜厚分布とに基づいて上記被研磨膜の研磨レート分布を更新することが好ましい。
【００３２】
このことによって、研磨手段における被研磨膜の研磨レート分布の不規則な経時変化が成膜条件で常に補正されるので、研磨手段における被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨を行なうことができる。
【００３３】
上記膜厚測定手段は、アライメント機能を備えることが好ましい。
【００３４】
このことによって、光ビームが、ウェハのどの部分に照射されるかを制御できる。従って、例えば、光ビームが配線上に堆積された層間絶縁膜に照射されるか、配線が形成されていない領域に堆積された層間絶縁膜に照射されるかによって、層間絶縁膜の膜厚の測定値が配線の厚さ分だけ異なる場合にも、測定値に配線の厚さ分の誤差が含まれない。つまり、測定値に含まれる誤差は非常に小さくなる。
【００３５】
【発明の実施の形態】
本発明者は、上記従来の方法では、研磨時においてウェハ表面の段差のバラツキが発生し、研磨前に平坦化した効果が損なわれる不具合が生じる理由を以下のように考察した。
【００３６】
まず、ＣＭＰによる研磨方法を説明する。
【００３７】
図１（ａ）は、研磨装置の概略図である。ＣＭＰを行なう研磨装置１００は、研磨定盤１０９、研磨定盤１０９上に貼り付けられた研磨パッド１１０、研磨するウェハを保持するためのキャリアヘッド１１２、研磨剤（スラリー）供給口１１３を備える。
【００３８】
研磨定盤１０９は、回転軸Ａ１を中心として回転する。ウェハ１１１は、キャリアヘッド１１２により保持される。なお、ここでは、ウェハ１１１上には被研磨膜が形成されている。キャリアヘッド１１２は、回転軸Ａ２を備え、回転軸Ａ２を中心に回転し、さらに回転軸Ａ２自体も往復運動しながら、研磨パッド１１０にウェハ１１１を規定の圧力で押し付ける。この状態で、研磨剤（スラリー）１１４を研磨剤供給口１１３から研磨パッド１１０上に供給すると、研磨剤１１４は研磨パッド１１０上で拡散しながら、研磨パッド１１０とウェハ１１１の間に入り込む。このことによって、ウェハ１１１上に形成された被研磨膜が研磨される。すなわち、研磨パッド１１０とウェハ１１１との相対運動による機械的研磨と、研磨剤１１４の化学的作用が相乗的に作用して被研磨膜の良好な研磨を行なうことができる。
【００３９】
ここで、本発明者は、ＣＭＰ法による平坦化処理の際に、被研磨膜の研磨レート分布が経時変化することに着目した。ＣＭＰ法による平坦化処理の際に、被研磨膜の研磨レート分布が経時変化する。そこで、次に、被研磨膜の研磨レート分布が経時変化するメカニズムについて説明する。
【００４０】
図１（ｂ）は、ＣＭＰ法による平坦化処理中における、ＣＭＰ装置のキャリアヘッド１１２およびウェハ１１１の断面図である。ウェハ１１１は、弾性のあるウェハ保持シール１１７を介してホルダ１１８に固定される。また、ホルダ１１８にはウェハがパッド面に押し付けられて研磨された時の飛び出しを防止する目的でリテナーリング１１６が設けられている。平坦化処理が進行していくと、弾性体であるウェハ保持シール１１７は、常にキャリアヘッド１１２の加重を受けているので時間の経過と共にその厚さが縮まり、キャリアヘッド１１２からのウェハ１１１の突き出し量が小さくなる。しかし、研磨をせずに放置しておくとまた元の厚さに戻っていく。このように、キャリアヘッド１１２からのウェハ１１１の突き出し量は常に経時変化を起こす。その結果、被研磨膜の研磨レート分布に不規則な経時変化が発生する。
【００４１】
図２は、被研磨膜として酸化膜が形成されているウェハを、処理日を変えて同一条件で研磨したときの被研磨膜の研磨レート分布を示している。先に説明した通り、被研磨膜の研磨レート分布が、日によって不規則に変動していることがわかる。
【００４２】
加えて、同一のキャリアヘッドを使いつづけていると、ある時期にリテナーリングが研磨パッドに接触してしまう。このため、キャリアヘッドを、ある一定の期間毎に交換をしなければいけない。しかし、キャリアヘッドの組み立ては、作業者の手作業に頼っているのが現状である。このため、キャリアヘッドの組み立てにも微妙なバラツキが生じる。従って、図１（ｂ）に示すキャリアヘッド１１２からのウェハ１１１の突き出し量が変化する。キャリアヘッド１１２が研磨パッド１１０にウェハ１１１を押し付ける圧力、研磨定盤１０９およびキャリアヘッド１１２の回転速度などを同一の条件にして研磨を行なったとしても、ＣＭＰ装置において、被研磨膜の研磨レート分布に不規則な経時変化が発生する。
【００４３】
本発明は、以上の考察に基づいて実施されたものである。以下、本発明の実施形態について、図面を参照しながら説明する。
【００４４】
図３を参照しながら、本発明の実施形態について説明する。図３は、本実施形態の半導体製造システム２００の構成を表す図である。
【００４５】
図３に示すように、本実施形態の半導体製造システム２００は、被研磨膜を成膜する成膜ブロックＡ、研磨ブロックＢ、膜厚測定ブロックＣ、演算ブロックＤ、洗浄ブロックＥ、ウェハ保管ブロックＦから構成されている。それぞれのブロックは、ウェハが行き来することが可能なウェハ搬送路５０を通じて接続されている。
【００４６】
成膜ブロックＡには、成膜装置１１が設置されている。研磨ブロックＢには、上述の図１（ａ）に示した研磨装置１００が設置されている。膜厚測定ブロックＣには、光学膜厚測定器３０が設置されている。なお、光学膜厚測定器３０は、研磨中の振動による影響を防ぐために防振処理が施されている。
【００４７】
演算ブロックＤには、各種演算を行なうコンピュータ２０と成膜ブロックＡに設置された成膜装置１１を制御するコンピュータ２１が設置されている。
【００４８】
洗浄ブロックＥには、洗浄装置４０が設置されている。ウェハ保管ブロックＦには、処理する必要があるウェハを多数保管しておくウェハカセット１０６が設置されている。
【００４９】
光学膜厚測定器３０とコンピュータ２０、コンピュータ２０とコンピュータ２１、コンピュータ２１と成膜装置１１とは、それぞれネットワークケーブル６０で接続されている。コンピュータ２０内のメモリには、事前に、研磨装置１００における被研磨膜の研磨レート分布および被研磨膜の研磨後の目標膜厚分布のデータが記憶される。
【００５０】
次に、本実施形態の半導体製造システム２００の動作を説明する。
【００５１】
まず、演算ブロックＤでは、コンピュータ２０が事前に記憶されている研磨レート分布と研磨後の被研磨膜の目標膜厚分布とから、研磨前の被研磨膜の最適な膜厚分布を算出し、その結果を成膜装置１１を制御するコンピュータ２１に送信する。
【００５２】
次に、ウェハカセット１０６から取り出されたウェハは、成膜ブロックＡに搬送され、コンピュータ２１が研磨前の被研磨膜の最適な膜厚分布を実現するように被研磨膜の成膜条件を設定する。成膜装置１１は、設定された処理条件において成膜処理を行なう。
【００５３】
成膜処理が終了したウェハは、測定ブロックＣに搬送され、光学膜厚測定器３０によって、研磨前の被研磨膜の膜厚分布が測定される。測定結果は、各種演算を行なうコンピュータ２０に送信され、コンピュータ２０内のメモリに記憶される。
【００５４】
次に、ウェハは研磨ブロックＢに搬送され、研磨装置１０においてウェハの研磨が行なわれる。ウェハの研磨終了後、ウェハは洗浄ブロックＥに搬送される。洗浄ブロックＥにおいて、洗浄装置４０により表面および裏面のスラリーが除去される。
【００５５】
次に、ウェハは測定ブロックＣに搬送され、研磨後の被研磨膜の膜厚分布を測定する。測定結果はネットワークを通じて各種演算を行なうコンピュータ２０に送信され、コンピュータ２０内のメモリに記憶される。
【００５６】
最後にウェハは取り出された時と同じウェハカセット１０６に戻り、処理が終了する。このとき、演算ブロックＤでは、コンピュータ２０が被研磨膜の研磨前後の膜厚分布データと研磨時間とから、研磨装置１００における被研磨膜の最新の研磨レート分布を算出し、事前に記憶されている被研磨膜の最新の研磨レート分布のデータを更新する。
【００５７】
次に、本実施形態の半導体製造システム２００による半導体装置の製造方法を、図３〜図５を参照しながら説明する。図４は、本実施形態の半導体装置の製造方法を示すフローチャートである。図５（ａ）は、研磨装置１００における被研磨膜の研磨レート分布を示す図である。図５（ｂ）は、被研磨膜の研磨後の目標膜厚分布を示す図である。図５（ｃ）は、研磨装置１００における被研磨膜の研磨レート分布と、被研磨膜の研磨後の目標膜厚分布とから算出された、被研磨膜の研磨前の最適な膜厚分布を示す図である。
【００５８】
まず、図４に示すように、工程Ｓｔ１において、ウェハ１１１上に成膜される被研磨膜の研磨装置１００における研磨レート分布および研磨後の被研磨膜の目標膜厚分布をコンピュータ２０に設定する。本実施形態では、研磨装置１００における被研磨膜の研磨レート分布として図５（ａ）に示すデータを、研磨後の被研磨膜の目標膜厚分布として図５（ｂ）に示すデータを設定する。なお、研磨装置１００における被研磨膜の研磨レート分布の初期データおよび被研磨膜の研磨後の目標膜厚分布の初期データは、システムのメンテナンス後や立ち上げ後にシステム管理データとして予めコンピュータ２０に設定されている。
【００５９】
次に、図４に示すように、工程Ｓｔ２では、コンピュータ２０が、設定されている研磨装置１００における被研磨膜の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とに基づいて、研磨前の被研磨膜の最適な膜厚分布を算出する。具体的には、図５（ａ）に示すデータと図５（ｂ）に示すデータとから、図５（ｃ）に示すように、ウェハの中心部から離れるほど研磨前の被研磨膜の膜厚が厚くなるという膜厚分布のデータを得る。
【００６０】
次に、図４に示すように、工程Ｓｔ３において、コンピュータ２０から被研磨膜を成膜する成膜装置１１を制御するコンピュータ２１に、研磨前の被研磨膜の最適な膜厚分布のデータを送信する。コンピュータ２１は、研磨前の被研磨膜の最適な膜厚分布を実現するように被研磨膜の成膜条件を設定する。
【００６１】
次に、図４に示すように、工程Ｓｔ４では、成膜装置１１は、上記成膜条件下で成膜を行なう。
【００６２】
次に、図４に示すように、工程Ｓｔ５において、光学膜厚測定器３０を用いて研磨前のウェハ１１１上に成膜された被研磨膜の膜厚分布を測定し、測定結果をコンピュータ２０に入力する。
【００６３】
次に、図４に示すように、工程Ｓｔ６において、ウェハ１１１を研磨装置１００にて研磨を行なう。
【００６４】
次に、図４に示すように、工程Ｓｔ７では、光学膜厚測定器３０を用いて研磨後のウェハ１１１上の被研磨膜の膜厚分布を測定し、測定結果をコンピュータ２０に入力する。
【００６５】
次に、図４に示すように、工程Ｓｔ８では、コンピュータ２０は、工程Ｓｔ５で得られた研磨前の被研磨膜の膜厚分布と、工程Ｓｔ７で得られた研磨後の被研磨膜の膜厚分布との差から、研磨装置１００の最新の研磨レート分布を算出する。
【００６６】
次に、図４に示すように、工程Ｓｔ１に戻って、コンピュータ２０に設定されている研磨装置１００の研磨レート分布を最新の研磨レート分布に更新する。
【００６７】
以上の工程Ｓｔ１〜Ｓｔ８を繰り返すことによって、研磨後に所望の被研磨膜の膜厚分布を有するウェハを得ることができる。
【００６８】
本実施形態の半導体装置の製造方法では、研磨装置の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とを比較することによって、研磨前の被研磨膜の最適な膜厚分布を逆算し、研磨後に目標膜厚分布通りの被研磨膜の膜厚分布が得られるように予め成膜条件を制御している。このため、研磨によってウェハ表面の段差のバラツキが発生する可能性があっても、最終的に得られる被研磨膜の膜厚分布が目標膜厚分布通りとなる。従って、品質のバラツキが低減された半導体装置を提供することができる。
【００６９】
また、本実施形態の半導体装置の製造方法では、研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化が成膜条件で常に補正されるので、研磨装置の被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨を行なうことができる。
【００７０】
また特に、一旦成膜条件を設定すれば、成膜工程では不規則な経時変化が極めて起こりにくい。このため、所望の研磨前の膜厚分布を安定して得ることができる利点がある。
【００７１】
さらに、本実施形態では、工程Ｓｔ６でウェハ１１１を研磨し、工程Ｓｔ５および工程Ｓｔ７で膜厚を測定する。つまり、研磨中に膜厚を測定することはない。このため、膜厚を測定する際にウェハを静止させることができる。従って、光学膜厚測定器３０の光源から放射される光ビームが、ウェハのどの部分に照射されるかを制御できる。
【００７２】
配線形成工程における層間絶縁膜の研磨を行なう場合、光ビームが配線上に堆積された層間絶縁膜に照射されるか、配線が形成されていない領域に堆積された層間絶縁膜に照射されるかによって、層間絶縁膜の膜厚の測定値が配線の厚さ分だけ異なる。しかし、光ビームが、ウェハのどの部分に照射されるかを制御できるので、測定値に配線の厚さ分の誤差が含まれない。つまり、測定値に含まれる誤差は非常に小さくなる。従って、精密な膜厚制御が要求される場合に、本実施形態の方法は非常に適している。このため、配線等のパターンが形成されているウェハの被研磨膜の膜厚分布を測定する場合には、光学膜厚測定器３０がアライメント機能を備えていることが好ましい。
【００７３】
またさらに、研磨レート分布は、工程Ｓｔ８から工程Ｓｔ１に戻ってフィードバックされ、随時更新されている。このことによって、上述した研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化を成膜条件で常に補正される。従って、被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨後には所望の被研磨膜の膜厚分布を持つウェハを安定して得ることができる。また、研磨装置の環境要因を変えないので、ＣＭＰプロセスを安定化することができる。
【００７４】
本実施形態の半導体製造システムの成膜ブロックＡに設置されている成膜装置１１は、膜厚分布形状をガス流やプラズマ分布で制御することが比較的容易なプラズマＣＶＤ法による成膜装置であることが好ましい。ただし、この場合電磁波が他の計器に影響を及ぼす可能性があるので、成膜ブロックＡから電磁波が漏れないようなパーティションを施す必要がある。
【００７５】
具体的には、図６に示すプラズマＣＶＤ装置が用いられる。図６に示すプラズマＣＶＤ装置においてＴＯＰガスとＳｉｄｅガスとの流量比を変化させることによって、図７および図８に示すように、ウェハ上に成膜される被研磨膜の膜厚分布を制御することができる。
【００７６】
なお、本実施形態では研磨前の被研磨膜の最適な膜厚分布を得るための手段として成膜条件を制御して所望の膜厚分布を得る方法を説明したが、例えば、成膜後にエッチング処理などがある場合は、そのエッチング条件を制御することにより所望の膜厚分布を得てもよい。また、研磨前の複数の工程において処理条件を制御して研磨前の被研磨膜の最適な膜厚分布を得ても構わない。このことによって、成膜工程を制御するだけでは得られないような膜厚分布でも、研磨前の膜厚分布として得ることができるようになる。
【００７７】
また、研磨システムの立ち上げ後、１回目の工程Ｓｔ１〜Ｓｔ８のルーチンで研磨するウェハ１１１として、配線などのパターンが形成されておらず、且つ、配線などのパターンが形成された実際に使用するウェハと同じ被研磨膜が形成されたミラーウェハ（テスト用ウェハ）を用いることが好ましい。
【００７８】
このことによって、１回目の工程Ｓｔ１〜Ｓｔ８のルーチンで、研磨システムに設定された研磨レート分布の初期データを更新することができる。従って、２回目のルーチン以降で研磨するウェハ１１１において、目標とする膜厚分布を精度良く得ることが可能となる。また、１回目のルーチンで、配線などのパターンが形成された実際に使用するウェハを無駄にすることがない。
【００７９】
また特に、本実施形態では、光学膜厚測定器３０により光学的に得られた膜厚分布をコンピュータ２０に入力する方法をとっている。しかし、光学膜厚測定器３０とコンピュータ２０とがネットワークを介して接続され、工程Ｓｔ５および工程Ｓｔ７において、膜厚測定の結果が自動的にコンピュータ２０に転送される構成とすることが好ましい。この構成によれば、入力の手間を省くことができ、さらに入力誤り等の人的ミスも防止することができる。
【００８０】
また、コンピュータ２０および２１と全く同等の機能を、生産ラインの工程管理システム（例えばＣＩＭなど）に組み込んでもよい。具体的には、工程管理システムを成膜装置１１および光学膜厚測定器３０に接続し、工程管理システムの運用プラグラムにコンピュータ２０および２１と全く同等の機能を実現するようなプログラムを付加すればよい。
【００８１】
このことによって、コンピュータ２０および２１を研磨プロセス制御用および成膜プロセス制御用に新規に準備せずに済むので、半導体製造システムの設置にかかるコストを削減できる。
【００８２】
また、本実施形態の半導体製造システム２００では各ブロックを、ウェハ搬送路５０を介して接続し、本実施形態の半導体装置の製造方法の各工程を、各部ロックで同時に行なえる装置構成について説明している。この構成により、スループットを落すことなく、所望の膜厚分布を有するウェハを多数得ることができる。
【００８３】
しかしながら、本発明における製造方法を行なえる装置構成であれば、ウェハ搬送の方法および各ブロックの配置等に関してはこの限りではない。また、付加機能の追加（例えば、トランスファーチャンバーを用意し、それを介して各ブロックへ搬送を行なう等）を行なってもよい。
【００８４】
【発明の効果】
本発明によれば、品質のバラツキが低減された半導体装置を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、研磨装置の概略図であり、図１（ｂ）は、研磨装置のキャリアヘッドを断面から見た拡大図である。
【図２】図２は、被研磨膜として酸化膜が形成されているウェハを、処理日を変えて同一条件で研磨したときの被研磨膜の研磨レート分布を示す図である。
【図３】図３は、半導体製造システムの構成を表す図である。
【図４】図４は、半導体装置の製造方法を示すフローチャートである。
【図５】図５（ａ）は、研磨装置１００における被研磨膜の研磨レート分布を示す図である。図５（ｂ）は、被研磨膜の研磨後の目標膜厚分布を示す図である。図５（ｃ）は、研磨装置１００における被研磨膜の研磨レート分布と、被研磨膜の研磨後の目標膜厚分布とから算出された、被研磨膜の研磨前の最適な膜厚分布を示す図である。
【図６】図６は、本発明に用いられるプラズマＣＶＤ装置を示す図である。
【図７】図７は、成膜工程において、ガス流量比と、ウェハ上に成膜される被研磨膜の膜厚分布との相関を表す図である。
【図８】図８は、成膜工程において、ガス流量比と、ウェハ上に成膜される被研磨膜の膜厚分布との相関を表す図である。
【図９】図９は、従来のＣＭＰ技術を用いたＳＴＩの平坦化技術を表す図である。
【符号の説明】
１ シリコン基板
２ シリコン酸化膜
３ シリコン窒化膜
４ 溝
５ シリコン酸化膜
６ 絶縁膜
７ レジスト
８ ＳＴＩ
１１ 成膜装置
２０、２１ コンピュータ
３０ 光学膜厚測定器
４０ 洗浄装置
５０ ウェハ搬送路
６０ ネットワークケーブル
１００ 研磨装置
１０６ ウェハカセット
１０９ 研磨定盤
１１０ 研磨パッド
１１１ ウェハ
１１２ キャリアヘッド
１１３ 研磨剤（スラリー）供給口
１１４ 研磨剤（スラリー）
１１６ リテナーリング
１１７ ウェハ保持シール
１１８ ホルダ
２００ 半導体製造システム
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に半導体装置の製造過程における平坦化に関する。
【０００２】
【従来の技術】
従来、トランジスタ同士を電気的に絶縁分離する技術としてＬＯＣＯＳ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）分離が用いられてきた。しかし、トランジスタの急激な微細化が進み、ＬＯＣＯＳ分離ではバーズビークによるトランジスタ領域の縮小や分離間耐圧の低下いう不具合が発生する。そこで、新たな素子分離技術として、ＳＴＩと呼ばれる溝分離絶縁技術が開発されている（例えば、Ｂ．Ｄａｖａｒｉ ｅｔ ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ，９２，（１９８８）など）。
【０００３】
近年、半導体装置の高集積化に伴って、素子や配線の微細化および多層化が進んでいる。これに伴い、従来あまり問題とならなかった基板表面に存在する凹凸（段差）が原因となる問題（例えば、リソグラフイーにおいてレジストのパターニングによって形成されるレジストマスクの寸法バラツキ、および段差部分での配線ショート等）が顕在化している。基板表面の段差は、例えば、半導体装置の製造装置（露光装置やエッチング装置）の性能と並んで、レジストマスクおよび配線等を形成する際の寸法制御に大きな影響を与える。このため、近年の半導体製造プロセスにおいては、基板表面の高度な平坦化が非常に強く要求されている。
【０００４】
一般に、基板表面の平坦化には、化学的機械研磨法（ＣＭＰ法）が広く用いられている。ＣＭＰ法は、素子分離、配線層間の絶縁膜の平坦化、埋め込みＣｕ配線の形成などに幅広く用いられており、半導体装置の製造において必要不可欠となっている。
【０００５】
特に、ＭＩＳトランジスタの間に形成されるＳＴＩによる基板表面の段差は、ＭＩＳトランジスタのゲート電極の形成に際して、寸法制御に大きな影響を与える。そこで、ＳＴＩが形成された基板の表面を平坦化する技術の開発が盛んに行なわれ、実用化されている。
【０００６】
以下、図９を参照しながら、ＣＭＰ技術を用いてＳＴＩが形成された基板表面を平坦化する従来の技術について説明する。
【０００７】
まず、図９（ａ）に示す工程で、半導体基板（ここではシリコン基板とする）１上にシリコン酸化膜２、シリコン窒化膜３を順次堆積する。次いで、シリコン窒化膜３上にレジスト７を塗布し、リソグラフィー法によりレジスト７のパターニングを行なうことによって、レジスト７に開口部７ａを形成する。
【０００８】
次に、図９（ｂ）に示す工程で、レジスト７をマスクとしてドライエッチングを行なうことによって、開口部７ａ内のシリコン窒化膜３、シリコン酸化膜２およびシリコン基板１を除去し、溝４を形成する。
【０００９】
次に、図９（ｃ）に示す工程で、溝４の表面にシリコン酸化膜５を形成した後、溝４が完全に埋まるまで絶縁膜６で溝４を埋める。ここで、絶縁膜６としてはＣＶＤ法を用いたＴＥＯＳ膜やシリコン酸化膜が用いられる。
【００１０】
次に、図９（ｄ）に示す工程で、絶縁膜６をアニール処理した後、ＣＭＰにより先に溝４に埋めた絶縁膜６をシリコン窒化膜３が露出するまで研磨する。最後に、シリコン窒化膜３をリン酸で選択的に除去することによってＳＴＩ８が形成される。
【００１１】
しかしながら、どのようなＣＭＰ装置であっても、研磨される被研磨膜の研磨レートの分布（以下、研磨レート分布と略す）は、不規則に経時変化する。研磨される被研磨膜の研磨レート分布が不規則に経時変化すると、例えばＳＴＩ形成工程では、研磨後においてウェハの中央部とウェハの外周部とでＣＭＰストッパとなるシリコン窒化膜の膜厚にバラツキが発生する。このため、素子分離領域の段差にバラツキが生じる。
【００１２】
このように生じた基板表面の段差のバラツキによって、その後にリソグラフィなどによって形成されるゲート寸法にもバラツキが生じる。従って、ウェハの中央部に形成される半導体装置とウェハの外周部に形成される半導体装置との間では、特性が異なり、半導体装置の品質にバラツキが発生するおそれがある。
【００１３】
上述のような、ウェハ内の膜厚分布に由来する基板表面の段差のバラツキを解消する方法としては、下記の特許文献１に開示されている方法が挙げられる。下記の特許文献１の方法によれば、ウェハ内で被研磨膜の膜厚が厚くなる部位に対してウェットエッチング処理を施すことにより、被研磨膜の平坦化をある程度行なった後、ＣＭＰ法による平坦化処理を行なうことによって、研磨後のウェハ表面の段差のバラツキを低減させる。
【００１４】
【特許文献１】
特開２００２−１３４４６６号公報。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記の方法では、研磨前に平坦化処理を施しても、研磨時においてウェハ表面の段差のバラツキが発生する可能性がある。従って、研磨前に平坦化した効果が損なわれる不具合がある。
【００１６】
本発明は、上記事情を鑑みてなされたものであり、品質のバラツキが低減された半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、ウェハ上に成膜される被研磨膜の研磨レート分布と、上記被研磨膜の研磨後の目標膜厚分布とを設定する工程（ａ）と、上記研磨レート分布と上記目標膜厚分布とから、上記被研磨膜の研磨前の膜厚分布を算出する工程（ｂ）と、上記被研磨膜の研磨前の膜厚分布を実現するように、上記被研磨膜を成膜する工程（ｃ）と、上記被研磨膜を研磨する工程（ｄ）とを含む。
【００１８】
本発明の半導体装置の製造方法では、被研磨膜の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とを比較することによって、研磨前の被研磨膜の膜厚分布を逆算し、研磨後に目標膜厚分布通りの被研磨膜の膜厚分布が得られるように予め成膜条件を制御することができる。このため、研磨によってウェハ表面の段差のバラツキが発生する可能性があっても、最終的に得られる被研磨膜の膜厚分布が目標膜厚分布通りとすることが可能である。従って、品質のバラツキが低減された半導体装置を提供することができる。
【００１９】
上記工程（ｄ）の前に、上記ウェハ上に成膜された上記被研磨膜の膜厚分布を測定する工程（ｅ）と、上記工程（ｄ）の後に、上記被研磨膜の膜厚分布を測定する工程（ｆ）と、上記工程（ｆ）の後に、上記工程（ｅ）で得られた上記被研磨膜の膜厚分布と、上記工程（ｆ）で得られた上記被研磨膜の膜厚分布とに基づいて上記研磨レート分布を更新する工程（ｇ）とをさらに含む構成とすることが好ましい。
【００２０】
このことによって、研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化が成膜条件で常に補正されるので、研磨装置の被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨を行なうことができる。
【００２１】
上記工程（ａ）から上記工程（ｇ）までを繰り返す構成とすることが好ましい。
【００２２】
このことによって、研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化が成膜条件で常に補正される。従って、研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨後には所望の被研磨膜の膜厚分布を持つウェハを安定して得ることができる。
【００２３】
初回の上記工程（ａ）において、テスト用ウェハを用いることが好ましい。
【００２４】
このことによって、初回の工程（ａ）で設定された初期の研磨レート分布を更新することができる。従って、２回目のルーチン以降で研磨するウェハにおいて、被研磨膜の目標膜厚分布を精度良く得ることが可能となる。また、１回目のルーチンで、配線などのパターンが形成された実際に使用するウェハを無駄にすることがない。
【００２５】
上記工程（ｃ）では、プラズマＣＶＤ法によって上記被研磨膜を成膜する構成としてもよい。
【００２６】
上記工程（ｃ）の前に、複数の工程をさらに含む構成としてもよい。
【００２７】
このことによって、成膜工程を制御するだけでは得られないような膜厚分布でも、被研磨膜の研磨前の膜厚分布として得ることができるようになる。
【００２８】
本発明の半導体製造システムは、ウェハ上に被研磨膜を成膜する成膜手段と、上記被研磨膜を研磨する研磨手段と、上記研磨手段における上記被研磨膜の研磨レート分布と、上記被研磨膜の研磨後の目標膜厚分布とを記憶する記憶手段と、上記研磨手段における上記被研磨膜の研磨レート分布と、上記被研磨膜の研磨後の目標膜厚分布とから、上記被研磨膜の研磨前の膜厚分布を算出し、上記被研磨膜の研磨前の膜厚分布を実現するように、上記成膜手段を制御する上記制御手段とを備える。
【００２９】
本発明の半導体装置製造システムでは、研磨手段における被研磨膜の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とを比較することによって、研磨前の被研磨膜の膜厚分布を逆算し、研磨後に目標膜厚分布通りの被研磨膜の膜厚分布が得られるように予め成膜条件を制御することができる。このため、研磨によってウェハの表面の段差のバラツキが発生する可能性があっても、最終的に得られる被研磨膜の膜厚分布が目標膜厚分布通りとすることが可能である。従って、品質のバラツキが低減された半導体装置を提供することができる。
【００３０】
上記成膜手段は、プラズマＣＶＤ装置であってもよい。
【００３１】
上記被研磨膜の膜厚を測定する上記膜厚測定手段をさらに備え、上記記憶手段は、上記膜厚測定手段を、上記被研磨膜の研磨前の膜厚分布および研磨後の膜厚分布を測定するように制御し、上記研磨前の膜厚分布と上記研磨後の膜厚分布とに基づいて上記被研磨膜の研磨レート分布を更新することが好ましい。
【００３２】
このことによって、研磨手段における被研磨膜の研磨レート分布の不規則な経時変化が成膜条件で常に補正されるので、研磨手段における被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨を行なうことができる。
【００３３】
上記膜厚測定手段は、アライメント機能を備えることが好ましい。
【００３４】
このことによって、光ビームが、ウェハのどの部分に照射されるかを制御できる。従って、例えば、光ビームが配線上に堆積された層間絶縁膜に照射されるか、配線が形成されていない領域に堆積された層間絶縁膜に照射されるかによって、層間絶縁膜の膜厚の測定値が配線の厚さ分だけ異なる場合にも、測定値に配線の厚さ分の誤差が含まれない。つまり、測定値に含まれる誤差は非常に小さくなる。
【００３５】
【発明の実施の形態】
本発明者は、上記従来の方法では、研磨時においてウェハ表面の段差のバラツキが発生し、研磨前に平坦化した効果が損なわれる不具合が生じる理由を以下のように考察した。
【００３６】
まず、ＣＭＰによる研磨方法を説明する。
【００３７】
図１（ａ）は、研磨装置の概略図である。ＣＭＰを行なう研磨装置１００は、研磨定盤１０９、研磨定盤１０９上に貼り付けられた研磨パッド１１０、研磨するウェハを保持するためのキャリアヘッド１１２、研磨剤（スラリー）供給口１１３を備える。
【００３８】
研磨定盤１０９は、回転軸Ａ１を中心として回転する。ウェハ１１１は、キャリアヘッド１１２により保持される。なお、ここでは、ウェハ１１１上には被研磨膜が形成されている。キャリアヘッド１１２は、回転軸Ａ２を備え、回転軸Ａ２を中心に回転し、さらに回転軸Ａ２自体も往復運動しながら、研磨パッド１１０にウェハ１１１を規定の圧力で押し付ける。この状態で、研磨剤（スラリー）１１４を研磨剤供給口１１３から研磨パッド１１０上に供給すると、研磨剤１１４は研磨パッド１１０上で拡散しながら、研磨パッド１１０とウェハ１１１の間に入り込む。このことによって、ウェハ１１１上に形成された被研磨膜が研磨される。すなわち、研磨パッド１１０とウェハ１１１との相対運動による機械的研磨と、研磨剤１１４の化学的作用が相乗的に作用して被研磨膜の良好な研磨を行なうことができる。
【００３９】
ここで、本発明者は、ＣＭＰ法による平坦化処理の際に、被研磨膜の研磨レート分布が経時変化することに着目した。ＣＭＰ法による平坦化処理の際に、被研磨膜の研磨レート分布が経時変化する。そこで、次に、被研磨膜の研磨レート分布が経時変化するメカニズムについて説明する。
【００４０】
図１（ｂ）は、ＣＭＰ法による平坦化処理中における、ＣＭＰ装置のキャリアヘッド１１２およびウェハ１１１の断面図である。ウェハ１１１は、弾性のあるウェハ保持シール１１７を介してホルダ１１８に固定される。また、ホルダ１１８にはウェハがパッド面に押し付けられて研磨された時の飛び出しを防止する目的でリテナーリング１１６が設けられている。平坦化処理が進行していくと、弾性体であるウェハ保持シール１１７は、常にキャリアヘッド１１２の加重を受けているので時間の経過と共にその厚さが縮まり、キャリアヘッド１１２からのウェハ１１１の突き出し量が小さくなる。しかし、研磨をせずに放置しておくとまた元の厚さに戻っていく。このように、キャリアヘッド１１２からのウェハ１１１の突き出し量は常に経時変化を起こす。その結果、被研磨膜の研磨レート分布に不規則な経時変化が発生する。
【００４１】
図２は、被研磨膜として酸化膜が形成されているウェハを、処理日を変えて同一条件で研磨したときの被研磨膜の研磨レート分布を示している。先に説明した通り、被研磨膜の研磨レート分布が、日によって不規則に変動していることがわかる。
【００４２】
加えて、同一のキャリアヘッドを使いつづけていると、ある時期にリテナーリングが研磨パッドに接触してしまう。このため、キャリアヘッドを、ある一定の期間毎に交換をしなければいけない。しかし、キャリアヘッドの組み立ては、作業者の手作業に頼っているのが現状である。このため、キャリアヘッドの組み立てにも微妙なバラツキが生じる。従って、図１（ｂ）に示すキャリアヘッド１１２からのウェハ１１１の突き出し量が変化する。キャリアヘッド１１２が研磨パッド１１０にウェハ１１１を押し付ける圧力、研磨定盤１０９およびキャリアヘッド１１２の回転速度などを同一の条件にして研磨を行なったとしても、ＣＭＰ装置において、被研磨膜の研磨レート分布に不規則な経時変化が発生する。
【００４３】
本発明は、以上の考察に基づいて実施されたものである。以下、本発明の実施形態について、図面を参照しながら説明する。
【００４４】
図３を参照しながら、本発明の実施形態について説明する。図３は、本実施形態の半導体製造システム２００の構成を表す図である。
【００４５】
図３に示すように、本実施形態の半導体製造システム２００は、被研磨膜を成膜する成膜ブロックＡ、研磨ブロックＢ、膜厚測定ブロックＣ、演算ブロックＤ、洗浄ブロックＥ、ウェハ保管ブロックＦから構成されている。それぞれのブロックは、ウェハが行き来することが可能なウェハ搬送路５０を通じて接続されている。
【００４６】
成膜ブロックＡには、成膜装置１１が設置されている。研磨ブロックＢには、上述の図１（ａ）に示した研磨装置１００が設置されている。膜厚測定ブロックＣには、光学膜厚測定器３０が設置されている。なお、光学膜厚測定器３０は、研磨中の振動による影響を防ぐために防振処理が施されている。
【００４７】
演算ブロックＤには、各種演算を行なうコンピュータ２０と成膜ブロックＡに設置された成膜装置１１を制御するコンピュータ２１が設置されている。
【００４８】
洗浄ブロックＥには、洗浄装置４０が設置されている。ウェハ保管ブロックＦには、処理する必要があるウェハを多数保管しておくウェハカセット１０６が設置されている。
【００４９】
光学膜厚測定器３０とコンピュータ２０、コンピュータ２０とコンピュータ２１、コンピュータ２１と成膜装置１１とは、それぞれネットワークケーブル６０で接続されている。コンピュータ２０内のメモリには、事前に、研磨装置１００における被研磨膜の研磨レート分布および被研磨膜の研磨後の目標膜厚分布のデータが記憶される。
【００５０】
次に、本実施形態の半導体製造システム２００の動作を説明する。
【００５１】
まず、演算ブロックＤでは、コンピュータ２０が事前に記憶されている研磨レート分布と研磨後の被研磨膜の目標膜厚分布とから、研磨前の被研磨膜の最適な膜厚分布を算出し、その結果を成膜装置１１を制御するコンピュータ２１に送信する。
【００５２】
次に、ウェハカセット１０６から取り出されたウェハは、成膜ブロックＡに搬送され、コンピュータ２１が研磨前の被研磨膜の最適な膜厚分布を実現するように被研磨膜の成膜条件を設定する。成膜装置１１は、設定された処理条件において成膜処理を行なう。
【００５３】
成膜処理が終了したウェハは、測定ブロックＣに搬送され、光学膜厚測定器３０によって、研磨前の被研磨膜の膜厚分布が測定される。測定結果は、各種演算を行なうコンピュータ２０に送信され、コンピュータ２０内のメモリに記憶される。
【００５４】
次に、ウェハは研磨ブロックＢに搬送され、研磨装置１０においてウェハの研磨が行なわれる。ウェハの研磨終了後、ウェハは洗浄ブロックＥに搬送される。洗浄ブロックＥにおいて、洗浄装置４０により表面および裏面のスラリーが除去される。
【００５５】
次に、ウェハは測定ブロックＣに搬送され、研磨後の被研磨膜の膜厚分布を測定する。測定結果はネットワークを通じて各種演算を行なうコンピュータ２０に送信され、コンピュータ２０内のメモリに記憶される。
【００５６】
最後にウェハは取り出された時と同じウェハカセット１０６に戻り、処理が終了する。このとき、演算ブロックＤでは、コンピュータ２０が被研磨膜の研磨前後の膜厚分布データと研磨時間とから、研磨装置１００における被研磨膜の最新の研磨レート分布を算出し、事前に記憶されている被研磨膜の最新の研磨レート分布のデータを更新する。
【００５７】
次に、本実施形態の半導体製造システム２００による半導体装置の製造方法を、図３〜図５を参照しながら説明する。図４は、本実施形態の半導体装置の製造方法を示すフローチャートである。図５（ａ）は、研磨装置１００における被研磨膜の研磨レート分布を示す図である。図５（ｂ）は、被研磨膜の研磨後の目標膜厚分布を示す図である。図５（ｃ）は、研磨装置１００における被研磨膜の研磨レート分布と、被研磨膜の研磨後の目標膜厚分布とから算出された、被研磨膜の研磨前の最適な膜厚分布を示す図である。
【００５８】
まず、図４に示すように、工程Ｓｔ１において、ウェハ１１１上に成膜される被研磨膜の研磨装置１００における研磨レート分布および研磨後の被研磨膜の目標膜厚分布をコンピュータ２０に設定する。本実施形態では、研磨装置１００における被研磨膜の研磨レート分布として図５（ａ）に示すデータを、研磨後の被研磨膜の目標膜厚分布として図５（ｂ）に示すデータを設定する。なお、研磨装置１００における被研磨膜の研磨レート分布の初期データおよび被研磨膜の研磨後の目標膜厚分布の初期データは、システムのメンテナンス後や立ち上げ後にシステム管理データとして予めコンピュータ２０に設定されている。
【００５９】
次に、図４に示すように、工程Ｓｔ２では、コンピュータ２０が、設定されている研磨装置１００における被研磨膜の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とに基づいて、研磨前の被研磨膜の最適な膜厚分布を算出する。具体的には、図５（ａ）に示すデータと図５（ｂ）に示すデータとから、図５（ｃ）に示すように、ウェハの中心部から離れるほど研磨前の被研磨膜の膜厚が厚くなるという膜厚分布のデータを得る。
【００６０】
次に、図４に示すように、工程Ｓｔ３において、コンピュータ２０から被研磨膜を成膜する成膜装置１１を制御するコンピュータ２１に、研磨前の被研磨膜の最適な膜厚分布のデータを送信する。コンピュータ２１は、研磨前の被研磨膜の最適な膜厚分布を実現するように被研磨膜の成膜条件を設定する。
【００６１】
次に、図４に示すように、工程Ｓｔ４では、成膜装置１１は、上記成膜条件下で成膜を行なう。
【００６２】
次に、図４に示すように、工程Ｓｔ５において、光学膜厚測定器３０を用いて研磨前のウェハ１１１上に成膜された被研磨膜の膜厚分布を測定し、測定結果をコンピュータ２０に入力する。
【００６３】
次に、図４に示すように、工程Ｓｔ６において、ウェハ１１１を研磨装置１００にて研磨を行なう。
【００６４】
次に、図４に示すように、工程Ｓｔ７では、光学膜厚測定器３０を用いて研磨後のウェハ１１１上の被研磨膜の膜厚分布を測定し、測定結果をコンピュータ２０に入力する。
【００６５】
次に、図４に示すように、工程Ｓｔ８では、コンピュータ２０は、工程Ｓｔ５で得られた研磨前の被研磨膜の膜厚分布と、工程Ｓｔ７で得られた研磨後の被研磨膜の膜厚分布との差から、研磨装置１００の最新の研磨レート分布を算出する。
【００６６】
次に、図４に示すように、工程Ｓｔ１に戻って、コンピュータ２０に設定されている研磨装置１００の研磨レート分布を最新の研磨レート分布に更新する。
【００６７】
以上の工程Ｓｔ１〜Ｓｔ８を繰り返すことによって、研磨後に所望の被研磨膜の膜厚分布を有するウェハを得ることができる。
【００６８】
本実施形態の半導体装置の製造方法では、研磨装置の研磨レート分布と研磨後の被研磨膜の目標膜厚分布とを比較することによって、研磨前の被研磨膜の最適な膜厚分布を逆算し、研磨後に目標膜厚分布通りの被研磨膜の膜厚分布が得られるように予め成膜条件を制御している。このため、研磨によってウェハ表面の段差のバラツキが発生する可能性があっても、最終的に得られる被研磨膜の膜厚分布が目標膜厚分布通りとなる。従って、品質のバラツキが低減された半導体装置を提供することができる。
【００６９】
また、本実施形態の半導体装置の製造方法では、研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化が成膜条件で常に補正されるので、研磨装置の被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨を行なうことができる。
【００７０】
また特に、一旦成膜条件を設定すれば、成膜工程では不規則な経時変化が極めて起こりにくい。このため、所望の研磨前の膜厚分布を安定して得ることができる利点がある。
【００７１】
さらに、本実施形態では、工程Ｓｔ６でウェハ１１１を研磨し、工程Ｓｔ５および工程Ｓｔ７で膜厚を測定する。つまり、研磨中に膜厚を測定することはない。このため、膜厚を測定する際にウェハを静止させることができる。従って、光学膜厚測定器３０の光源から放射される光ビームが、ウェハのどの部分に照射されるかを制御できる。
【００７２】
配線形成工程における層間絶縁膜の研磨を行なう場合、光ビームが配線上に堆積された層間絶縁膜に照射されるか、配線が形成されていない領域に堆積された層間絶縁膜に照射されるかによって、層間絶縁膜の膜厚の測定値が配線の厚さ分だけ異なる。しかし、光ビームが、ウェハのどの部分に照射されるかを制御できるので、測定値に配線の厚さ分の誤差が含まれない。つまり、測定値に含まれる誤差は非常に小さくなる。従って、精密な膜厚制御が要求される場合に、本実施形態の方法は非常に適している。このため、配線等のパターンが形成されているウェハの被研磨膜の膜厚分布を測定する場合には、光学膜厚測定器３０がアライメント機能を備えていることが好ましい。
【００７３】
またさらに、研磨レート分布は、工程Ｓｔ８から工程Ｓｔ１に戻ってフィードバックされ、随時更新されている。このことによって、上述した研磨装置に見られる被研磨膜の研磨レート分布の不規則な経時変化を成膜条件で常に補正される。従って、被研磨膜の研磨レート分布の不規則な経時変化に影響されることなく、研磨後には所望の被研磨膜の膜厚分布を持つウェハを安定して得ることができる。また、研磨装置の環境要因を変えないので、ＣＭＰプロセスを安定化することができる。
【００７４】
本実施形態の半導体製造システムの成膜ブロックＡに設置されている成膜装置１１は、膜厚分布形状をガス流やプラズマ分布で制御することが比較的容易なプラズマＣＶＤ法による成膜装置であることが好ましい。ただし、この場合電磁波が他の計器に影響を及ぼす可能性があるので、成膜ブロックＡから電磁波が漏れないようなパーティションを施す必要がある。
【００７５】
具体的には、図６に示すプラズマＣＶＤ装置が用いられる。図６に示すプラズマＣＶＤ装置においてＴＯＰガスとＳｉｄｅガスとの流量比を変化させることによって、図７および図８に示すように、ウェハ上に成膜される被研磨膜の膜厚分布を制御することができる。
【００７６】
なお、本実施形態では研磨前の被研磨膜の最適な膜厚分布を得るための手段として成膜条件を制御して所望の膜厚分布を得る方法を説明したが、例えば、成膜後にエッチング処理などがある場合は、そのエッチング条件を制御することにより所望の膜厚分布を得てもよい。また、研磨前の複数の工程において処理条件を制御して研磨前の被研磨膜の最適な膜厚分布を得ても構わない。このことによって、成膜工程を制御するだけでは得られないような膜厚分布でも、研磨前の膜厚分布として得ることができるようになる。
【００７７】
また、研磨システムの立ち上げ後、１回目の工程Ｓｔ１〜Ｓｔ８のルーチンで研磨するウェハ１１１として、配線などのパターンが形成されておらず、且つ、配線などのパターンが形成された実際に使用するウェハと同じ被研磨膜が形成されたミラーウェハ（テスト用ウェハ）を用いることが好ましい。
【００７８】
このことによって、１回目の工程Ｓｔ１〜Ｓｔ８のルーチンで、研磨システムに設定された研磨レート分布の初期データを更新することができる。従って、２回目のルーチン以降で研磨するウェハ１１１において、目標とする膜厚分布を精度良く得ることが可能となる。また、１回目のルーチンで、配線などのパターンが形成された実際に使用するウェハを無駄にすることがない。
【００７９】
また特に、本実施形態では、光学膜厚測定器３０により光学的に得られた膜厚分布をコンピュータ２０に入力する方法をとっている。しかし、光学膜厚測定器３０とコンピュータ２０とがネットワークを介して接続され、工程Ｓｔ５および工程Ｓｔ７において、膜厚測定の結果が自動的にコンピュータ２０に転送される構成とすることが好ましい。この構成によれば、入力の手間を省くことができ、さらに入力誤り等の人的ミスも防止することができる。
【００８０】
また、コンピュータ２０および２１と全く同等の機能を、生産ラインの工程管理システム（例えばＣＩＭなど）に組み込んでもよい。具体的には、工程管理システムを成膜装置１１および光学膜厚測定器３０に接続し、工程管理システムの運用プラグラムにコンピュータ２０および２１と全く同等の機能を実現するようなプログラムを付加すればよい。
【００８１】
このことによって、コンピュータ２０および２１を研磨プロセス制御用および成膜プロセス制御用に新規に準備せずに済むので、半導体製造システムの設置にかかるコストを削減できる。
【００８２】
また、本実施形態の半導体製造システム２００では各ブロックを、ウェハ搬送路５０を介して接続し、本実施形態の半導体装置の製造方法の各工程を、各部ロックで同時に行なえる装置構成について説明している。この構成により、スループットを落すことなく、所望の膜厚分布を有するウェハを多数得ることができる。
【００８３】
しかしながら、本発明における製造方法を行なえる装置構成であれば、ウェハ搬送の方法および各ブロックの配置等に関してはこの限りではない。また、付加機能の追加（例えば、トランスファーチャンバーを用意し、それを介して各ブロックへ搬送を行なう等）を行なってもよい。
【００８４】
【発明の効果】
本発明によれば、品質のバラツキが低減された半導体装置を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、研磨装置の概略図であり、図１（ｂ）は、研磨装置のキャリアヘッドを断面から見た拡大図である。
【図２】図２は、被研磨膜として酸化膜が形成されているウェハを、処理日を変えて同一条件で研磨したときの被研磨膜の研磨レート分布を示す図である。
【図３】図３は、半導体製造システムの構成を表す図である。
【図４】図４は、半導体装置の製造方法を示すフローチャートである。
【図５】図５（ａ）は、研磨装置１００における被研磨膜の研磨レート分布を示す図である。図５（ｂ）は、被研磨膜の研磨後の目標膜厚分布を示す図である。図５（ｃ）は、研磨装置１００における被研磨膜の研磨レート分布と、被研磨膜の研磨後の目標膜厚分布とから算出された、被研磨膜の研磨前の最適な膜厚分布を示す図である。
【図６】図６は、本発明に用いられるプラズマＣＶＤ装置を示す図である。
【図７】図７は、成膜工程において、ガス流量比と、ウェハ上に成膜される被研磨膜の膜厚分布との相関を表す図である。
【図８】図８は、成膜工程において、ガス流量比と、ウェハ上に成膜される被研磨膜の膜厚分布との相関を表す図である。
【図９】図９は、従来のＣＭＰ技術を用いたＳＴＩの平坦化技術を表す図である。
【符号の説明】
１ シリコン基板
２ シリコン酸化膜
３ シリコン窒化膜
４ 溝
５ シリコン酸化膜
６ 絶縁膜
７ レジスト
８ ＳＴＩ
１１ 成膜装置
２０、２１ コンピュータ
３０ 光学膜厚測定器
４０ 洗浄装置
５０ ウェハ搬送路
６０ ネットワークケーブル
１００ 研磨装置
１０６ ウェハカセット
１０９ 研磨定盤
１１０ 研磨パッド
１１１ ウェハ
１１２ キャリアヘッド
１１３ 研磨剤（スラリー）供給口
１１４ 研磨剤（スラリー）
１１６ リテナーリング
１１７ ウェハ保持シール
１１８ ホルダ
２００ 半導体製造システム
Claims (10)
- ウェハ上に成膜される被研磨膜の研磨レート分布と、上記被研磨膜の研磨後の目標膜厚分布とを設定する工程（ａ）と、
上記研磨レート分布と上記目標膜厚分布とから、上記被研磨膜の研磨前の膜厚分布を算出する工程（ｂ）と、
上記被研磨膜の研磨前の膜厚分布を実現するように、上記被研磨膜を成膜する工程（ｃ）と、
上記被研磨膜を研磨する工程（ｄ）と、
を含む半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
上記工程（ｄ）の前に、上記ウェハ上に成膜された上記被研磨膜の膜厚分布を測定する工程（ｅ）と、
上記工程（ｄ）の後に、上記被研磨膜の膜厚分布を測定する工程（ｆ）と、
上記工程（ｆ）の後に、上記工程（ｅ）で得られた上記被研磨膜の膜厚分布と、上記工程（ｆ）で得られた上記被研磨膜の膜厚分布とに基づいて上記研磨レート分布を更新する工程（ｇ）と、
をさらに含む、半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法において、
上記工程（ａ）から上記工程（ｇ）までを繰り返す、半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
初回の上記工程（ａ）において、テスト用ウェハを用いる、半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
上記工程（ｃ）では、プラズマＣＶＤ法によって上記被研磨膜を成膜する、半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
上記工程（ｃ）の前に、複数の工程をさらに含む、半導体装置の製造方法。 - ウェハ上に被研磨膜を成膜する成膜手段と、
上記被研磨膜を研磨する研磨手段と、
上記研磨手段における上記被研磨膜の研磨レート分布と、上記被研磨膜の研磨後の目標膜厚分布とを記憶する記憶手段と、
上記研磨手段における上記被研磨膜の研磨レート分布と、上記被研磨膜の研磨後の目標膜厚分布とから、上記被研磨膜の研磨前の膜厚分布を算出し、上記被研磨膜の研磨前の膜厚分布を実現するように、上記成膜手段を制御する上記制御手段と、
を備える半導体製造システム。 - 請求項７に記載の半導体製造システムにおいて、
上記成膜手段は、プラズマＣＶＤ装置である、半導体製造システム。 - 請求項７に記載の半導体製造システムにおいて、
上記被研磨膜の膜厚を測定する上記膜厚測定手段をさらに備え、
上記記憶手段は、上記膜厚測定手段を、上記被研磨膜の研磨前の膜厚分布および研磨後の膜厚分布を測定するように制御し、上記研磨前の膜厚分布と上記研磨後の膜厚分布とに基づいて上記被研磨膜の研磨レート分布を更新する、半導体製造システム。 - 請求項９に記載の半導体製造システムにおいて、
上記膜厚測定手段は、アライメント機能を備える、半導体製造システム。
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