JP2002134466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 被加工膜の膜厚分布に由来する特性ばらつき
を解消する。 【解決手段】 半導体装置の製造過程において、ウェハ
上に形成された被加工膜を加工する前に、予め被加工膜
の形状を変化させる処理を施して平坦化しておく。被加
工膜の形状を変化させる処理としては、枚葉式ウェット
エッチングを挙げることができる。被加工膜に対して加
工手段との相性を考慮し、相性の悪い部分を相殺させる
ように被加工膜に例えばウェットエッチングを施すこと
で、事前に被加工膜の面内分布が改善される。
を解消する。 【解決手段】 半導体装置の製造過程において、ウェハ
上に形成された被加工膜を加工する前に、予め被加工膜
の形状を変化させる処理を施して平坦化しておく。被加
工膜の形状を変化させる処理としては、枚葉式ウェット
エッチングを挙げることができる。被加工膜に対して加
工手段との相性を考慮し、相性の悪い部分を相殺させる
ように被加工膜に例えばウェットエッチングを施すこと
で、事前に被加工膜の面内分布が改善される。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、詳しくは、半導体装置製造過
程において被加工膜の形状を加工方法の特徴に合わせて
事前に最適な形状に合わせ込む技術に関するものであ
る。
方法に関するものであり、詳しくは、半導体装置製造過
程において被加工膜の形状を加工方法の特徴に合わせて
事前に最適な形状に合わせ込む技術に関するものであ
る。
【0002】
【従来の技術】近年、半導体装置の高集積化にともな
い、素子や配線の微細化、多層化が進んでいる。微細配
線のパターン形成は、薄膜形成技術とリソグラフィ技術
により行われているが、多層化に当たって、微細パター
ンを精度良く形成するためには、表面の平坦化が不可欠
である。
い、素子や配線の微細化、多層化が進んでいる。微細配
線のパターン形成は、薄膜形成技術とリソグラフィ技術
により行われているが、多層化に当たって、微細パター
ンを精度良く形成するためには、表面の平坦化が不可欠
である。
【0003】例えば、ゲート電極の微細化に対しては、
リソグラフィ技術の露光機性能に依るところも大きい
が、素子分離領域の微細化及びゲート電極との距離の縮
小化については、先端リソグラフィ技術の他にトレンチ
素子分離(Shallow Trench Isola
tion:以下、STIと称する。)技術による下地の
平坦化技術も注目を集めている。
リソグラフィ技術の露光機性能に依るところも大きい
が、素子分離領域の微細化及びゲート電極との距離の縮
小化については、先端リソグラフィ技術の他にトレンチ
素子分離(Shallow Trench Isola
tion:以下、STIと称する。)技術による下地の
平坦化技術も注目を集めている。
【0004】LSIの素子分離は、ここ10年来、熱酸
化膜によるLOCOS素子分離が用いられてきた。LO
COSは、Si3N4膜をマスクとしてSi基板自身を熱
酸化させるため、プロセスが簡潔で酸化膜の素子応力の
問題も少なく、生成される酸化膜質が良いという大きな
利点がある。そのために、技術革新の激しいLSIプロ
セスでも改良を重ねつつ使われ続けてきたわけだが、
0.25μm世代が本格化してくると、微細化の観点か
ら限界が生じ始めている。
化膜によるLOCOS素子分離が用いられてきた。LO
COSは、Si3N4膜をマスクとしてSi基板自身を熱
酸化させるため、プロセスが簡潔で酸化膜の素子応力の
問題も少なく、生成される酸化膜質が良いという大きな
利点がある。そのために、技術革新の激しいLSIプロ
セスでも改良を重ねつつ使われ続けてきたわけだが、
0.25μm世代が本格化してくると、微細化の観点か
ら限界が生じ始めている。
【0005】具体的には、熱酸化の際、横方向にも酸化
反応が広がる所謂バーズピークのため、素子分離ピッチ
はマスクのSi3N4膜の開口幅よりもバーズピークの進
入分だけ広くなってしまう。バーズピーク抑制にはSi
3N4膜直下のパッド酸化膜を削除する方法が効果的だ
が、Si3N4によるSi基板への応力が結晶欠陥を引き
起こすという問題が生じる。
反応が広がる所謂バーズピークのため、素子分離ピッチ
はマスクのSi3N4膜の開口幅よりもバーズピークの進
入分だけ広くなってしまう。バーズピーク抑制にはSi
3N4膜直下のパッド酸化膜を削除する方法が効果的だ
が、Si3N4によるSi基板への応力が結晶欠陥を引き
起こすという問題が生じる。
【0006】このように、総合的に見た場合、やはりバ
ーズピークが致命的となってLOCOSの微細化は非常
に困難と言わざるを得ない。そこで、LOCOSに代わ
る素子分離技術として本命視されているのがSTIであ
る。STIでは、溝をエッチングし絶縁物を埋め込む形
の為に、設計寸法からの変換差が少なく、微細化には原
理的には適している。また、絶縁物を埋め込んだ後は後
述するような何らかの方法で平坦化を行うため、高精度
リソグラフィに必要な平坦性に対しても有利と言える。
ーズピークが致命的となってLOCOSの微細化は非常
に困難と言わざるを得ない。そこで、LOCOSに代わ
る素子分離技術として本命視されているのがSTIであ
る。STIでは、溝をエッチングし絶縁物を埋め込む形
の為に、設計寸法からの変換差が少なく、微細化には原
理的には適している。また、絶縁物を埋め込んだ後は後
述するような何らかの方法で平坦化を行うため、高精度
リソグラフィに必要な平坦性に対しても有利と言える。
【0007】このような平坦化技術は、素子分離だけで
なく、配線層間の絶縁膜の平坦化等にも利用されてお
り、次世代の半導体装置では平坦化技術無しでは成り立
たない状況にある。
なく、配線層間の絶縁膜の平坦化等にも利用されてお
り、次世代の半導体装置では平坦化技術無しでは成り立
たない状況にある。
【0008】
【発明が解決しようとする課題】このように、次世代デ
バイスヘの適用がもはや不可欠になってきている平坦化
技術であるが、近年ではCMP(化学的機械研磨)技術
が一般的になりつつある。素子分離技術にCMP技術を
適用した一例を図10に示す。
バイスヘの適用がもはや不可欠になってきている平坦化
技術であるが、近年ではCMP(化学的機械研磨)技術
が一般的になりつつある。素子分離技術にCMP技術を
適用した一例を図10に示す。
【0009】図10は、シリコン基板101にトレンチ
を形成し、埋め込み絶縁膜104をCVD法で埋め込ん
だ状態を示したものである。この図10の状態からSi
3N4膜104をCMPストッパー層としてシリカを主成
分とした研磨材を用いて埋め込み絶縁膜104を研磨す
る。
を形成し、埋め込み絶縁膜104をCVD法で埋め込ん
だ状態を示したものである。この図10の状態からSi
3N4膜104をCMPストッパー層としてシリカを主成
分とした研磨材を用いて埋め込み絶縁膜104を研磨す
る。
【0010】この際に用いられる埋め込み絶縁膜104
は、通常、プラズマCVD法により形成されるが、プラ
ズマCVD法の特徴により、ウェハ中心部の膜厚t1 に
比べてどうしてもウェハ外周部の膜厚t2 が厚く成膜さ
れる傾向にある(図10参照)。
は、通常、プラズマCVD法により形成されるが、プラ
ズマCVD法の特徴により、ウェハ中心部の膜厚t1 に
比べてどうしてもウェハ外周部の膜厚t2 が厚く成膜さ
れる傾向にある(図10参照)。
【0011】この状態からCMP研磨を行う際に、例え
ばウェハ中心部の膜厚に基づいてCMP研磨条件を設定
すると、図11に示すように、ウェハ周辺部ではCMP
ストッパー層であるSi3N4膜104上の埋め込み絶縁
膜104が研磨されずに残存してしまうことになる。
ばウェハ中心部の膜厚に基づいてCMP研磨条件を設定
すると、図11に示すように、ウェハ周辺部ではCMP
ストッパー層であるSi3N4膜104上の埋め込み絶縁
膜104が研磨されずに残存してしまうことになる。
【0012】この状態を保持したまま、次工程におい
て、熱リン酸によるウェットエッチング、もしくは等方
性のケミカルドライエッチングによりストッパー層であ
るSi 3N4膜を除去しようとすると、ウェハ周辺部にお
いては、残存する埋め込み絶縁膜104がマスクにな
り、きれいに除去できないことになる。その結果、ウェ
ハ周辺部では所望の加工形状が得られず、半導体装置の
特性的にも不良となり歩留まり低下を引き起こす。
て、熱リン酸によるウェットエッチング、もしくは等方
性のケミカルドライエッチングによりストッパー層であ
るSi 3N4膜を除去しようとすると、ウェハ周辺部にお
いては、残存する埋め込み絶縁膜104がマスクにな
り、きれいに除去できないことになる。その結果、ウェ
ハ周辺部では所望の加工形状が得られず、半導体装置の
特性的にも不良となり歩留まり低下を引き起こす。
【0013】上記のような悪影響を嫌って、ウェハ外周
部のSi3N4膜104上の埋め込み絶縁膜104が残存
されないように研磨しようとすると、今度はウェハ中心
部のトレンチ102内の埋め込絶縁膜104が過剰に研
磨されることになり、図12に示すように、ウェハ中心
部と外周部でのトレンチ102内の埋め込み絶縁膜10
4の厚さが異なることになる。
部のSi3N4膜104上の埋め込み絶縁膜104が残存
されないように研磨しようとすると、今度はウェハ中心
部のトレンチ102内の埋め込絶縁膜104が過剰に研
磨されることになり、図12に示すように、ウェハ中心
部と外周部でのトレンチ102内の埋め込み絶縁膜10
4の厚さが異なることになる。
【0014】このとき、次工程におけるストッパー層で
あるSi3N4層103の除去には問題は生じないが、ト
レンチ102内の埋め込み絶縁膜104の膜厚がウェハ
中心部と外周部にて異なることで、素子分離特性がウェ
ハ面内で異なる結果になる。したがって、所望の半導体
装置の特性が得られず、歩留まり低下を引き起こすこと
になる。
あるSi3N4層103の除去には問題は生じないが、ト
レンチ102内の埋め込み絶縁膜104の膜厚がウェハ
中心部と外周部にて異なることで、素子分離特性がウェ
ハ面内で異なる結果になる。したがって、所望の半導体
装置の特性が得られず、歩留まり低下を引き起こすこと
になる。
【0015】このような状況から、ウェハ面内で被加工
膜の厚さに左右されず均一に加工できるCMP平坦化技
術が熱望され試行錯誤されているが、良好な結果が得ら
れていないのが現状である。
膜の厚さに左右されず均一に加工できるCMP平坦化技
術が熱望され試行錯誤されているが、良好な結果が得ら
れていないのが現状である。
【0016】本発明は、このような従来の実情に鑑みて
提案されたものであり、被加工膜の膜厚分布に由来する
特性ばらつきや、その結果問題となる性能差を解消する
ことが可能な半導体装置の製造方法を提供することを目
的とする。
提案されたものであり、被加工膜の膜厚分布に由来する
特性ばらつきや、その結果問題となる性能差を解消する
ことが可能な半導体装置の製造方法を提供することを目
的とする。
【0017】
【課題を解決するための手段】本発明者らは、前述の目
的を達成するために鋭意検討を重ねた結果、被加工膜の
加工を行う前に予め加工膜厚の面内分布を改善すること
が好適であることを見出した。
的を達成するために鋭意検討を重ねた結果、被加工膜の
加工を行う前に予め加工膜厚の面内分布を改善すること
が好適であることを見出した。
【0018】本発明は、かかる知見に基づいて完成され
たものであり、半導体装置の製造過程において、ウェハ
上に形成された被加工膜を加工する前に、予め被加工膜
の形状を変化させる処理を施して平坦化しておくことを
特徴とするものである。
たものであり、半導体装置の製造過程において、ウェハ
上に形成された被加工膜を加工する前に、予め被加工膜
の形状を変化させる処理を施して平坦化しておくことを
特徴とするものである。
【0019】本発明においては、被加工膜に対して加工
手段との相性を考慮し、相性の悪い部分を相殺させるよ
うに被加工膜に例えばウェットエッチングを施すことで
事前に被加工膜の面内分布を改善する。
手段との相性を考慮し、相性の悪い部分を相殺させるよ
うに被加工膜に例えばウェットエッチングを施すことで
事前に被加工膜の面内分布を改善する。
【0020】このように、相性の悪い部分のみウェット
エッチングにより除去するので、いわば「膜厚補正ウェ
ットエッチング技術」と言え、これによって、その後の
加工を均一に行うことができ、半導体装置の特性ばらつ
きが解消される。
エッチングにより除去するので、いわば「膜厚補正ウェ
ットエッチング技術」と言え、これによって、その後の
加工を均一に行うことができ、半導体装置の特性ばらつ
きが解消される。
【0021】
【発明の実施の形態】以下、本発明を適用した半導体装
置の製造方法について、図面を参照しながら詳細に説明
する。
置の製造方法について、図面を参照しながら詳細に説明
する。
【0022】本発明における半導体装置の製造方法にお
いては、被加工膜の膜厚プロファイルを予め把握してお
き、加工手段との相性が悪い部分、例えば膜厚の厚い部
分のみに例えばエッチャント薬液を吐出してエッチング
するというのが基本的な考えである。上記エッチングに
は、枚葉式ウェットエッチングが最適である。
いては、被加工膜の膜厚プロファイルを予め把握してお
き、加工手段との相性が悪い部分、例えば膜厚の厚い部
分のみに例えばエッチャント薬液を吐出してエッチング
するというのが基本的な考えである。上記エッチングに
は、枚葉式ウェットエッチングが最適である。
【0023】上記膜厚の厚い部分のみにエッチングを行
うには、例えばウェハ半径方向の位置情報と膜厚プロフ
ァイル情報に基づき、多数点でエッチャントを吐出す
る。
うには、例えばウェハ半径方向の位置情報と膜厚プロフ
ァイル情報に基づき、多数点でエッチャントを吐出す
る。
【0024】具体的には、図1に示すように、ウェハ1
を回転させ、薬液ノズル2を外周側から中心側に移動さ
せながらエッチャント薬液3を吐出し、ウェハ1上の被
加工膜をエッチングする。
を回転させ、薬液ノズル2を外周側から中心側に移動さ
せながらエッチャント薬液3を吐出し、ウェハ1上の被
加工膜をエッチングする。
【0025】一般に、ウェハ1上に形成される被加工膜
は、ウェハ1の外周側における厚みの方が内周側におけ
る厚みよりも厚くなる傾向にある。
は、ウェハ1の外周側における厚みの方が内周側におけ
る厚みよりも厚くなる傾向にある。
【0026】上記のようにウェハ1を回転させながら薬
液ノズル2からエッチャント薬液を吐出すると、いわゆ
るスピンコータ等と同様、薬液は遠心力により外方へと
流れる。
液ノズル2からエッチャント薬液を吐出すると、いわゆ
るスピンコータ等と同様、薬液は遠心力により外方へと
流れる。
【0027】ここで、薬液ノズル2を外周側から中心側
に移動させながら順次エッチャント薬液3を吐出する
と、外周側に行くほどエッチャント薬液3に晒される時
間が長くなる。すなわち、外周側の被加工膜ほど長時間
エッチングされ、エッチング量が増加することになる。
これにより、上記外周側と内周側の被加工膜の膜厚差が
解消される。
に移動させながら順次エッチャント薬液3を吐出する
と、外周側に行くほどエッチャント薬液3に晒される時
間が長くなる。すなわち、外周側の被加工膜ほど長時間
エッチングされ、エッチング量が増加することになる。
これにより、上記外周側と内周側の被加工膜の膜厚差が
解消される。
【0028】なお、上記ウェットエッチングに際して
は、エッチャント薬液は被加工膜を低エッチングレート
にてエッチングできる薬液種が好ましい。あまり高エッ
チングレートであると、エッチング量の制御が難しくな
り、過剰エッチング等が問題になる。
は、エッチャント薬液は被加工膜を低エッチングレート
にてエッチングできる薬液種が好ましい。あまり高エッ
チングレートであると、エッチング量の制御が難しくな
り、過剰エッチング等が問題になる。
【0029】また、ウェハ特定位置での薬液吐出は、そ
の薬液が中心方向に流れない小流量、短時間処理、且つ
ウェハ回転数に設定することが好ましい。エッチャント
薬液が内周側に流れると、上記膜厚差の解消に支障を来
す。
の薬液が中心方向に流れない小流量、短時間処理、且つ
ウェハ回転数に設定することが好ましい。エッチャント
薬液が内周側に流れると、上記膜厚差の解消に支障を来
す。
【0030】以上のように、この技術を施すことで被加
工膜の膜厚分布を予め均一に揃えておくことが可能とな
る。そして、この膜を例えばCMP等で加工することに
より前述のような問題を回避することが可能となる。
工膜の膜厚分布を予め均一に揃えておくことが可能とな
る。そして、この膜を例えばCMP等で加工することに
より前述のような問題を回避することが可能となる。
【0031】ところで、ウェハの中心方向からエッチャ
ント薬液を吐出し続けると、どうしてもエッジ方向での
被加工膜のエッチングが促進されすぎてしまう虞れがあ
る。これを回避するためには、エッチャント薬液の温度
を高温(30℃以上、好ましくは40〜60℃)にし、
ウェハ周辺にエッチャント薬液が流れる際の冷却効果に
てエッチング量を抑制することが好ましい。
ント薬液を吐出し続けると、どうしてもエッジ方向での
被加工膜のエッチングが促進されすぎてしまう虞れがあ
る。これを回避するためには、エッチャント薬液の温度
を高温(30℃以上、好ましくは40〜60℃)にし、
ウェハ周辺にエッチャント薬液が流れる際の冷却効果に
てエッチング量を抑制することが好ましい。
【0032】エッチングレートは、エッチャント薬液の
温度が高いほど大きい。図2に示すように、薬液ノズル
2から高温のエッチャント薬液3を吐出すると、吐出位
置近傍ではエッチングレートが高い。そして、外周側の
流れるのに伴ってエッチャント薬液3の温度が次第に下
がり、エッチングレートも下がっていく。これにより、
ウェハ1外周エッジにおけるエッチングレートが大きく
低下し、ウエハ1エッジでの被加工膜の過剰エッチング
が防止される。
温度が高いほど大きい。図2に示すように、薬液ノズル
2から高温のエッチャント薬液3を吐出すると、吐出位
置近傍ではエッチングレートが高い。そして、外周側の
流れるのに伴ってエッチャント薬液3の温度が次第に下
がり、エッチングレートも下がっていく。これにより、
ウェハ1外周エッジにおけるエッチングレートが大きく
低下し、ウエハ1エッジでの被加工膜の過剰エッチング
が防止される。
【0033】上記手法を採用する場合、エッチャント薬
液の冷却を促進するために、ウェハ1の周辺部の温度を
下げる機能を付与すると、より効果的である。温度を下
げる機能を付与するための機構としては、例えば、ウェ
ハ1の周辺部の裏面にのみN 2 を吐出して冷却させる等
の施策を挙げることができる。
液の冷却を促進するために、ウェハ1の周辺部の温度を
下げる機能を付与すると、より効果的である。温度を下
げる機能を付与するための機構としては、例えば、ウェ
ハ1の周辺部の裏面にのみN 2 を吐出して冷却させる等
の施策を挙げることができる。
【0034】この技法を追加することで、さらに被加工
膜の膜厚分布を予め理想的にすることが可能となる。そ
して、この膜をCMP等で加工することにより前述のよ
うな問題を回避することが可能となる。
膜の膜厚分布を予め理想的にすることが可能となる。そ
して、この膜をCMP等で加工することにより前述のよ
うな問題を回避することが可能となる。
【0035】上記高温のエッチャント薬液を応用するこ
とで、例えば、ウェハ1の内周側の被加工膜の膜厚が外
周側に比べて厚い場合にも対応可能である。
とで、例えば、ウェハ1の内周側の被加工膜の膜厚が外
周側に比べて厚い場合にも対応可能である。
【0036】先にも述べたように、高温のエッチャント
薬液を吐出した場合、薬液吐出位置近傍でのエッチング
レートが離れた位置でのエッチングレートよりも高い。
薬液を吐出した場合、薬液吐出位置近傍でのエッチング
レートが離れた位置でのエッチングレートよりも高い。
【0037】したがって、ウェハ1の内周側の被加工膜
の膜厚が外周側に比べて厚い場合に、この被加工膜の膜
厚の厚い内周位置に高温のエッチャント薬液を吐出する
と、内周側は高いエッチングレートでエッチングされ、
外周側はこれよりも低いエッチングレートでエッチング
される。その結果、内周側でのエッチング量が外周側に
比べて大となり、膜厚差が是正される。
の膜厚が外周側に比べて厚い場合に、この被加工膜の膜
厚の厚い内周位置に高温のエッチャント薬液を吐出する
と、内周側は高いエッチングレートでエッチングされ、
外周側はこれよりも低いエッチングレートでエッチング
される。その結果、内周側でのエッチング量が外周側に
比べて大となり、膜厚差が是正される。
【0038】なお、本発明は素子分離のCMP技術以外
にも、例えば配線層間の絶縁膜平坦化CMP、金属膜の
埋め込みCMP等にも適用できる。また、CMP以外の
平坦化技術であるエッチバック、ITO膜や塗布系膜等
にも応用可能である。さらには、ドライエッチングの面
内ばらつきの改善にも用いることができる。
にも、例えば配線層間の絶縁膜平坦化CMP、金属膜の
埋め込みCMP等にも適用できる。また、CMP以外の
平坦化技術であるエッチバック、ITO膜や塗布系膜等
にも応用可能である。さらには、ドライエッチングの面
内ばらつきの改善にも用いることができる。
【0039】
【実施例】以下、本発明を適用した半導体装置の製造方
法の具体的な実施例について、実験結果に基づいて説明
する。 <実施例1>本例で用いたサンプルは、図3に示す構造
のもので、シリコン基板11上に熱酸化膜12を5〜2
0nm程度及びCMPストッパー膜13となるシリコン
窒化膜を減圧CVD法で50〜250nm程度予め形成
し、その後KrFエキシマステッパーによりフォトレジ
ストをパターニングした上で深さ450nmのトレンチ
14を形成し、CVD法でシリコン酸化膜15を埋め込
み膜として堆積させたものである。
法の具体的な実施例について、実験結果に基づいて説明
する。 <実施例1>本例で用いたサンプルは、図3に示す構造
のもので、シリコン基板11上に熱酸化膜12を5〜2
0nm程度及びCMPストッパー膜13となるシリコン
窒化膜を減圧CVD法で50〜250nm程度予め形成
し、その後KrFエキシマステッパーによりフォトレジ
ストをパターニングした上で深さ450nmのトレンチ
14を形成し、CVD法でシリコン酸化膜15を埋め込
み膜として堆積させたものである。
【0040】このときのストッパー膜13上の埋め込み
酸化膜15の膜厚をウェハ半径方向に測定したものが図
4のウェットエッチング前のプロファイルになる。図か
らもわかるようにウェハ中心部の膜厚T1 と外周部の膜
厚T2 とで大きな膜厚差がある。
酸化膜15の膜厚をウェハ半径方向に測定したものが図
4のウェットエッチング前のプロファイルになる。図か
らもわかるようにウェハ中心部の膜厚T1 と外周部の膜
厚T2 とで大きな膜厚差がある。
【0041】このプロファイルに対して、外周部分の厚
さをキャンセルさせるために枚葉式ウェットエッチング
をウェハに対して施した。本実施例では、 1)被加工膜である埋め込み酸化膜15をウェットエッ
チングすることが可能な薬液として希フッ酸(DHF)
を採用し、 2)最外周部分のエッチングを抑制するために薬液温度
を高温(約50℃)にし、かつウェハ基板の裏側からN
2 を吐出し基板の冷却効果を高め、 3)中心から80mmの位置から内側に5mmステップ
で30mmまで薬液を吐出するノズルを図1に示すよう
に移動させ、 4)かつ薬液噴霧の1ステップは2〜4秒間処理とし、
吐出流量も1リットル/分以下という低流量で、 図3に示す構造のものを処理した。
さをキャンセルさせるために枚葉式ウェットエッチング
をウェハに対して施した。本実施例では、 1)被加工膜である埋め込み酸化膜15をウェットエッ
チングすることが可能な薬液として希フッ酸(DHF)
を採用し、 2)最外周部分のエッチングを抑制するために薬液温度
を高温(約50℃)にし、かつウェハ基板の裏側からN
2 を吐出し基板の冷却効果を高め、 3)中心から80mmの位置から内側に5mmステップ
で30mmまで薬液を吐出するノズルを図1に示すよう
に移動させ、 4)かつ薬液噴霧の1ステップは2〜4秒間処理とし、
吐出流量も1リットル/分以下という低流量で、 図3に示す構造のものを処理した。
【0042】この処理を行った後のストッパー膜13上
の埋め込み酸化膜15の膜厚をウェハ半径方向に測定し
たものが、図4のウェットエッチング後のプロファイル
になる。図4からもわかるように、外周部分の埋め込み
酸化膜15の厚さが低減され、中心から外周までほぼ同
じ厚さに仕上がっている(図5参照)。
の埋め込み酸化膜15の膜厚をウェハ半径方向に測定し
たものが、図4のウェットエッチング後のプロファイル
になる。図4からもわかるように、外周部分の埋め込み
酸化膜15の厚さが低減され、中心から外周までほぼ同
じ厚さに仕上がっている(図5参照)。
【0043】この状態から、ストッパー層13上にある
全ての埋め込み膜15をCMPで研磨することにより除
去する。ウェハ中心部と外周部で形状の差異が無いた
め、図6に示すように、ウェハ面内すべて同じ形状の素
子分離構造を達成することが可能になる。 <実施例2>本例で用いたサンプルは、図7に示す構造
のものである。このサンプルでは、半導体が作り込まれ
た酸化膜上21の上に、金属配線膜を形成し、さらにリ
ソグラフィ技術および反応性イオンエッチング(RI
E)技術によってこれを加工パターニングし、金属配線
22を形成する。その後、配線層間の層間絶縁膜23を
CVD法により形成する。このCVD法にプラズマ系C
VDを用いる場合、ウェハ面内の形状が中心と周辺部で
厚さが異なるように成膜されるため、図7に示すように
ウェハ面内の断面構造が異なってしまうことになる。
全ての埋め込み膜15をCMPで研磨することにより除
去する。ウェハ中心部と外周部で形状の差異が無いた
め、図6に示すように、ウェハ面内すべて同じ形状の素
子分離構造を達成することが可能になる。 <実施例2>本例で用いたサンプルは、図7に示す構造
のものである。このサンプルでは、半導体が作り込まれ
た酸化膜上21の上に、金属配線膜を形成し、さらにリ
ソグラフィ技術および反応性イオンエッチング(RI
E)技術によってこれを加工パターニングし、金属配線
22を形成する。その後、配線層間の層間絶縁膜23を
CVD法により形成する。このCVD法にプラズマ系C
VDを用いる場合、ウェハ面内の形状が中心と周辺部で
厚さが異なるように成膜されるため、図7に示すように
ウェハ面内の断面構造が異なってしまうことになる。
【0044】この形状に対して、外周部分の厚さをキャ
ンセルさせるために枚葉式ウェットエッチングをウェハ
に対して施すことになる。本実施例では、 1)被加工膜である層間絶縁膜23をウェットエッチン
グすることが可能な薬液として希フッ酸(DHF)を採
用し、 2)最外周部分のエッチングを抑制するために薬液温度
を高温(約50℃)にし、かつウェハ基板の裏側からN
2 を吐出し基板の冷却効果を高め、 3)中心から80mmの位置から内側に5mmステップ
で30mmまで薬液を吐出するノズルを移動させ、 4)かつ薬液噴霧の1ステップは2〜4秒間処理とし、
吐出流量も1リットル/分以下という低流量で、 図7に示す構造のものを処理した。
ンセルさせるために枚葉式ウェットエッチングをウェハ
に対して施すことになる。本実施例では、 1)被加工膜である層間絶縁膜23をウェットエッチン
グすることが可能な薬液として希フッ酸(DHF)を採
用し、 2)最外周部分のエッチングを抑制するために薬液温度
を高温(約50℃)にし、かつウェハ基板の裏側からN
2 を吐出し基板の冷却効果を高め、 3)中心から80mmの位置から内側に5mmステップ
で30mmまで薬液を吐出するノズルを移動させ、 4)かつ薬液噴霧の1ステップは2〜4秒間処理とし、
吐出流量も1リットル/分以下という低流量で、 図7に示す構造のものを処理した。
【0045】この処理を行った後の層間絶縁膜23の形
状は図8に示すようになり、ウェハ中心部と外周部の形
状がほぼ同一になる。図からもわかるように、外周部分
の層間絶縁膜23の厚さが低減され、中心から外周まで
ほぼ同じ厚さに仕上がっている。
状は図8に示すようになり、ウェハ中心部と外周部の形
状がほぼ同一になる。図からもわかるように、外周部分
の層間絶縁膜23の厚さが低減され、中心から外周まで
ほぼ同じ厚さに仕上がっている。
【0046】これに対して、層間絶縁膜23の平坦化を
CMPもしくはRIEによるエッチバック手法を用いて
行った結果が図9になる。図からもわかるように、ウェ
ハ中心部と外周部での形状差異が無くなり、ウェハ面内
全てにおいて同じ形状の配線層間構造を達成することが
可能になる。
CMPもしくはRIEによるエッチバック手法を用いて
行った結果が図9になる。図からもわかるように、ウェ
ハ中心部と外周部での形状差異が無くなり、ウェハ面内
全てにおいて同じ形状の配線層間構造を達成することが
可能になる。
【0047】上述の実施例では、ウエハ上に形成された
被加工膜、例えば埋め込みシリコン酸化膜等の被加工膜
に対して、加工前に予め被加工膜の形状を変化させる処
理を施して平坦化する例を開示したが、被加工膜はウエ
ハ自身でもよく、例えばウエハ中心部と外周部でウエハ
厚さが異なる場合に本発明の手法を用いて平坦化しても
よい。
被加工膜、例えば埋め込みシリコン酸化膜等の被加工膜
に対して、加工前に予め被加工膜の形状を変化させる処
理を施して平坦化する例を開示したが、被加工膜はウエ
ハ自身でもよく、例えばウエハ中心部と外周部でウエハ
厚さが異なる場合に本発明の手法を用いて平坦化しても
よい。
【0048】
【発明の効果】以上の説明からも明らかなように、本発
明においては、被加工膜の加工、例えば化学的機械研磨
(CMP)や反応性イオンドライエッチング(RIE)
を行う前に、その加工手法の特性に合わせた事前の被加
工膜の面内分布を改善するようにしているので、半導体
装置の特性ばらつき等々の性能差をキャンセルすること
が可能となり、歩留まり改善等に貢献することができ
る。
明においては、被加工膜の加工、例えば化学的機械研磨
(CMP)や反応性イオンドライエッチング(RIE)
を行う前に、その加工手法の特性に合わせた事前の被加
工膜の面内分布を改善するようにしているので、半導体
装置の特性ばらつき等々の性能差をキャンセルすること
が可能となり、歩留まり改善等に貢献することができ
る。
【図1】エッチャント薬液の吐出方法の一例を示す模式
図である。
図である。
【図2】エッチャント薬液の吐出方法の他の例を示す模
式図である。
式図である。
【図3】埋め込み酸化膜の成膜状態を示す模式図であ
る。
る。
【図4】埋め込み酸化膜の膜厚プロファイルを示す特性
図である。
図である。
【図5】ウェットエッチング後の埋め込み酸化膜の状態
を示す模式図である。
を示す模式図である。
【図6】CMP後の埋め込み酸化膜の状態を示す模式図
である。
である。
【図7】層間絶縁膜の成膜状態を示す模式図である。
【図8】ウェットエッチング後の層間絶縁膜の状態を示
す模式図である。
す模式図である。
【図9】CMP後の層間絶縁膜の状態を示す模式図であ
る。
る。
【図10】埋め込み酸化膜の成膜状態を示す模式図であ
る。
る。
【図11】ウェハ中心部に合わせてCMP研磨条件を設
定した場合のCMP後の埋め込み酸化膜の状態を示す模
式図である。
定した場合のCMP後の埋め込み酸化膜の状態を示す模
式図である。
【図12】ウェハ周辺部に合わせてCMP研磨条件を設
定した場合のCMP後の埋め込み酸化膜の状態を示す模
式図である。
定した場合のCMP後の埋め込み酸化膜の状態を示す模
式図である。
1 ウェハ、2 薬液ノズル、15 埋め込み酸化膜、
23 層間絶縁膜
23 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木下 圭 東京都文京区本郷1丁目24番1号 日本エ スイーゼット株式会社内 Fターム(参考) 5F032 AA35 AA44 AA77 DA02 DA24 DA78 5F043 AA31 BB22 DD12 DD16 EE08 EE22 EE27 FF01 FF07 GG05
Claims (10)
- 【請求項1】 半導体装置の製造過程において、ウェハ
上に形成された被加工膜を加工する前に、予め被加工膜
の形状を変化させる処理を施して平坦化しておくことを
特徴とする半導体装置の製造方法。 - 【請求項2】 上記被加工膜の形状を変化させる処理
は、ウェットエッチングであることを特徴とする請求項
1記載の半導体装置の製造方法。 - 【請求項3】 上記ウェットエッチングは、枚葉式のウ
ェットエッチングであることを特徴とする請求項2記載
の半導体装置の製造方法。 - 【請求項4】 上記被加工膜の膜厚プロファイルを予め
把握しておき、これに応じてウェットエッチングを施す
ことを特徴とする請求項2記載の半導体装置の製造方
法。 - 【請求項5】 上記被加工膜の膜厚の厚い部分にのみエ
ッチャント薬液を吐出してウェットエッチングすること
を特徴とする請求項4記載の半導体装置の製造方法。 - 【請求項6】 ウェハの半径方向における被加工膜の膜
厚プロファイル情報に基づき、ウェハを回転させながら
ウェハ半径方向の多数点でエッチャント薬液を吐出する
ことを特徴とする請求項4記載の半導体装置の製造方
法。 - 【請求項7】 エッチャント薬液の温度を高温にし、エ
ッチャント薬液が流れる際の冷却効果によりエッチング
量を制御することを特徴とする請求項4記載の半導体装
置の製造方法。 - 【請求項8】 エッチャント薬液の冷却を促進するため
に、ウェハ温度を選択的に下げることを特徴とする請求
項7記載の半導体装置の製造方法。 - 【請求項9】 ウェハの裏面にN2 もしくは冷却エアー
を吹き付け、ウェハ温度を下げることを特徴とする請求
項8記載の半導体装置の製造方法。 - 【請求項10】 上記被加工膜がシリコン酸化膜であ
り、上記ウェットエッチングのエッチャント薬液として
フッ酸を用いることを特徴とする請求項2記載の半導体
装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000326063A JP2002134466A (ja) | 2000-10-25 | 2000-10-25 | 半導体装置の製造方法 |
PCT/JP2001/009408 WO2002035594A1 (fr) | 2000-10-25 | 2001-10-25 | Procede permettant de produire un dispositif semi-conducteur |
US10/168,444 US7541293B2 (en) | 2000-10-25 | 2001-10-25 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000326063A JP2002134466A (ja) | 2000-10-25 | 2000-10-25 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
---|---|
JP2002134466A true JP2002134466A (ja) | 2002-05-10 |
Family
ID=18803320
Family Applications (1)
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---|---|---|---|
JP2000326063A Pending JP2002134466A (ja) | 2000-10-25 | 2000-10-25 | 半導体装置の製造方法 |
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Country | Link |
---|---|
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JP (1) | JP2002134466A (ja) |
WO (1) | WO2002035594A1 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005536043A (ja) * | 2002-08-12 | 2005-11-24 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | 薄層を形成する方法、犠牲酸化によって厚みを補正するステップを含む方法、及び関連する機械 |
WO2007083656A1 (ja) * | 2006-01-20 | 2007-07-26 | Sumco Corporation | ウェーハの表面平滑方法およびその装置 |
US7294569B2 (en) | 2003-06-16 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device fabrication method and semiconductor device fabrication system for minimizing film-thickness variations |
US7439190B2 (en) | 2006-01-16 | 2008-10-21 | Renesas Technology Corp. | Fabrication method of semiconductor device |
JP2016063193A (ja) * | 2014-09-22 | 2016-04-25 | 東京エレクトロン株式会社 | 基板処理装置および基板処理方法 |
JP2019153803A (ja) * | 2013-02-28 | 2019-09-12 | ビーコ プリジション サーフェイス プロセシング エルエルシー | ウェットエッチングプロセスを実行するためのシステムおよび方法 |
JP2021061274A (ja) * | 2019-10-03 | 2021-04-15 | 株式会社プレテック | 基板処理ノズル |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102012205616B4 (de) * | 2012-04-04 | 2016-07-14 | Siltronic Ag | Vorrichtung zum Abscheiden einer Schicht auf einer Halbleiterscheibe mittels Gasphasenabscheidung |
US20150214114A1 (en) * | 2014-01-28 | 2015-07-30 | United Microelectronics Corp. | Manufacturing method of semiconductor structure |
US20210077958A1 (en) * | 2019-09-12 | 2021-03-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | System for storing chemical liquid and method for adjusting gas concentration in chemical liquid |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000068371A (ja) * | 1998-08-26 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2000195839A (ja) * | 1998-12-29 | 2000-07-14 | Samsung Electronics Co Ltd | 半導体素子製造用ウェ―ハ処理装置 |
JP2000199084A (ja) * | 1998-10-07 | 2000-07-18 | Toshiba Corp | 基板処理装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0750234A (ja) | 1993-08-04 | 1995-02-21 | Komatsu Electron Metals Co Ltd | 半導体ウェーハ製造装置および製造方法 |
US6342434B1 (en) * | 1995-12-04 | 2002-01-29 | Hitachi, Ltd. | Methods of processing semiconductor wafer, and producing IC card, and carrier |
JPH09232279A (ja) * | 1996-02-26 | 1997-09-05 | Shin Etsu Handotai Co Ltd | エッチングによりウエーハを平坦化する方法およびウェーハ平坦化装置 |
TW346649B (en) * | 1996-09-24 | 1998-12-01 | Tokyo Electron Co Ltd | Method for wet etching a film |
US5997653A (en) * | 1996-10-07 | 1999-12-07 | Tokyo Electron Limited | Method for washing and drying substrates |
JPH11111683A (ja) * | 1997-09-30 | 1999-04-23 | Sony Corp | 半導体装置の製造方法 |
US6232228B1 (en) * | 1998-06-25 | 2001-05-15 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method |
US6140233A (en) * | 1998-06-25 | 2000-10-31 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor devices, etching compositions for manufacturing semiconductor devices, and semiconductor devices thereby |
JP3447602B2 (ja) * | 1999-02-05 | 2003-09-16 | シャープ株式会社 | 半導体装置の製造方法 |
US6322626B1 (en) * | 1999-06-08 | 2001-11-27 | Micron Technology, Inc. | Apparatus for controlling a temperature of a microelectronics substrate |
US20010054706A1 (en) * | 1999-07-19 | 2001-12-27 | Joseph A. Levert | Compositions and processes for spin etch planarization |
US6333275B1 (en) * | 1999-10-01 | 2001-12-25 | Novellus Systems, Inc. | Etchant mixing system for edge bevel removal of copper from silicon wafers |
JP3614335B2 (ja) * | 1999-12-28 | 2005-01-26 | 三星エスディアイ株式会社 | 有機el表示装置ならびにその製造方法 |
US20020063169A1 (en) * | 2000-06-26 | 2002-05-30 | Applied Materials, Inc. | Wafer spray configurations for a single wafer processing apparatus |
-
2000
- 2000-10-25 JP JP2000326063A patent/JP2002134466A/ja active Pending
-
2001
- 2001-10-25 WO PCT/JP2001/009408 patent/WO2002035594A1/ja active Application Filing
- 2001-10-25 US US10/168,444 patent/US7541293B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000068371A (ja) * | 1998-08-26 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2000199084A (ja) * | 1998-10-07 | 2000-07-18 | Toshiba Corp | 基板処理装置 |
JP2000195839A (ja) * | 1998-12-29 | 2000-07-14 | Samsung Electronics Co Ltd | 半導体素子製造用ウェ―ハ処理装置 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005536043A (ja) * | 2002-08-12 | 2005-11-24 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | 薄層を形成する方法、犠牲酸化によって厚みを補正するステップを含む方法、及び関連する機械 |
JP4684650B2 (ja) * | 2002-08-12 | 2011-05-18 | エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ | 薄層を形成する方法、犠牲酸化によって厚みを補正するステップを含む方法、及び関連する機械 |
US7294569B2 (en) | 2003-06-16 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device fabrication method and semiconductor device fabrication system for minimizing film-thickness variations |
US7439190B2 (en) | 2006-01-16 | 2008-10-21 | Renesas Technology Corp. | Fabrication method of semiconductor device |
US7803716B2 (en) | 2006-01-16 | 2010-09-28 | Renesas Electronics Corporation | Fabrication method of semiconductor device |
WO2007083656A1 (ja) * | 2006-01-20 | 2007-07-26 | Sumco Corporation | ウェーハの表面平滑方法およびその装置 |
US7955982B2 (en) | 2006-01-20 | 2011-06-07 | Sumco Corporation | Method for smoothing wafer surface and apparatus used therefor |
JP2019153803A (ja) * | 2013-02-28 | 2019-09-12 | ビーコ プリジション サーフェイス プロセシング エルエルシー | ウェットエッチングプロセスを実行するためのシステムおよび方法 |
JP2016063193A (ja) * | 2014-09-22 | 2016-04-25 | 東京エレクトロン株式会社 | 基板処理装置および基板処理方法 |
JP2021061274A (ja) * | 2019-10-03 | 2021-04-15 | 株式会社プレテック | 基板処理ノズル |
Also Published As
Publication number | Publication date |
---|---|
US7541293B2 (en) | 2009-06-02 |
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