JP4237866B2 - 半導体製品の歩留り予測方法およびその装置 - Google Patents
半導体製品の歩留り予測方法およびその装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体製品の歩留り予測方法およびその装置に係わり、特に、半導体製品の製造歩留りを向上させるための歩留り予測方法およびその装置に関する。
【０００２】
【従来の技術】
従来、半導体製品における歩留りの予測方法として、特開平９−７４０５６号公報のものが知られているが、この方法によれば、半導体製造装置内で発生する異物によって、半導体チップ上の配線等のパターン要素同士が短絡する数をシミュレーションし、半導体製品の歩留り予測を行っている。この方法では製品製造前に製品単位での歩留り予測が可能であり、採算性の検討や、異物除去の管理等を重点的に行うべき半導体製造装置を特定するのに有効である。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記の歩留り予測方法は、実際の製造工程中に発生している種々の複数の不良を対象とするものでなく、また、不良対策によって歩留りがどの程度向上するものかを予測することは意図されていない。通常、半導体デバイスの製造工程数は多く、発生する不良の種類も多い。それらの不良対策は、製造工程数が多く、一度に全ての不良対策を実施することはできないため、優先順位をつけて不良対策を行う必要がある。この優先順位を判断するためにも、採用された不良対策による歩留りがどの程度向上するものであるかを予測し、定量的な判断材料を提供する必要がある。
【０００４】
本発明の目的は、歩留りをより早期に向上させる不良対策の優先順位付けを可能にした半導体製品の歩留り予測方法を提供することにある。また、本発明の他の目的は、前記歩留り予測手法を用いた半導体製品の歩留り予測装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、上記の課題を解決するために、次のような手段を採用した。
【０００６】
半導体製品の歩留り予測方法において、半導体チップ上に存在する不良を検査する工程と、検出された不良に基づいて不良原因を特定する工程と、前記不良原因のうち所定の不良原因が除去されたことが仮想された半導体チップ情報に基づいて歩留りを算出する工程とからなることを特徴とする。
【０００７】
また、半導体製品の歩留り予測方法において、半導体チップ上に存在する不良を検査する工程と、検出された不良を所定の不良モードに分類し、分類された不良モードから不良原因を特定する工程と、前記不良原因のうち所定の不良原因が除去されたことが仮想された半導体チップ情報を生成する工程と、前記仮想された半導体チップ情報に基づいて歩留りを算出する工程と、前記算出された予測歩留りを表示する工程と、前記表示された予測歩留りを参照して除去すべき不良原因を選択する工程とからなることを特徴とする。
【０００８】
また、請求項１ないしは請求項２のいずれか１つの請求項に記載の半導体製品の歩留り予測方法において、前記歩留りを算出する工程は、前記仮想された半導体チップ情報とともに、半導体製品の良品化への救済処置情報とに基づいて歩留りを算出することを特徴とする。
【０００９】
また、半導体製品の歩留り予測装置において、半導体チップ上に存在する不良を検査する検査手段と、検出された不良に基づいて特定された不良原因のうち、所定の不良原因が除去されたことが仮想された半導体チップ情報に基づいて歩留りを予測する歩留り算出手段とからなることを特徴とする。
【００１０】
また、請求項４に記載の半導体製品の歩留り予測装置において、前記歩留り算出手段は、検出された不良を所定の不良モードに分類する不良モード分類手段と、分類された不良モードから不良原因を特定する不良原因判定手段と、前記特定された不良原因のうち所定の不良原因を除去して仮想される半導体チップ情報を生成する仮想半導体チップ情報生成手段と、前記仮想された半導体チップ情報に基づいて歩留りを予測する算出手段と、前記予測された歩留りを表示する表示手段と、からなることを特徴とする。
【００１１】
また、請求項５に記載の半導体製品の歩留り予測装置において、前記算出手段は、前記仮想された半導体チップ情報および半導体製品の良品化への救済処置情報とに基づいて歩留りを算出することを特徴とする。
【００１２】
【発明の属する技術分野】
本発明は、半導体製品の歩留り予測方法およびその装置に係わり、特に、半導体製品の製造歩留りを向上させるための歩留り予測方法およびその装置に関する。
【００１３】
【発明の実施の形態】
以下に、本発明の一実施形態を図面を用いて説明する。
【００１４】
図１は、本実施形態に係る半導体製品の製造装置および歩留り予測装置の概要を示す図である。
【００１５】
同図において、１０１は半導体製品の製造装置、１０２は製造装置１０１によって製造された半導体チップの電気特性を検査する電気特性検査装置、１０３は電気特性検査装置から送られてきたデータに基づいて、半導体製品の歩留りを予測する予測歩留り算出装置、１０４は予測歩留り算出部、１０５は予測歩留り算出部１０５で予測された歩留りをディスプレイ等に表示またはプリンタ等に出力する予測歩留り表示・出力部である。
【００１６】
同図に示すように、半導体製品は複数の製造装置１０１を経て、製造工程の最後において電気特性検査装置１０２によって電気特性が検査される。電気特性検査では、半導体ウェーハ上に出現する不良ビットが検出され、不良ビットの分布が明らかにされる。この検査から得られたデータはネットワーク等を介して、予測歩留り算出装置１０３に送出され、蓄積ないしは表示される。蓄積されたデータは予測歩留り算出部１０４において、半導体ウェーハ上の複数の種々の不良ビットから複数の不良原因を特定し、特定された不良原因の中から所定の不良原因が取り除かれ対策されたと仮想された仮想ウェーハについて予測歩留りが算出される。算出された予測歩留りは予測歩留り表示・出力部１０５に表示・出力される。
【００１７】
図２は、図１に示す予測歩留り算出部１０４の詳細な構成を示す図である。
【００１８】
同図において、予測歩留り算出部１０４は、電気特性検査装置１０２から送られた不良ビット分布を、不良パターン管理部２０２に登録されている不良モードに従って分類して不良モードの出現数および出現場所を算出すると共に、分類された不良モードの組み合わせから不良原因を特定する不良パターン認識部２０１と、各種の不良モードおよび不良モードの組み合わせから特定される複数種類の不良原因が登録されている不良パターン管理部２０２と、提示された不良原因の中から所定の不良原因を選択して対策処理し、特定の不良原因が取り除かれた時に仮想される仮想不良パターンを生成する仮想不良パターン生成部２０３と、仮想された仮想不良パターンに基づいて歩留りを予測する歩留り予測部２０４とから構成され、さらに予測歩留り表示・出力部１０５は表示部２０５および出力部２０６から構成されている。
【００１９】
図３は、図２に示す不良パターン管理部２０２に登録され、不良パターン認識部２０１に入力された不良パターンを分類する不良モードの一覧表を示す図である。
【００２０】
同図に示すように、不良モード３０１は半導体製品の構造から予想される不良ビットの出現パターンが種類分けされており、あらかじめ複数の不良モードとして定義され、それぞれに名称３０２を有する。例えば、十字型に不良ビット３０３が出現するものや、孤立した不良ビット３０４が出現するもの等が分類されている。
【００２１】
図４は、同じく、不良パターン管理部２０２に登録され、不良パターン認識部２０１において、分類分けされた不良モードの組み合わせから不良原因を特定するための不良原因の一覧表を示す図である。
【００２２】
同図に示すように、不良原因は、その不良原因を特徴付ける不良モードの１種類ないし２種類以上の組み合わせによって定義されており、不良原因名称４０１が図３に示す不良モード名称３０２の組み合わせ４０２によって表わされる。この不良原因には、製品毎にその出現が予想される不良モードに応じて登録されており、具体的な不良原因としては、製造装置１０１における電源部の不良、アンプ部の不良、電荷容量不良等がある。これらの不良原因はそれぞれ半導体製品の種類、製品の種類によって不良ビットの出現パターンが異なる。
【００２３】
図５は予測歩留り算出部１０４の各処理過程における半導体ウェーハの１チップ上の不良ビット分布の模式図である。
【００２４】
図５（ａ）は電気特性検査装置１０２で検出され不良パターン認識部２０１に入力されたフェイルビット発生分布５０１を示す図であり、図５（ｂ）は不良パターン認識部２０１に登録されている不良モードによって分類され不良原因が特定されたフェイルビット分布５０２を示す図であり、図５（ｃ）は不良対策処理が施されたと仮想されたフェイルビット分布５０３を示す図で、これは解析スタッフによって指定された不良原因にあたる不良モードをすべてフェイルビット分布５０２から取り除いたものである。
【００２５】
図６は予測歩留り算出部１０４の各処理過程における各種の判定結果を示す図である。
【００２６】
図６（ａ）は不良パターン認識部２０１において、電気特性検査装置１０２から入力された不良パターンについて各不良モード毎に分類し集計した表であり、図６（ｂ）は不良パターン認識部２０１において、分類された不良モードの組み合わせから判定された不良原因の出現数を集計した表であり、図６（ｃ）は歩留り予測部２０５において、各種の不良原因に対して各種の対策が施された時に予測される予測歩留りを算出した表である。
【００２７】
次に、予測歩留り算出部１０４における処理について図２から図６を用いて説明する。
【００２８】
はじめに、電気検査装置１０２から入力され不良パターン認識部２０１に入力された図５（ａ）に示すような不良パターンは、不良パターン管理部２０２に格納されている図３に示す不良モードに従って分類分けされる。次いで、図４に示す不良原因表に従って、分類分けされた不良モードの組み合わせから図５（ｂ）に示すように複数の不良原因が特定される。
【００２９】
次に、仮想不良パターン生成部２０３において、不良解析スタッフによって、提示された複数種類の不良原因のうち、いずれの不良原因を除去した場合に、早期に歩留りの向上が期待されるか等を考慮して、除去すべき不良原因を選定し、選定された不良原因が解決し対策されたものと仮想された図５（ｃ）に示すような仮想不良パターンを生成する。
【００３０】
ここで、不良対策は、図６（ｂ）で示されるＡ不良、Ｂ不良単独での対策、あるいはＡ不良とＢ不良同時に対策等、複数の不良原因の組み合わせでも構わない。また、選択すべき不良原因の選択方法をあらかじめ数種登録しておくことにより、ユーザが不良原因をウェーハ毎に選択する必要がなく、表の作成が可能となる。
【００３１】
次いで、歩留り予測部２０４では、生成された仮想不良パターンについて歩留りを予測する。歩留り予測の結果、ウェーハ上の各チップ上にまったく不良ビットがなければ、良品、１箇所でも不良ビットが残ってしまった場合は不良品と判定し、ウェーハ全体での歩留りを計算する。予測された歩留りは表示部２０５に表示し、または出力部２０６にプリントアウトして予測歩留りを比較する。比較することによりより歩留り向上に寄与する対策を選択することができる。
【００３２】
上記のごとく、本実施形態によれば、不良原因を取り除く対策処理の種類を任意に変更することにより、各不良対策毎の歩留り向上度を算出することができる。また、算出された予測歩留りを参照することにより、不良原因対策の優先順位付けが容易となり、歩留り向上効果の高いものから対策を実行し、半導体製品の歩留りを早期に向上させることができる。
【００３３】
また、不良ビットの不良モードの設定は、製品ごと、品種ごとに行うことにより、新製品など新しい構造の半導体デバイスにも対応が可能である。
【００３４】
また、半導体製品においては、製造工程が終了し回路パターンが完成した状態で、各素子が不良と判断されても冗長回路へ切り替えることにより良品化することが可能な場合がある。従って、歩留り予測部においてこのような救済処置を対策に含めることにより、半導体製品の歩留り予測をより正確にすることが可能になる。
【００３５】
【発明の効果】
上記のごとく、本発明によれば、不良原因を取り除く対策処理の種類を変更することにより、各不良対策毎の歩留り向上度を定量的に算出することができる。また、算出された予測歩留りを参照することにより、不良原因対策の優先順位付けが容易となり、歩留り向上効果の高いものから対策を実行し、半導体製品の歩留りの早期向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体製品の製造装置および歩留まり予測装置の概要を示す図である。
【図２】図１に示す予測歩留り算出部１０４の詳細な構成を示す図である。
【図３】図２に示す不良パターン管理部２０２に登録される、不良パターン認識部２０１に入力された不良パターンを分類する不良モードの一覧表を示す図である。
【図４】図２に示す不良パターン管理部２０２に登録される、不良パターン認識部２０１において分類分けされた不良モードの組み合わせから不良原因を特定するための不良原因の一覧表を示す図である。
【図５】図１に示す予測歩留り算出部１０４における各処理過程における半導体ウェーハ上の１チップの不良ビット分布の模式図である。
【図６】図１に示す予測歩留り算出部１０４における各処理過程における各種の判定結果を示す図である。
【符号の説明】
１０１ 製造装置
１０２ 電気特性検査装置
１０３ 予測歩留り算出装置
１０４ 予測歩留り算出部
１０５ 予測歩留り表示・出力部
２０１ 不良パターン認識部
２０２ 不良パターン管理部
２０３ 仮想不良パターン生成部
２０４ 歩留り予測部
２０５ 予測歩留り表示部
２０６ 予測歩留り出力部
【発明の属する技術分野】
本発明は、半導体製品の歩留り予測方法およびその装置に係わり、特に、半導体製品の製造歩留りを向上させるための歩留り予測方法およびその装置に関する。
【０００２】
【従来の技術】
従来、半導体製品における歩留りの予測方法として、特開平９−７４０５６号公報のものが知られているが、この方法によれば、半導体製造装置内で発生する異物によって、半導体チップ上の配線等のパターン要素同士が短絡する数をシミュレーションし、半導体製品の歩留り予測を行っている。この方法では製品製造前に製品単位での歩留り予測が可能であり、採算性の検討や、異物除去の管理等を重点的に行うべき半導体製造装置を特定するのに有効である。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記の歩留り予測方法は、実際の製造工程中に発生している種々の複数の不良を対象とするものでなく、また、不良対策によって歩留りがどの程度向上するものかを予測することは意図されていない。通常、半導体デバイスの製造工程数は多く、発生する不良の種類も多い。それらの不良対策は、製造工程数が多く、一度に全ての不良対策を実施することはできないため、優先順位をつけて不良対策を行う必要がある。この優先順位を判断するためにも、採用された不良対策による歩留りがどの程度向上するものであるかを予測し、定量的な判断材料を提供する必要がある。
【０００４】
本発明の目的は、歩留りをより早期に向上させる不良対策の優先順位付けを可能にした半導体製品の歩留り予測方法を提供することにある。また、本発明の他の目的は、前記歩留り予測手法を用いた半導体製品の歩留り予測装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、上記の課題を解決するために、次のような手段を採用した。
【０００６】
半導体製品の歩留り予測方法において、半導体チップ上に存在する不良を検査する工程と、検出された不良に基づいて不良原因を特定する工程と、前記不良原因のうち所定の不良原因が除去されたことが仮想された半導体チップ情報に基づいて歩留りを算出する工程とからなることを特徴とする。
【０００７】
また、半導体製品の歩留り予測方法において、半導体チップ上に存在する不良を検査する工程と、検出された不良を所定の不良モードに分類し、分類された不良モードから不良原因を特定する工程と、前記不良原因のうち所定の不良原因が除去されたことが仮想された半導体チップ情報を生成する工程と、前記仮想された半導体チップ情報に基づいて歩留りを算出する工程と、前記算出された予測歩留りを表示する工程と、前記表示された予測歩留りを参照して除去すべき不良原因を選択する工程とからなることを特徴とする。
【０００８】
また、請求項１ないしは請求項２のいずれか１つの請求項に記載の半導体製品の歩留り予測方法において、前記歩留りを算出する工程は、前記仮想された半導体チップ情報とともに、半導体製品の良品化への救済処置情報とに基づいて歩留りを算出することを特徴とする。
【０００９】
また、半導体製品の歩留り予測装置において、半導体チップ上に存在する不良を検査する検査手段と、検出された不良に基づいて特定された不良原因のうち、所定の不良原因が除去されたことが仮想された半導体チップ情報に基づいて歩留りを予測する歩留り算出手段とからなることを特徴とする。
【００１０】
また、請求項４に記載の半導体製品の歩留り予測装置において、前記歩留り算出手段は、検出された不良を所定の不良モードに分類する不良モード分類手段と、分類された不良モードから不良原因を特定する不良原因判定手段と、前記特定された不良原因のうち所定の不良原因を除去して仮想される半導体チップ情報を生成する仮想半導体チップ情報生成手段と、前記仮想された半導体チップ情報に基づいて歩留りを予測する算出手段と、前記予測された歩留りを表示する表示手段と、からなることを特徴とする。
【００１１】
また、請求項５に記載の半導体製品の歩留り予測装置において、前記算出手段は、前記仮想された半導体チップ情報および半導体製品の良品化への救済処置情報とに基づいて歩留りを算出することを特徴とする。
【００１２】
【発明の属する技術分野】
本発明は、半導体製品の歩留り予測方法およびその装置に係わり、特に、半導体製品の製造歩留りを向上させるための歩留り予測方法およびその装置に関する。
【００１３】
【発明の実施の形態】
以下に、本発明の一実施形態を図面を用いて説明する。
【００１４】
図１は、本実施形態に係る半導体製品の製造装置および歩留り予測装置の概要を示す図である。
【００１５】
同図において、１０１は半導体製品の製造装置、１０２は製造装置１０１によって製造された半導体チップの電気特性を検査する電気特性検査装置、１０３は電気特性検査装置から送られてきたデータに基づいて、半導体製品の歩留りを予測する予測歩留り算出装置、１０４は予測歩留り算出部、１０５は予測歩留り算出部１０５で予測された歩留りをディスプレイ等に表示またはプリンタ等に出力する予測歩留り表示・出力部である。
【００１６】
同図に示すように、半導体製品は複数の製造装置１０１を経て、製造工程の最後において電気特性検査装置１０２によって電気特性が検査される。電気特性検査では、半導体ウェーハ上に出現する不良ビットが検出され、不良ビットの分布が明らかにされる。この検査から得られたデータはネットワーク等を介して、予測歩留り算出装置１０３に送出され、蓄積ないしは表示される。蓄積されたデータは予測歩留り算出部１０４において、半導体ウェーハ上の複数の種々の不良ビットから複数の不良原因を特定し、特定された不良原因の中から所定の不良原因が取り除かれ対策されたと仮想された仮想ウェーハについて予測歩留りが算出される。算出された予測歩留りは予測歩留り表示・出力部１０５に表示・出力される。
【００１７】
図２は、図１に示す予測歩留り算出部１０４の詳細な構成を示す図である。
【００１８】
同図において、予測歩留り算出部１０４は、電気特性検査装置１０２から送られた不良ビット分布を、不良パターン管理部２０２に登録されている不良モードに従って分類して不良モードの出現数および出現場所を算出すると共に、分類された不良モードの組み合わせから不良原因を特定する不良パターン認識部２０１と、各種の不良モードおよび不良モードの組み合わせから特定される複数種類の不良原因が登録されている不良パターン管理部２０２と、提示された不良原因の中から所定の不良原因を選択して対策処理し、特定の不良原因が取り除かれた時に仮想される仮想不良パターンを生成する仮想不良パターン生成部２０３と、仮想された仮想不良パターンに基づいて歩留りを予測する歩留り予測部２０４とから構成され、さらに予測歩留り表示・出力部１０５は表示部２０５および出力部２０６から構成されている。
【００１９】
図３は、図２に示す不良パターン管理部２０２に登録され、不良パターン認識部２０１に入力された不良パターンを分類する不良モードの一覧表を示す図である。
【００２０】
同図に示すように、不良モード３０１は半導体製品の構造から予想される不良ビットの出現パターンが種類分けされており、あらかじめ複数の不良モードとして定義され、それぞれに名称３０２を有する。例えば、十字型に不良ビット３０３が出現するものや、孤立した不良ビット３０４が出現するもの等が分類されている。
【００２１】
図４は、同じく、不良パターン管理部２０２に登録され、不良パターン認識部２０１において、分類分けされた不良モードの組み合わせから不良原因を特定するための不良原因の一覧表を示す図である。
【００２２】
同図に示すように、不良原因は、その不良原因を特徴付ける不良モードの１種類ないし２種類以上の組み合わせによって定義されており、不良原因名称４０１が図３に示す不良モード名称３０２の組み合わせ４０２によって表わされる。この不良原因には、製品毎にその出現が予想される不良モードに応じて登録されており、具体的な不良原因としては、製造装置１０１における電源部の不良、アンプ部の不良、電荷容量不良等がある。これらの不良原因はそれぞれ半導体製品の種類、製品の種類によって不良ビットの出現パターンが異なる。
【００２３】
図５は予測歩留り算出部１０４の各処理過程における半導体ウェーハの１チップ上の不良ビット分布の模式図である。
【００２４】
図５（ａ）は電気特性検査装置１０２で検出され不良パターン認識部２０１に入力されたフェイルビット発生分布５０１を示す図であり、図５（ｂ）は不良パターン認識部２０１に登録されている不良モードによって分類され不良原因が特定されたフェイルビット分布５０２を示す図であり、図５（ｃ）は不良対策処理が施されたと仮想されたフェイルビット分布５０３を示す図で、これは解析スタッフによって指定された不良原因にあたる不良モードをすべてフェイルビット分布５０２から取り除いたものである。
【００２５】
図６は予測歩留り算出部１０４の各処理過程における各種の判定結果を示す図である。
【００２６】
図６（ａ）は不良パターン認識部２０１において、電気特性検査装置１０２から入力された不良パターンについて各不良モード毎に分類し集計した表であり、図６（ｂ）は不良パターン認識部２０１において、分類された不良モードの組み合わせから判定された不良原因の出現数を集計した表であり、図６（ｃ）は歩留り予測部２０５において、各種の不良原因に対して各種の対策が施された時に予測される予測歩留りを算出した表である。
【００２７】
次に、予測歩留り算出部１０４における処理について図２から図６を用いて説明する。
【００２８】
はじめに、電気検査装置１０２から入力され不良パターン認識部２０１に入力された図５（ａ）に示すような不良パターンは、不良パターン管理部２０２に格納されている図３に示す不良モードに従って分類分けされる。次いで、図４に示す不良原因表に従って、分類分けされた不良モードの組み合わせから図５（ｂ）に示すように複数の不良原因が特定される。
【００２９】
次に、仮想不良パターン生成部２０３において、不良解析スタッフによって、提示された複数種類の不良原因のうち、いずれの不良原因を除去した場合に、早期に歩留りの向上が期待されるか等を考慮して、除去すべき不良原因を選定し、選定された不良原因が解決し対策されたものと仮想された図５（ｃ）に示すような仮想不良パターンを生成する。
【００３０】
ここで、不良対策は、図６（ｂ）で示されるＡ不良、Ｂ不良単独での対策、あるいはＡ不良とＢ不良同時に対策等、複数の不良原因の組み合わせでも構わない。また、選択すべき不良原因の選択方法をあらかじめ数種登録しておくことにより、ユーザが不良原因をウェーハ毎に選択する必要がなく、表の作成が可能となる。
【００３１】
次いで、歩留り予測部２０４では、生成された仮想不良パターンについて歩留りを予測する。歩留り予測の結果、ウェーハ上の各チップ上にまったく不良ビットがなければ、良品、１箇所でも不良ビットが残ってしまった場合は不良品と判定し、ウェーハ全体での歩留りを計算する。予測された歩留りは表示部２０５に表示し、または出力部２０６にプリントアウトして予測歩留りを比較する。比較することによりより歩留り向上に寄与する対策を選択することができる。
【００３２】
上記のごとく、本実施形態によれば、不良原因を取り除く対策処理の種類を任意に変更することにより、各不良対策毎の歩留り向上度を算出することができる。また、算出された予測歩留りを参照することにより、不良原因対策の優先順位付けが容易となり、歩留り向上効果の高いものから対策を実行し、半導体製品の歩留りを早期に向上させることができる。
【００３３】
また、不良ビットの不良モードの設定は、製品ごと、品種ごとに行うことにより、新製品など新しい構造の半導体デバイスにも対応が可能である。
【００３４】
また、半導体製品においては、製造工程が終了し回路パターンが完成した状態で、各素子が不良と判断されても冗長回路へ切り替えることにより良品化することが可能な場合がある。従って、歩留り予測部においてこのような救済処置を対策に含めることにより、半導体製品の歩留り予測をより正確にすることが可能になる。
【００３５】
【発明の効果】
上記のごとく、本発明によれば、不良原因を取り除く対策処理の種類を変更することにより、各不良対策毎の歩留り向上度を定量的に算出することができる。また、算出された予測歩留りを参照することにより、不良原因対策の優先順位付けが容易となり、歩留り向上効果の高いものから対策を実行し、半導体製品の歩留りの早期向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体製品の製造装置および歩留まり予測装置の概要を示す図である。
【図２】図１に示す予測歩留り算出部１０４の詳細な構成を示す図である。
【図３】図２に示す不良パターン管理部２０２に登録される、不良パターン認識部２０１に入力された不良パターンを分類する不良モードの一覧表を示す図である。
【図４】図２に示す不良パターン管理部２０２に登録される、不良パターン認識部２０１において分類分けされた不良モードの組み合わせから不良原因を特定するための不良原因の一覧表を示す図である。
【図５】図１に示す予測歩留り算出部１０４における各処理過程における半導体ウェーハ上の１チップの不良ビット分布の模式図である。
【図６】図１に示す予測歩留り算出部１０４における各処理過程における各種の判定結果を示す図である。
【符号の説明】
１０１ 製造装置
１０２ 電気特性検査装置
１０３ 予測歩留り算出装置
１０４ 予測歩留り算出部
１０５ 予測歩留り表示・出力部
２０１ 不良パターン認識部
２０２ 不良パターン管理部
２０３ 仮想不良パターン生成部
２０４ 歩留り予測部
２０５ 予測歩留り表示部
２０６ 予測歩留り出力部
Claims (6)
- 半導体チップ上に存在する不良を検査する工程と、検出された不良に基づいて不良原因を特定する工程と、前記不良原因のうち所定の不良原因が除去されたことが仮想された半導体チップ情報に基づいて歩留りを算出する工程とからなることを特徴とする半導体製品の歩留り予測方法。
- 半導体チップ上に存在する不良を検査する工程と、検出された不良を所定の不良モードに分類し、分類された不良モードから不良原因を特定する工程と、前記不良原因のうち所定の不良原因が除去されたことが仮想された半導体チップ情報を生成する工程と、前記仮想された半導体チップ情報に基づいて歩留りを算出する工程と、前記算出された予測歩留りを表示する工程と、前記表示された予測歩留りを参照して除去すべき不良原因を選択する工程とからなることを特徴とする半導体製品の歩留り予測方法。
- 請求項１ないしは請求項２のいずれか１つの請求項において、前記歩留りを算出する工程は、前記仮想された半導体チップ情報とともに、半導体製品の良品化への救済処置情報とに基づいて歩留りを算出することを特徴とする半導体製品の歩留り算出方法。
- 半導体チップ上に存在する不良を検査する検査手段と、検出された不良に基づいて特定された不良原因のうち、所定の不良原因が除去されたことが仮想された半導体チップ情報に基づいて歩留りを予測する歩留り算出手段とからなることを特徴とする半導体製品の歩留り予測装置。
- 請求項４において、前記歩留り算出手段は、検出された不良を所定の不良モードに分類する不良モード分類手段と、分類された不良モードから不良原因を特定する不良原因判定手段と、前記特定された不良原因のうち所定の不良原因を除去して仮想される半導体チップ情報を生成する仮想半導体チップ情報生成手段と、前記仮想された半導体チップ情報に基づいて歩留りを予測する算出手段と、前記予測された歩留りを表示する表示手段と、からなることを特徴とする半導体製品の歩留り予測装置。
- 請求項５において、前記算出手段は、前記仮想された半導体チップ情報および半導体製品の良品化への救済処置情報とに基づいて歩留りを算出することを特徴とする半導体製品の歩留り予測装置。
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