WO2000065638A1 - Procede pour prevoir le rendement d'un corps a semiconducteur, et appareil prevu a cet effet - Google Patents

Procede pour prevoir le rendement d'un corps a semiconducteur, et appareil prevu a cet effet Download PDF

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WO2000065638A1
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defect
failure
semiconductor chip
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Shuichi Horisaki
Seiji Ishikawa
Original Assignee
Hitachi, Ltd.
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Definitions

  • the present invention relates to a method and an apparatus for estimating the yield of semiconductor products, and more particularly to a method and an apparatus for estimating the yield for improving the manufacturing yield of semiconductor products.
  • the above-described yield prediction method does not cover various types of defects occurring during an actual manufacturing process, and predicts how much a yield can be improved by a defect countermeasure. It is not intended. Usually, the number of manufacturing steps for semiconductor devices is large, and the types of defects that occur are also large. Since these defect countermeasures involve a large number of manufacturing steps and it is not possible to implement all the defect countermeasures at once, it is necessary to prioritize the defect countermeasures. In order to judge this priority, it is necessary to predict how much the yield will be improved due to the adopted defect countermeasures and provide quantitative judgment.
  • the purpose of the present invention is to prioritize defect countermeasures to improve the yield earlier. It is an object of the present invention to provide a method for predicting the yield of a semiconductor product which enables the attachment. It is another object of the present invention to provide a semiconductor product yield prediction apparatus using the yield prediction method. Disclosure of the invention
  • the present invention employs the following means in order to solve the above problems.
  • a step of inspecting a defect present on a semiconductor chip a step of specifying a cause of the defect based on the detected defect, and a step of removing a predetermined cause of the defects are performed. Calculating the yield based on the virtualized semiconductor chip information.
  • a step of inspecting a defect present on a semiconductor chip a step of classifying the detected defect into a predetermined defect mode, and identifying a cause of the defect from the classified defect mode;
  • the step of calculating the yield includes, together with the virtual semiconductor chip information, a non-defective product of the semiconductor product.
  • the yield is calculated based on the treatment information.
  • an inspection means for inspecting a defect present on a semiconductor chip, and a fact that a predetermined defect cause among the defect causes specified based on the detected defect is removed.
  • a yield calculating means for predicting the yield based on the obtained semiconductor chip information is characterized by.
  • the semiconductor product yield predicting apparatus comprises: a failure mode classifying means for classifying the detected failure into a predetermined failure mode; and specifying a cause of the failure from the classified failure mode.
  • a failure cause determining means a virtual semiconductor chip information generating means for generating a virtual semiconductor chip information by removing a predetermined failure cause from the specified failure causes, and a virtual semiconductor chip information based on the virtual semiconductor chip information. It is characterized by comprising: calculation means for predicting the yield; and display means for displaying the predicted yield.
  • FIG. 1 is a diagram showing an outline of a semiconductor product manufacturing apparatus and a yield predicting apparatus according to one embodiment of the present invention.
  • FIG. 2 is a diagram showing a detailed configuration of the predicted yield calculator 104 shown in FIG.
  • FIG. 3 is a diagram showing a list of failure modes that are registered in the failure pattern management unit 202 shown in FIG. 2 and classify the failure patterns input to the failure pattern recognition unit 201.
  • FIG. 4 is a list of failure causes that are registered in the failure pattern management unit 202 shown in FIG. 2 and that identify failure causes from combinations of failure modes classified by the failure pattern recognition unit 201.
  • FIG. FIG. 5 is a schematic diagram of a defective bit distribution of one chip on the semiconductor layer 8 in each processing step in the predicted yield calculating unit 104 shown in FIG.
  • FIG. 6 is a diagram showing various determination results in each processing step in the predicted yield calculating unit 104 shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a diagram showing an outline of a semiconductor product manufacturing apparatus and a yield predicting apparatus according to the present embodiment.
  • 101 is a semiconductor product manufacturing apparatus
  • 102 is a manufacturing apparatus 1
  • 01 is an electrical property inspection device for inspecting the electrical characteristics of the semiconductor chip manufactured by 1
  • 103 is a predicted yield calculation device for predicting the yield of semiconductor products based on data sent from the electrical property inspection device
  • Reference numeral 104 denotes a predicted yield calculating unit
  • reference numeral 105 denotes a predicted yield display / output unit that displays the yield predicted by the predicted yield calculating unit 105 on a display or the like or outputs the yield to a printer or the like.
  • a semiconductor product passes through a plurality of manufacturing apparatuses 101, and at the end of the manufacturing process, electrical characteristics are inspected by an electrical characteristic inspection apparatus 102.
  • electrical characteristics inspection defective bits appearing on the semiconductor wafer are detected, and the distribution of the defective bits is clarified.
  • the data obtained from this inspection is transmitted to the predicted yield calculation device 103 via a network or the like, and is accumulated or displayed.
  • the predicted yield calculator 104 Based on the accumulated data, the predicted yield calculator 104 identifies a plurality of failure causes from a plurality of various failure bits on the semiconductor wafer, and removes a predetermined failure cause from the identified failure causes to take a countermeasure.
  • the predicted yield is calculated for the virtual A8 that has been hypothesized.
  • the calculated predicted yield is displayed / output on the predicted yield display / output unit 105.
  • FIG. 2 is a diagram showing a detailed configuration of the predicted yield calculator 104 shown in FIG.
  • the predicted yield calculation unit 104 classifies the failure bit distribution sent from the electrical characteristic inspection device 102 according to the failure mode registered in the failure pattern management unit 202 and determines the failure mode.
  • Number and location of occurrence And a failure pattern recognition unit 201 that identifies a failure cause based on a combination of the classified failure modes, and a plurality of failure causes identified based on various combinations of failure modes and failure modes.
  • Registered defect pattern management unit 202 select a predetermined defect cause from the presented defect causes, take countermeasures, and generate a virtual defect pattern that is imagined when a specific defect cause is removed
  • a yield prediction unit 205 for predicting the yield based on the virtualized virtual failure pattern.
  • the predicted yield display and output unit 105 are a display unit. It consists of 206 and an output section 207.
  • FIG. 3 is a diagram showing a list of failure modes in which the failure patterns registered in the failure pattern management unit 202 shown in FIG. 2 and inputted to the failure pattern recognition unit 201 are classified.
  • the failure mode 3001 is classified into different types of failure bit appearance patterns expected from the structure of the semiconductor product, and is defined in advance as a plurality of failure modes, each having a name 302. Have. For example, those in which a defective bit 304 appears in a cross shape and those in which an isolated defective bit 304 appears are classified.
  • FIG. 4 shows a list of failure causes that are also registered in the failure pattern management unit 202 and are used by the failure pattern recognition unit 201 to identify the failure cause from the combination of the classified failure modes.
  • the cause of failure is defined by one or more combinations of failure modes that characterize the failure cause.
  • the failure cause name 4 01 is the failure mode name 3 shown in Fig. 3. It is represented by the combination of 02.
  • the causes of this failure are registered according to the failure mode that is expected to appear for each product. Specific causes of failure include failure of the power supply unit, failure of the amplifier unit, and electric charge in the manufacturing equipment 101. There is a capacity failure.
  • the causes of these failures are the type of semiconductor product and the type of product, respectively. The appearance pattern of defective bits differs depending on the type.
  • FIG. 5 is a schematic diagram of a defective bit distribution on one chip of the semiconductor device A8 in each processing step of the predicted yield calculation unit 104.
  • FIG. 5 (a) is a diagram showing the distribution of fail bit occurrences 501 detected by the electrical characteristic inspection apparatus 102 and input to the defective pattern recognition unit 201.
  • FIG. 5 (b) is a diagram showing a fail bit distribution 502 classified according to the failure mode registered in the failure pattern recognition unit 201 and the failure cause is identified
  • FIG. 5 (c) is a failure countermeasure.
  • FIG. 11 is a diagram showing a fail bit distribution 503 supposed to have been processed, in which all failure modes corresponding to a failure cause specified by the analysis staff have been removed from the fail bit distribution 502;
  • FIG. 6 is a diagram illustrating various determination results in each processing step of the predicted yield calculation unit 104.
  • FIG. 6 (a) is a table in which the defect patterns input from the electrical characteristic inspection device 102 are classified and totaled for each defect mode in the defect pattern recognition unit 201
  • FIG. 6 (b) is a defect table
  • FIG. 6C is a table summarizing the number of occurrences of the failure cause determined from the combination of the failure modes classified by the pattern recognition unit 201
  • FIG. This is a table that calculates the predicted yield that is predicted when various measures are taken for good causes.
  • the failure pattern as shown in FIG. 5A input from the electrical inspection apparatus 102 and input to the failure pattern recognition unit 201 is stored in the failure pattern management unit 202 as shown in FIG. Classified according to the indicated failure mode.
  • the failure cause table shown in Fig. 4 multiple failure causes are identified from the combinations of classified failure modes as shown in Fig. 5 (b). Is done.
  • the defect countermeasure may be a combination of a plurality of defect causes such as a countermeasure for the A defect and the B defect alone shown in FIG. 6B or a countermeasure for the A defect and the B defect simultaneously.
  • the yield prediction unit 204 predicts the yield of the generated virtual failure pattern. As a result of the yield prediction, if there is no defective bit on each chip on the wafer, it is judged as a good product.
  • the predicted yield is displayed on the display unit 205 or printed out to the output unit 206 to compare the predicted yield. By making a comparison, it is possible to select a measure that contributes to a higher yield.
  • the present embodiment it is possible to calculate the yield improvement for each failure countermeasure by arbitrarily changing the type of the countermeasure processing for removing the cause of the failure. Further, by referring to the calculated predicted yield, it is easy to prioritize the measures for the cause of the defect, and the measures with the highest effect of improving the yield can be executed, and the yield of the semiconductor product can be improved at an early stage.

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Description

明 細 半導体製品の歩留り予測方法およびその装置
技術分野
本発明は、 半導体製品の歩留り予測方法およびその装置に係わり、 特に、 半導体製品の製造歩留りを向上させるための歩留り予測方法およ びその装置に関する。 背景技術
従来、 半導体製品における歩留りの予測方法として、 特開平 9一 7 4 0 5 6号公報のものが知られているが、 この方法によれば、 半導体製造 装置内で発生する異物によって、 半導体チップ上の配線等のパターン要 素同士が短絡する数をシミュレーションし、 半導体製品の歩留り予測を 行っている。 この方法では製品製造前に製品単位での歩留り予測が可能 であり、 採算性の検討や、 異物除去の管理等を重点的に行うべき半導体 製造装置を特定するのに有効である。
しかしながら、 上記の歩留り予測方法は、 実際の製造工程中に発生し ている種々の複数の不良を対象とするものでなく、 また、 不良対策によ つて歩留りがどの程度向上するものかを予測することは意図されていな い。 通常、 半導体デバイスの製造工程数は多く、 発生する不良の種類も 多い。 それらの不良対策は、 製造工程数が多く、 一度に全ての不良対策 を実施することはできないため、 優先順位をつけて不良対策を行う必要 がある。 この優先順位を判断するためにも、 採用された不良対策による 歩留りがどの程度向上するものであるかを予測し、 定量的な判断材料を 提供する必要がある。
本発明の目的は、 歩留りをより早期に向上させる不良対策の優先順位 付けを可能にした半導体製品の歩留り予測方法を提供することにある。 また、 本発明の他の目的は、 前記歩留り予測手法を用いた半導体製品の 歩留り予測装置を提供することにある。 発明の開示
本発明は、 上記の課題を解決するために、 次のような手段を採用した。 半導体製品の歩留り予測方法において、 半導体チップ上に存在する不 良を検査する工程と、 検出された不良に基づいて不良原因を特定するェ 程と、 前記不良原因のうち所定の不良原因が除去されたことが仮想され た半導体チップ情報に基づいて歩留りを算出する工程とからなることを 特徴とする。
また、 半導体製品の歩留り予測方法において、 半導体チップ上に存在 する不良を検査する工程と、 検出された不良を所定の不良モードに分類 し、 分類された不良モードから不良原因を特定する工程と、 前記不良原 因のうち所定の不良原因が除去されたことが仮想された半導体チップ情 報を生成する工程と、 前記仮想された半導体チップ情報に基づいて歩留 りを算出する工程と、 前記算出された予測歩留りを表示する工程と、 前 記表示された予測歩留りを参照して前記除去すべき不良原因を選択する 工程とからなることを特徴とする。
また、 請求項 1ないしは請求項 2のいずれか 1つの請求項に記載の半 導体製品の歩留り予測方法において、 前記歩留りを算出する工程は、 前 記仮想された半導体チップ情報とともに、 半導体製品の良品化への救済 処置情報とに基づいて歩留りを算出することを特徴とする。
また、 半導体製品の歩留り予測装置において、 半導体チップ上に存在 する不良を検査する検査手段と、 検出された不良に基づいて特定された 不良原因のうち、 所定の不良原因が除去されたことが仮想された半導体 チップ情報に基づいて歩留りを予測する歩留り算出手段とからなること を特徴とする。
また、 請求項 4に記載の半導体製品の歩留り予測装置において、 前記 歩留り算出手段は、 検出された不良を所定の不良モードに分類する不良 モード分類手段と、 分類された不良モードから不良原因を特定する不良 原因判定手段と、 前記特定された不良原因のうち所定の不良原因を除去 して仮想される半導体チップ情報を生成する仮想半導体チップ情報生成 手段と、 前記仮想された半導体チップ情報に基づいて歩留りを予測する 算出手段と、 前記予測された歩留りを表示する表示手段と、 からなるこ とを特徴とする。
また、 請求項 5に記載の半導体製品の歩留り予測装置において、 前記 算出手段は、 前記仮想された半導体チップ情報および半導体製品の良品 化への救済処置情報とに基づいて歩留りを算出することを特徴とする。 図面の簡単な説明
図 1は、 本発明の一実施形態に係る半導体製品の製造装置および歩留 まり予測装置の概要を示す図である。 図 2は、 図 1に示す予測歩留り算 出部 1 0 4の詳細な構成を示す図である。 図 3は、 図 2に示す不良バタ ーン管理部 2 0 2に登録される、 不良パターン認識部 2 0 1に入力され た不良パターンを分類する不良モードの一覧表を示す図である。 図 4は、 図 2に示す不良パターン管理部 2 0 2に登録される、 不良パターン認識 部 2 0 1において分類分けされた不良モードの組み合わせから不良原因 を特定するための不良原因の一覧表を示す図である。 図 5は、 図 1に示 す予測歩留り算出部 1 0 4における各処理過程における半導体ゥエー八 上の 1チップの不良ビット分布の模式図である。 図 6は、 図 1に示す予 測歩留り算出部 1 0 4における各処理過程における各種の判定結果を示 す図である。 発明を実施するための最良の形態
以下に、 本発明の一実施形態を図面を用いて説明する。
図 1は、 本実施形態に係る半導体製品の製造装置および歩留り予測装 置の概要を示す図である。
同図において、 1 0 1は半導体製品の製造装置、 1 0 2は製造装置 1
0 1によって製造された半導体チップの電気特性を検査する電気特性検 査装置、 1 0 3は電気特性検査装置から送られてきたデータに基づいて、 半導体製品の歩留りを予測する予測歩留り算出装置、 1 0 4は予測歩留 り算出部、 1 0 5は予測歩留り算出部 1 0 5で予測された歩留りをディ スプレイ等に表示またはプリン夕等に出力する予測歩留り表示 ·出力部 である。
同図に示すように、 半導体製品は複数の製造装置 1 0 1を経て、 製造 工程の最後において電気特性検査装置 1 0 2によって電気特性が検査さ れる。 電気特性検査では、 半導体ゥエーハ上に出現する不良ビットが検 出され、 不良ビットの分布が明らかにされる。 この検査から得られたデ 一夕はネットワーク等を介して、 予測歩留り算出装置 1 0 3に送出され、 蓄積ないしは表示される。 蓄積されたデータは予測歩留り算出部 1 0 4 において、 半導体ゥエーハ上の複数の種々の不良ビッ卜から複数の不良 原因を特定し、 特定された不良原因の中から所定の不良原因が取り除か れ対策されたと仮想された仮想ゥエー八について予測歩留りが算出され る。 算出された予測歩留りは予測歩留り表示 ·出力部 1 0 5に表示 ·出 力される。
図 2は、 図 1に示す予測歩留り算出部 1 0 4の詳細な構成を示す図で ある。
同図において、 予測歩留り算出部 1 0 4は、 電気特性検査装置 1 0 2 から送られた不良ビット分布を、 不良パターン管理部 2 0 2に登録され ている不良モードに従って分類して不良モードの出現数および出現場所 を算出すると共に、 分類された不良モ一ドの組み合わせから不良原因を 特定する不良パターン認識部 2 0 1と、 各種の不良モードおよび不良モ ―ドの組み合わせから特定される複数種類の不良原因が登録されている 不良パターン管理部 2 0 2と、 提示された不良原因の中から所定の不良 原因を選択して対策処理し、 特定の不良原因が取り除かれた時に仮想さ れる仮想不良パターンを生成する仮想不良パターン生成部 2 0 4と、 仮 想された仮想不良パターンに基づいて歩留りを予測する歩留り予測部 2 0 5とから搆成され、 さらに予測歩留り表示 ·出力部 1 0 5は表示部 2 0 6および出力部 2 0 7から構成されている。
図 3は、 図 2に示す不良パターン管理部 2 0 2に登録され、 不良パ夕 ーン認識部 2 0 1に入力された不良パターンを分類する不良モードの一 覧表を示す図である。
同図に示すように、 不良モード 3 0 1は半導体製品の構造から予想さ れる不良ビッ卜の出現パターンが種類分けされており、 あらかじめ複数 の不良モードとして定義され、 それぞれに名称 3 0 2を有する。 例えば、 十字型に不良ビット 3 0 3が出現するものや、 孤立した不良ビット 3 0 4が出現するもの等が分類されている。
図 4は、 同じく、 不良パターン管理部 2 0 2に登録され、 不良パター ン認識部 2 0 1において、 分類分けされた不良モードの組み合わせから 不良原因を特定するための不良原因の一覧表を示す図である。
同図に示すように、 不良原因は、 その不良原因を特徴付ける不良モー ドの 1種類ないし 2種類以上の組み合わせによって定義されており、 不 良原因名称 4 0 1が図 3に示す不良モード名称 3 0 2の組み合わせ 4 0 2によって表わされる。 この不良原因には、 製品毎にその出現が予想さ れる不良モードに応じて登録されており、 具体的な不良原因としては、 製造装置 1 0 1における電源部の不良、 アンプ部の不良、 電荷容量不良 等がある。 これらの不良原因はそれぞれ半導体製品の種類、 製品の種類 によって不良ビッ卜の出現パターンが異なる。
図 5は予測歩留り算出部 1 0 4の各処理過程における半導体ゥエー八 の 1チップ上の不良ビット分布の模式図である。
図 5 ( a ) は電気特性検査装置 1 0 2で検出され不良パターン認識部 2 0 1に入力されたフェイルビット発生分布 5 0 1を示す図であり、 図
5 ( b ) は不良パターン認識部 2 0 1に登録されている不良モードによ つて分類され不良原因が特定されたフェイルビッ卜分布 5 0 2を示す図 であり、 図 5 ( c ) は不良対策処理が施されたと仮想されたフェイルビ ット分布 5 0 3を示す図で、 これは解析スタッフによって指定された不 良原因にあたる不良モードをすべてフェイルビット分布 5 0 2から取り 除いたものである。
図 6は予測歩留り算出部 1 0 4の各処理過程における各種の判定結果 を示す図である。
図 6 ( a ) は不良パターン認識部 2 0 1において、 電気特性検査装置 1 0 2から入力された不良パターンについて各不良モード毎に分類し集 計した表であり、 図 6 ( b ) は不良パターン認識部 2 0 1において、 分 類された不良モードの組み合わせから判定された不良原因の出現数を集 計した表であり、 図 6 ( c ) は歩留り予測部 2 0 5において、 各種の不 良原因に対して各種の対策が施された時に予測される予測歩留りを算出 した表である。
次に、 予測歩留り算出部 1 0 4における処理について図 2から図 6を 用いて説明する。
はじめに、 電気検査装置 1 0 2から入力され不良パターン認識部 2 0 1に入力された図 5 ( a ) に示すような不良パターンは、 不良パターン 管理部 2 0 2に格納されている図 3に示す不良モードに従って分類分け される。 次いで、 図 4に示す不良原因表に従って、 分類分けされた不良 モードの組み合わせから図 5 ( b ) に示すように複数の不良原因が特定 される。
次に、 仮想不良パターン生成部 2 0 3において、 不良解析スタッフに よって、 提示された複数種類の不良原因のうち、 いずれの不良原因を除 去した場合に、 早期に歩留りの向上が期待されるか等を考慮して、 除去 すべき不良原因を選定し、 選定された不良原因が解決し対策されたもの と仮想された図 5 ( c ) に示すような仮想不良パターンを生成する。 ここで、 不良対策は、 図 6 ( b ) で示される A不良、 B不良単独での 対策、 あるいは A不良と B不良同時に対策等、 複数の不良原因の組み合 わせでも構わない。 また、 選択すべき不良原因の選択方法をあらかじめ 数種登録しておくことにより、 ユーザが不良原因をゥエーハ毎に選択す る必要がなく、 表の作成が可能となる。
次いで、 歩留り予測部 2 0 4では、 生成された仮想不良パターンにつ いて歩留りを予測する。 歩留り予測の結果、 ゥエーハ上の各チップ上に まったく不良ビットがなければ、 良品、 1箇所でも不良ビットが残って しまった場合は不良品と判定し、 ゥエー八全体での歩留りを計算する。 予測された歩留りは表示部 2 0 5に表示し、 または出力部 2 0 6にプリ ントアウトして予測歩留りを比較する。 比較することによりより歩留り 向上に寄与する対策を選択することができる。
上記のごとく、 本実施形態によれば、 不良原因を取り除く対策処理の 種類を任意に変更することにより、 各不良対策毎の歩留り向上度を算出 することができる。 また、 算出された予測歩留りを参照することにより、 不良原因対策の優先順位付けが容易となり、 歩留り向上効果の高いもの から対策を実行し、 半導体製品の歩留りを早期に向上させることができ る。
また、 不良ビットの不良モードの設定は、 製品ごと、 品種ごとに行う ことにより、 新製品など新しい構造の半導体デバイスにも対応が可能で ある。 また、 半導体製品においては、 製造工程が終了し回路パターンが完成 した状態で、 各素子が不良と判断されても冗長回路へ切り替えることに より良品化することが可能な場合がある。 従って、 歩留り予測部におい てこのような救済処置を対策に含めることにより、 半導体製品の歩留り 予測をより正確にすることが可能になる。 産業上の利用可能性
上記のごとく、 本発明によれば、 不良原因を取り除く対策処理の種類 を変更することにより、 各不良対策毎の歩留り向上度を定量的に算出す ることができる。
また、 算出された予測歩留りを参照することにより、 不良原因対策の 優先順位付けが容易となり、 歩留り向上効果の高いものから対策を実行 し、 半導体製品の歩留りの早期向上を図ることができる。

Claims

請求の範囲
1 . 半導体チップ上に存在する不良を検査する工程と、 検出された不良に基 づいて不良原因を特定する工程と、 前記不良原因のうち所定の不良原因が除 去されたことが仮想された半導体チップ情報に基づいて歩留りを算出するェ 程とからなることを特徴とする半導体製品の歩留り予測方法。
2. 半導体チップ上に存在する不良を検査する工程と、 検出された不良を所 定の不良モードに分類し、 分類された不良モードから不良原因を特定するェ 程と、 前記不良原因のうち所定の不良原因が除去されたことが仮想された半 導体チップ情報を生成する工程と、 前記仮想された半導体チップ情報に基づ いて歩留りを算出する工程と、 前記算出された予測歩留りを表示する工程と、 前記表示された予測歩留りを参照して前記除去すべき不良原因を選択するェ 程とからなることを特徴とする半導体製品の歩留り予測方法。
3. 請求項 1ないしは請求項 2のいずれか 1つの請求項において、 前記歩留 りを算出する工程は、 前記仮想された半導体チップ情報とともに、 半導体製 品の良品化への救済処置情報とに基づいて歩留りを算出することを特徴とす る半導体製品の歩留り算出方法。
4. 半導体チップ上に存在する不良を検査する検査手段と、 検出された不良 に基づいて特定された不良原因のうち、 所定の不良原因が除去されたことが 仮想された半導体チップ情報に基づいて歩留りを予測する歩留り算出手段と からなることを特徴とする半導体製品の歩留り予測装置。
5. 請求項 4において、 前記歩留り算出手段は、 検出された不良を所定の不 良モードに分類する不良モード分類手段と、 分類された不良モードから不良 原因を特定する不良原因判定手段と、 前記特定された不良原因のうち所定の 不良原因を除去して仮想される半導体チップ情報を生成する仮想半導体チッ プ情報生成手段と、 前記仮想された半導体チップ情報に基づいて歩留りを予 測する算出手段と、 前記予測された歩留りを表示する表示手段と、 からなる ことを特徴とする半導体製品の歩留り予測装置。
6. 請求項 5において、 前記算出手段は、 前記仮想された半導体チップ情報 および半導体製品の良品化への救済処置情報とに基づいて歩留りを算出する ことを特徴とする半導体製品の歩留り予測装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7136776B2 (en) 2004-10-29 2006-11-14 Hitachi Global Storage Technologies Netherlands B.V. Method for evaluating processes for manufacturing components

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7024338B2 (en) * 2003-01-31 2006-04-04 Yieldboost Tech, Inc. System and method for improving TFT-array manufacturing yields
TWI312029B (en) * 2005-06-23 2009-07-11 Honda Motor Co Ltd Fuel feed system of engine

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3741647A (en) * 1970-12-18 1973-06-26 Microcopy Inc Microfilm copier
JPH05135068A (ja) * 1991-11-15 1993-06-01 Hitachi Ltd 歩留り予測システム
JPH06232018A (ja) * 1993-02-03 1994-08-19 Hitachi Ltd 製造ライン監視システム並びに製造ライン
JPH098085A (ja) * 1995-06-16 1997-01-10 Casio Comput Co Ltd 基板の歩留まり予測演算方法
JPH0974056A (ja) * 1995-09-06 1997-03-18 Matsushita Electric Ind Co Ltd 半導体装置の歩留り予測方法およびその装置
JPH09330970A (ja) * 1996-06-10 1997-12-22 Hitachi Ltd 半導体素子の製造方法
EP0872883A2 (en) * 1997-04-18 1998-10-21 Matsushita Electric Industrial Co., Ltd. Method for estimating yield of integrated circuit device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3741647A (en) * 1970-12-18 1973-06-26 Microcopy Inc Microfilm copier
JPH05135068A (ja) * 1991-11-15 1993-06-01 Hitachi Ltd 歩留り予測システム
JPH06232018A (ja) * 1993-02-03 1994-08-19 Hitachi Ltd 製造ライン監視システム並びに製造ライン
JPH098085A (ja) * 1995-06-16 1997-01-10 Casio Comput Co Ltd 基板の歩留まり予測演算方法
JPH0974056A (ja) * 1995-09-06 1997-03-18 Matsushita Electric Ind Co Ltd 半導体装置の歩留り予測方法およびその装置
JPH09330970A (ja) * 1996-06-10 1997-12-22 Hitachi Ltd 半導体素子の製造方法
EP0872883A2 (en) * 1997-04-18 1998-10-21 Matsushita Electric Industrial Co., Ltd. Method for estimating yield of integrated circuit device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7136776B2 (en) 2004-10-29 2006-11-14 Hitachi Global Storage Technologies Netherlands B.V. Method for evaluating processes for manufacturing components

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